JP2002100631A - シリコンウエーハおよびシリコンエピタキシャルウエーハならびにこれらの製造方法 - Google Patents

シリコンウエーハおよびシリコンエピタキシャルウエーハならびにこれらの製造方法

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Abstract

(57)【要約】 【課題】 デバイス製造熱処理を行なっても確実に高抵
抗率を維持できるシリコンウエーハの製造方法を提供す
る。 【解決手段】 表面近傍のDZ層とバルク部の酸素析出
物層とを有するシリコンウエーハであって、前記DZ
層、前記酸素析出物層、および前記DZ層と前記酸素析
出物層との遷移領域の格子間酸素濃度がいずれも8pp
ma以下であるシリコンウエーハ。およびこのシリコン
ウエーハの表面にエピタキシャル層が形成されたシリコ
ンエピタキシャルウエーハ。ならびにチョクラルスキー
法により初期格子間酸素濃度が10〜25ppmaであ
るシリコン単結晶棒を育成して、該シリコン単結晶棒を
ウエーハに加工し、該ウエーハに950〜1050℃で
2〜5時間の第1熱処理と、450〜550℃で4〜1
0時間の第2熱処理と、750〜850℃で2〜8時間
の第3熱処理と、950〜1100℃で8〜24時間の
第4熱処理を行なうシリコンウエーハの製造方法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、高抵抗率であって
かつゲッタリング能力も高いDZ−IGシリコンウエー
ハを確実に得ることができる技術に関する。
【0002】
【従来の技術】従来から高耐圧パワーデバイスやサイリ
スタ等のパワーデバイス用に高抵抗率のフローティング
ゾーン法(FZ法)により製造されたシリコンウエーハ
が使用されてきた。しかし、FZ法では直径200mm
以上の大直径シリコンウエーハを作製することは困難で
あり、通常のFZウエーハの面内抵抗率分布はCZウエ
ーハに比べて劣る。そのため、抵抗率の面内分布に優れ
たウエーハが作製できる上、直径が200mm以上の大
直径ウエーハも十分に作製可能なCZ法によるシリコン
ウエーハが将来的に有望である。
【0003】特に近年、移動体通信用の半導体デバイス
や、最先端のC−MOSデバイスでは寄生容量の低下が
必要である。このために大直径で高抵抗率のシリコンウ
エーハが必要となる。また、信号の伝送ロスやショット
キーバリアダイオードにおける寄生容量の低下に高抵抗
率の基板を用いることの効果が報告されている。さら
に、前記半導体デバイスを更に高性能にするために、い
わゆるSOI(Siliconon insulator)ウエーハが用い
られることもあるが、SOIウエーハを用いて半導体デ
バイスを製造する場合においても、前述したウエーハの
大直径化や信号の伝送ロス等の問題を解決するために
は、CZ法による高抵抗率のウエーハをベースウエーハ
として用いることが要求される。
【0004】しかし、CZ法では、石英製のルツボを使
用していることからシリコン結晶中に酸素(格子間酸
素)が少なからず混入する。このような酸素原子は通常
単独では電気的に中性であるが、350〜500℃程度
の低温熱処理が施されると複数個の原子が集まって電子
を放出して電気的に活性な酸素ドナーとなる。そのた
め、CZ法により得られたウエーハに、後にデバイス工
程等で350〜500℃程度の熱処理が施されると、こ
の酸素ドナーの形成により高抵抗率CZウエーハの抵抗
率が低下してしまう問題がある。
【0005】上記のような酸素ドナーによる抵抗率の低
下を防ぎ、高抵抗率のシリコンウエーハを得るために、
磁場印加CZ法(MCZ法)により結晶育成の当初から
格子間酸素濃度の低いシリコン単結晶を製造する方法が
提案された(特公平8−10695号公報、特開平5−
58788号公報参照)。また、酸素ドナーが形成され
る現象を逆に利用して、低不純物濃度で低酸素濃度のP
型シリコンウエーハに400〜500℃の熱処理を行っ
て酸素ドナーを発生させ、この酸素ドナーによりP型シ
リコンウエーハ中のP型不純物を打ち消してN型化し、
高抵抗率N型シリコンウエーハを製造する方法も提案さ
れた(特公平8−10695号公報参照)。
【0006】しかし、上記のようにMCZ法等で、格子
間酸素濃度が低いシリコン単結晶を製造すると、デバイ
ス製造工程での熱処理により発生する内部欠陥の密度が
低く、十分なゲッタリング効果が得られにくいという欠
点がある。高集積度のデバイスでは、ある程度の酸素析
出によるゲッタリング効果の付与は必須である。
【0007】また、熱処理により酸素ドナーを発生さ
せ、ウエーハ中のP型不純物を打ち消してN型化する方
法は、長時間の熱処理が必要な煩雑な方法であり、また
P型シリコンウエーハを得ることはできない。そして、
その後の熱処理によっては、抵抗率が変動する欠点もあ
り、さらに、この方法では格子間酸素濃度を高くすると
ウエーハ抵抗率の制御が難しいために、シリコンウエー
ハの初期格子間酸素濃度は低いものにせざるを得ず、ウ
エーハのゲッタリング効果は低いものになってしまう欠
点がある。
【0008】このような問題点を解決するため、本出願
人は先の出願(特願平11−241370号)におい
て、チョクラルスキー法により抵抗率が100Ω・cm
以上で初期格子間酸素濃度が10〜25ppma(JE
IDA:日本電子工業振興協会)であるシリコン単結晶
棒を育成して、該シリコン単結晶棒をウエーハに加工
し、該ウエーハに酸素析出熱処理を行なって、ウエーハ
中の残留格子間酸素濃度を8ppma以下とするという
製造方法を提案した。この方法によれば、デバイス製造
熱処理を受けても抵抗率が低下しにくい高抵抗率CZウ
エーハが得られるので、例えば、このウエーハをSOI
ウエーハのベースウエーハとして用いれば、移動体通信
用として極めて高性能のデバイスが得られる。
【0009】その一方で、このようなSOIウエーハと
同等レベルの性能を有するウエーハを、SOIウエーハ
に比べて製造コストが安価なバルクウエーハで実現する
ためには、このような高抵抗率CZウエーハの表面に十
分に無欠陥化されたDZ層(Denuded Zone 層)を有す
る構造の、いわば「高抵抗率DZ−IGウエーハ」が必要
となると考えられる。従来、通常の抵抗率を有するCZ
シリコンウエーハに、DZ−IG(Intrinsic Getterin
g)処理を施した所謂DZ−IGウエーハはあったが、
これを高抵抗率CZウエーハに適用するという概念は全
くなかったものである。そこで本出願人は先の出願(特
願平11−241370号)において、前述の格子間酸
素濃度を8ppma以下とする熱処理により、高抵抗率
DZ−IGウエーハを得る方法も開示した。
【0010】
【発明が解決しようとする課題】通常の抵抗率を有する
ウエーハに施されるDZ−IG処理としては、3段熱処
理が一般的に用いられている。第1段の1100℃以上
の高温熱処理によりウエーハ表面近傍の過飽和な酸素を
外方拡散させ、第2段の熱処理として650℃前後の低
温熱処理を行い酸素析出核を形成させ、第3段の熱処理
として1000℃程度の中温熱処理を行い酸素析出物を
成長させるものである。このような3段熱処理によりウ
エーハ内部には酸素析出物領域が形成され、表側や裏側
の表面近傍には酸素析出物が存在しないDZ層が形成さ
れる。
【0011】そこで、本出願人は前述のウエーハ中の格
子間酸素濃度を8ppma以下とする熱処理としてこれ
と同様の熱処理を適用してみたところ、100Ω・cm
以上の高抵抗率であって、表面近傍の結晶欠陥のないD
Z層と、十分に酸素析出物が析出した酸素析出物層を有
する高抵抗率DZ−IGウエーハを得ることができるこ
とが判った。
【0012】このような高抵抗率DZ−IGウエーハ
は、十分に移動体通信用のSOIウエーハの代替となり
得るものと考えられた。ところが、その後の調査によ
り、このようなDZ−IGウエーハにデバイス製造工程
において熱処理が加えられると、場合によってはウエー
ハ表面近傍の抵抗率が極端に低下してしまい、十分な高
抵抗率が得られないことがあることが判った。
【0013】本発明はこのような問題点を解決するため
になされたものであり、デバイス製造熱処理を行なって
も確実に高抵抗率を維持できるシリコンウエーハの製造
方法を提供し、移動体通信用のSOIウエーハの代替と
なり得る高抵抗率DZ−IGウエーハを確実に提供する
ことを目的とする。
【0014】
【課題を解決するための手段】上記課題を解決するた
め、本発明のウエーハは、表面近傍のDZ層とバルク部
の酸素析出物層とを有するシリコンウエーハであって、
前記DZ層、前記酸素析出物層、および前記DZ層と前
記酸素析出物層との遷移領域の格子間酸素濃度がいずれ
も8ppma以下であることを特徴とするシリコンウエ
ーハである(請求項1)。
【0015】このようにDZ層及び酸素析出物層に加え
て、DZ層と酸素析出物層との遷移領域の格子間酸素濃
度も8ppma(JEIDA:日本電子工業振興協会)
以下であるシリコンウエーハは、格子間酸素のドナー化
による抵抗率の低下、変動の問題がほぼ完全に除かれて
いるため、その後熱処理されても確実に高抵抗率を維持
できるDZ−IGウエーハとなる。
【0016】この場合、前記DZ層と前記酸素析出物層
との遷移領域幅が5μm以下であるものが好ましい(請
求項2)。このように、DZ層と酸素析出物層との遷移
領域幅が5μm以下と狭いものであれば、格子間酸素の
ドナー化による抵抗率の低下、変動はより生じにくく、
さらに確実に高抵抗率を維持できるDZ−IGウエーハ
となる。
【0017】この場合、前記シリコンウエーハの抵抗率
が100Ω・cm以上であるものとすることができる
(請求項3)。本発明のシリコンウエーハは通常抵抗率
のウエーハであっても、デバイス製造熱処理による酸素
ドナーの形成が抑制され、抵抗率が変動しないという効
果を有するが、特に抵抗率が100Ω・cm以上の高抵
抗率DZ−IGウエーハについて効果を発揮するもので
ある。
【0018】また本発明は、表面近傍のDZ層とバルク
部の酸素析出物層とを有するシリコンウエーハであっ
て、前記DZ層と前記酸素析出物層の格子間酸素濃度が
8ppma以下であり、前記DZ層と前記酸素析出物層
との遷移領域幅が5μm以下であることを特徴とするシ
リコンウエーハである(請求項4)。
【0019】このように、前記DZ層と前記酸素析出物
層との遷移領域幅が5μm以下と狭いものであれば、た
とえ遷移領域で十分析出が起こらず、この領域で8pp
maより大きい格子間酸素濃度を有していたとしても、
全体として発生する酸素ドナーはわずかであるため、酸
素ドナーによる抵抗率の低下は問題にならないほど小さ
なものとなり、高抵抗率DZ−IGウエーハとすること
ができる。
【0020】そして本発明は、本発明のシリコンウエー
ハの表面にエピタキシャル層が形成されたものであるシ
リコンエピタキシャルウエーハである(請求項5)。こ
のように本発明のシリコンウエーハにエピタキシャル層
が形成されたものであるシリコンエピタキシャルウエー
ハは、例えば移動体通信用としてのSOIウエーハの代
替として最適なウエーハとなる。
【0021】また、本発明の方法はシリコンウエーハの
製造方法において、チョクラルスキー法により初期格子
間酸素濃度が10〜25ppmaであるシリコン単結晶
棒を育成して、該シリコン単結晶棒をウエーハに加工
し、該ウエーハに950〜1050℃で2〜5時間の第
1熱処理と、450〜550℃で4〜10時間の第2熱
処理と、750〜850℃で2〜8時間の第3熱処理
と、950〜1100℃で8〜24時間の第4熱処理を
行なうことを特徴とするシリコンウエーハの製造方法で
ある(請求項6)。
【0022】このような熱処理条件で熱処理を行うこと
によりシリコンウエーハを製造すれば、DZ層、酸素析
出層、及びDZ層と酸素析出物層との遷移領域の格子間
酸素濃度がいずれも8ppma以下であって、遷移領域
幅が5μm以下と狭いシリコンウエーハを製造すること
ができ、高抵抗率であっても酸素ドナーの影響による抵
抗率の低下、変動のないウエーハを得ることができる。
【0023】この場合、前記シリコン単結晶棒の抵抗率
が100Ω・cm以上になるように育成することができ
る(請求項7)。このようにしてシリコンウエーハを製
造すれば、抵抗率100Ω・cm以上の高抵抗率DZ−
IGウエーハを確実に製造することができる。
【0024】また、本発明によれば、本発明のシリコン
ウエーハの製造方法により製造されたシリコンウエーハ
の表面にエピタキシャル層を形成することを特徴とする
シリコンエピタキシャルウエーハの製造方法も提供され
る(請求項8)。このように、本発明のシリコンウエー
ハの製造方法により製造されたシリコンウエーハにエピ
タキシャル層を形成してエピタキシャルウエーハを製造
すれば、例えば移動体通信用のSOIウエーハの代替と
して最適なウエーハを容易に製造することができる。
【0025】以下、本発明につきさらに詳細に説明す
る。前述したように本発明者らは、ベースウエーハに高
抵抗率ウエーハを用いた移動体通信用としてのSOIウ
エーハと同等レベルの性能をバルクウエーハとして実現
可能な「高抵抗率DZ−IGウエーハ」を得るため、高抵
抗率を有するCZシリコンウエーハに対し、格子間酸素
濃度を8ppma以下とする熱処理として通常行われる
3段熱処理を適用してみた。
【0026】その結果、3段熱処理直後のウエーハは高
抵抗率を維持したまま、ウエーハ表面近傍にはDZ層が
形成され、バルク部にはIG層(酸素析出物領域)が形
成されており、目的とする高抵抗率DZ−IGウエーハ
が得られた。しかしながら、このウエーハにデバイス製
造熱処理を仮定した熱処理を加えたところ、ウエーハ表
面近傍の抵抗率が極端に低下してしまうことがあること
がわかった。
【0027】抵抗率低下の原因は、ウエーハ中のいずれ
かの部分に多く存在する格子間酸素のドナー化によるも
のと予想された。そこで、本発明者らは抵抗率が低下し
てしまう熱処理後のウエーハの格子間酸素濃度の深さ方
向の分布を2次イオン質量分析装置(SIMS:Second
ary Ion Mass Spectroscopy)により測定し検討した。
SIMSによれば、酸素析出物が形成されている領域で
は、酸素析出物と格子間酸素を同時に測定してしまうた
め酸素濃度が高く検出されるが、DZ層のような酸素析
出物のない領域では格子間酸素濃度と同等な酸素濃度が
検出される。その結果、DZ層中の格子間酸素濃度は表
面から内部に進むに従って徐々に増加し、酸素析出物領
域に到達する前のDZ層との遷移領域(完全なDZ層に
なっておらず、酸素析出物が若干存在する領域)では、
格子間酸素濃度が8ppma(4×1017atoms/c
)を越えており、その領域の近辺が、デバイス製造
熱処理を仮定した熱処理後に抵抗率が極端に低下してい
る領域と一致していることがわかった。
【0028】すなわち、熱処理によって、表面近傍のD
Z層における格子間酸素は外方拡散され、バルク部にお
ける格子間酸素は酸素析出物として析出することにより
十分に低濃度となっていたとしても、その中間の遷移領
域では格子間酸素濃度が3段熱処理後においても高いた
めに、酸素ドナー化による抵抗率の低下が生じるものと
考えられる。
【0029】そこで、確実に高抵抗率DZ−IGウエー
ハを得るためには、DZ層および酸素析出物層のみなら
ず、その間の遷移領域における格子間酸素濃度も8pp
ma以下にすることができれば、デバイス作製熱処理に
おける熱処理によっても酸素ドナー化による抵抗率の低
下を防止することができることが予想された。
【0030】また、前記遷移領域ができるだけ狭く急峻
なプロファイルとすることができれば、遷移領域全体と
しての格子間酸素量は少ないものとなるため、酸素ドナ
ー化による影響も少なくすることができると考えられ
た。本発明は、このようなプロファイルを得るための熱
処理条件を鋭意検討した結果、完成したものである。
【0031】
【発明の実施の形態】以下、本発明の実施形態につき説
明するが、本発明はこれらに限定されるものではない。
まず、公知のCZ法あるいはこのCZ法において融液に
磁場を印加してシリコン融液の対流を制御して単結晶を
引き上げる公知のMCZ法により所望の抵抗率を有し、
初期格子間酸素濃度が10〜25ppmaとなるシリコ
ン単結晶棒を引き上げる。これらの引き上げ方法は、石
英ルツボ中に収容された多結晶シリコン原料の融液に種
結晶を接触させ、これを回転させながらゆっくりと引き
上げて所望直径の単結晶棒を育成する方法であるが、初
期格子間酸素濃度を所望の値にするためには、従来から
慣用されている方法によれば良い。例えば、ルツボの回
転数、導入ガス流量、雰囲気圧力、シリコン融液の温度
分布および対流、あるいは印加する磁場強度等のパラメ
ータを適宜に調整することで所望の酸素濃度の結晶を得
ることができる。
【0032】こうして得られたCZシリコン単結晶棒を
通常の方法に従い、ワイヤーソーあるいは内周刃スライ
サー等の切断装置でスライスした後、面取り、ラッピン
グ、エッチング、研磨等の工程を経てCZシリコン単結
晶ウエーハに加工する。もちろんこれらの工程は、例示
列挙したにとどまり、この他にも洗浄、熱処理等種々の
工程が有り得るし、工程順の変更、一部省略等目的に応
じ適宜工程は変更して使用される。
【0033】次にこのCZシリコンウエーハに対して本
発明の下記の4段熱処理を行なう。 (第1段熱処理)950〜1050℃、2〜5時間 このように、第1段目を従来の3段熱処理の第1段熱処
理よりも若干低い温度に設定することにより、ウエーハ
表面近傍の酸素濃度を十分に低く、かつ遷移領域の格子
間酸素濃度プロファイルが急峻とすることができること
がわかった。これよりも低い温度または短時間熱処理で
は十分なDZ層が形成されず、また、高い温度または長
時間熱処理では遷移領域が急峻になり難い。 (第2段熱処理)450〜550℃、4〜10時間 このように従来の核形成温度よりも低温化してより低温
から析出核を形成するようにしたことにより、この後の
熱処理によるバルク部の酸素析出は、比較的低酸素でも
進行しやすくなり、結果的に残存格子間酸素を低減する
ことができる。これよりも低い温度または短時間熱処理
では十分な核形成を行うことができない。 (第3段熱処理)750〜850℃、2〜8時間 前段の熱処理で発生した微小な析出核が後の熱処理で消
失しないようにするため、この温度範囲の熱処理によ
り、酸素析出核を成長させる目的で行う。これより高温
では析出核が再溶解するおそれが高くなり、これより低
温又は短時間では十分な核成長が達成できない。 (第4段熱処理)950〜1100℃、8〜24時間 この熱処理により酸素析出物を成長させることにより、
十分なIG能力が得られ、また、スリップ転位耐性も向
上する。これより高温では前段熱処理で成長した析出核
が再溶解するおそれがあり、これより低温又は短時間で
は析出物の成長が不充分となり、期待するIG能力が得
られにくくなる。
【0034】これらの熱処理の熱処理雰囲気としては特
に限定されず、通常用いられる窒素雰囲気やこれに微量
の酸素を混合した雰囲気、あるいは酸化性雰囲気などを
用いることができるが、第1段熱処理において、ウエー
ハ表面近傍の過飽和な酸素の外方拡散を活発に行なわせ
るためには非酸化性雰囲気が好ましい。
【0035】このような熱処理を行なうことにより、D
Z層、酸素析出物層および遷移領域の格子間酸素濃度が
いずれも8ppma以下の低格子間酸素濃度であり、し
かも、遷移領域幅を5μm以下とすることができる。そ
のため、その領域における格子間酸素の絶対量を少なく
することができる。したがって、デバイス製造プロセス
を行なっても残存格子間酸素によるドナー化の影響がほ
とんどない、高抵抗率のCZシリコンウエーハを得るこ
とができる。
【0036】さらに、このようなシリコンウエーハに所
望の条件によりエピタキシャル層を形成しエピタキシャ
ルウエーハを作製すれば、移動体通信用のSOIウエー
ハの代替として最適なウエーハとなる。また、本発明を
通常抵抗率のウエーハに適用した場合にも、デバイス製
造熱処理により酸素ドナーの形成が抑制され、抵抗率が
変動しないという効果を有することはもちろんである。
なお、本発明によれば、遷移領域幅を狭くすることがで
きるので、たとえこの部分の格子間酸素濃度が8ppm
aを越えていたとしても、全体として存在する格子間酸
素濃度を減少できる結果、ウエーハ表面近傍の抵抗を高
いものに維持できる。
【0037】
【実施例】以下、本発明の実施例および比較例を挙げて
具体的に説明するが、本発明はこれらに限定されるもの
ではない。 (実施例、比較例)CZ法により、直径150mm、結
晶方位<100>、p型、抵抗率2000〜8000Ω
cm、初期格子間酸素濃度18.1〜18.3ppma
(赤外吸収法による測定であり、日本電子工業振興協会
(JEIDA)の変換係数を使用した測定値)のシリコ
ン単結晶を育成し、これをウエーハに加工したものを用
意した。このウエーハに以下の表1に示した熱処理を行
なった。ここで比較例における熱処理は、従来の3段熱
処理(外方拡散+析出核形成+析出物成長)を想定して
行なったものであるが、酸素析出物を成長させる第3段
の熱処理を800℃と1000℃に分割して行い、実施
例の4段熱処理と比較することにした。尚、熱処理雰囲
気はいずれも窒素雰囲気とした。
【0038】
【表1】
【0039】熱処理後のウエーハ中の酸素濃度の深さ方
向のプロファイルをSIMSにより測定した。測定結果
を図1(実施例)、図2(比較例)に示した。次に、こ
れらのウエーハに対し、デバイス製造熱処理を仮定した
1200℃、1時間+450℃、5時間の熱処理を行な
った後の抵抗率の深さ方向のプロファイルをSR(Spre
ading Resistance)法により測定し、図3(実施例)、
図4(比較例)に示した。また、比較として上記熱処理
を行なう前の抵抗率の深さ方向のプロファイル(別ウエ
ーハで測定したもの)を図3、図4に併記した。さら
に、上記熱処理後のウエーハを角度研磨した後、選択エ
ッチングをすることにより深さ方向の析出物(エッチピ
ット)の分布を観察した結果の模式図を図5(実施
例)、図6(比較例)に記載した。
【0040】図1〜図6の結果より、以下のことがわか
る。図1、図2の縦軸は、SIMS測定による酸素濃度
の絶対値を示している。両プロファイル共、表面からあ
る深さに達すると測定値が大きくばらついているが、こ
れはそこから酸素析出物層が形成されていることを示し
ている。従って、その酸素析出物層よりも浅い領域はD
Z層および遷移領域であるが、図5、図6の結果と対比
することにより、図1においては表面から約8μmがD
Z層であり、表面から深さ約8〜11μm程度の領域が
遷移領域であり、図2においては、表面から約20μm
がDZ層であり、表面から深さ約20〜30μm程度の
領域が遷移領域であることがわかる。
【0041】一方、図3、図4における各ウエーハの深
さ方向の抵抗率分布をみると、図3においては熱処理の
前後および深さ位置にかかわらず、1000Ω・cm以
上の高抵抗率を有しているのに対し、図4における熱処
理後のウエーハに関しては、ウエーハ表面から20〜4
0μm程度の深さの領域において、抵抗率が極端に低下
していることがわかる。
【0042】図4において抵抗率が低下している部分
は、図2、図6の遷移領域に重複する部分である。この
遷移領域の格子間酸素濃度(遷移領域内の平均値)を赤
外吸収法により確認したところ、8ppma(4×10
17atoms/cm)を超えている部分であることが判
った。このことから、この部分でドナー化した格子間酸
素の量が多く、また遷移領域の幅も厚いのでp型がn型
に反転した上、さらに抵抗率が低下したものと考えられ
る。尚、赤外吸収法による遷移領域の格子間酸素濃度の
測定は、DZ層を研磨により除去した面をFZウエーハ
と結合した後、酸素析出物層を除去して得られる結合ウ
エーハを用いて測定する等の方法を用いることにより行
うことができる。
【0043】一方、図1の実施例のウエーハにおいて
は、DZ層の格子間酸素濃度が8ppma以下であるこ
とについては図1より明らかであるが、酸素析出物層お
よび遷移領域の格子間酸素(残存格子間酸素)について
も8ppma以下であることを赤外吸収法により確認し
た。したがって、図1の実施例のウエーハにおいては、
DZ層、酸素析出物層、および遷移領域のいずれもが格
子間酸素濃度8ppma以下となっていた。さらに遷移
領域幅が5μm以下と狭いために、酸素ドナーの影響は
少なく、そのため抵抗率低下は生じなかったものと考え
られる。
【0044】また、実施例と同一条件で作製された高抵
抗率DZ−IGウエーハに、1125℃で3μmのエピ
タキシャル層を形成した。DZ層上にエピタキシャル成
長したことから、エピタキシャル層に結晶欠陥は全く観
察されず、極めて高品質のエピタキシャルウエーハが得
られた。
【0045】なお、本発明は、上記実施形態に限定され
るものではない。上記実施形態は、例示であり、本発明
の特許請求の範囲に記載された技術的思想と実質的に同
一な構成を有し、同様な作用効果を奏するものは、いか
なるものであっても本発明の技術的範囲に包含される。
【0046】例えば、上記実施形態では、100Ω・c
m以上の高抵抗率DZ−IGシリコンウエーハを製造す
る場合を中心に説明したが、本発明はこれに限定される
ものではなく、これより低抵抗率のDZ−IGウエーハ
について適用しても、デバイス作製熱処理等により抵抗
率の変動が生じない利点があり、本発明の範囲に含まれ
る。
【0047】
【発明の効果】以上説明したように、本発明によれば、
デバイス製造熱処理が行われた後でも、格子間酸素のド
ナー化による抵抗率の変動を抑制したCZシリコンウエ
ーハが得られる。この効果は、抵抗率が100Ωcm以
上の高抵抗率CZウエーハに極めて有効であり、移動体
通信用としてのSOIウエーハの代替として使用するこ
とを可能にする。また、このウエーハ表面にエピタキシ
ャル層を形成すれば、その優れた特性により、前記SO
Iウエーハの代替として最適なエピタキシャルウエーハ
を得ることができる。
【図面の簡単な説明】
【図1】本発明のシリコンウエーハにおける表面からの
深さと酸素濃度の絶対値との関係を示した図である。
【図2】従来のシリコンウエーハにおける表面からの深
さと酸素濃度の絶対値との関係を示した図である。
【図3】本発明のシリコンウエーハにおける表面からの
深さと熱処理前および熱処理後の抵抗率との関係を示し
た図である。
【図4】従来のシリコンウエーハにおける表面からの深
さと熱処理前および熱処理後の抵抗率との関係を示した
図である。
【図5】本発明のシリコンウエーハにおける深さ方向の
析出物分布を示した模式図である。
【図6】従来のシリコンウエーハにおける深さ方向の析
出物分布を示した模式図である。
フロントページの続き (72)発明者 竹野 博 群馬県安中市磯部2丁目13番1号 信越半 導体株式会社半導体磯部研究所内 Fターム(参考) 5F053 AA12 AA14 BB04 BB13 DD01 FF04 GG01 HH04 PP03 RR03

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 表面近傍のDZ層とバルク部の酸素析出
    物層とを有するシリコンウエーハであって、前記DZ
    層、前記酸素析出物層、および前記DZ層と前記酸素析
    出物層との遷移領域の格子間酸素濃度がいずれも8pp
    ma以下であることを特徴とするシリコンウエーハ。
  2. 【請求項2】 前記DZ層と前記酸素析出物層との遷移
    領域幅が5μm以下であることを特徴とする請求項1に
    記載したシリコンウエーハ。
  3. 【請求項3】 前記シリコンウエーハの抵抗率が100
    Ω・cm以上であることを特徴とする請求項1または請
    求項2に記載したシリコンウエーハ。
  4. 【請求項4】 表面近傍のDZ層とバルク部の酸素析出
    物層とを有するシリコンウエーハであって、前記DZ層
    と前記酸素析出物層の格子間酸素濃度が8ppma以下
    であり、前記DZ層と前記酸素析出物層との遷移領域幅
    が5μm以下であることを特徴とするシリコンウエー
    ハ。
  5. 【請求項5】 請求項1ないし請求項4のいずれか1項
    に記載のシリコンウエーハの表面にエピタキシャル層が
    形成されたものであることを特徴とするシリコンエピタ
    キシャルウエーハ。
  6. 【請求項6】 シリコンウエーハの製造方法において、
    チョクラルスキー法により初期格子間酸素濃度が10〜
    25ppmaであるシリコン単結晶棒を育成して、該シ
    リコン単結晶棒をウエーハに加工し、該ウエーハに95
    0〜1050℃で2〜5時間の第1熱処理と、450〜
    550℃で4〜10時間の第2熱処理と、750〜85
    0℃で2〜8時間の第3熱処理と、950〜1100℃
    で8〜24時間の第4熱処理を行なうことを特徴とする
    シリコンウエーハの製造方法。
  7. 【請求項7】 前記シリコン単結晶棒の抵抗率が100
    Ω・cm以上になるように育成することを特徴とする請
    求項6に記載されたシリコンウエーハの製造方法。
  8. 【請求項8】 請求項6または請求項7に記載されたシ
    リコンウエーハの製造方法により製造されたシリコンウ
    エーハの表面にエピタキシャル層を形成することを特徴
    とするシリコンエピタキシャルウエーハの製造方法。
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US10/380,975 US6858094B2 (en) 2000-09-20 2001-09-14 Silicon wafer and silicon epitaxial wafer and production methods therefor
KR1020037003661A KR100841062B1 (ko) 2000-09-20 2001-09-14 실리콘 웨이퍼와 실리콘 에피택셜 웨이퍼 및 이들의 제조방법
EP01965659A EP1326270B1 (en) 2000-09-20 2001-09-14 Method of manufacturing asilicon wafer and a silicon epitaxial wafer
TW090123113A TW526297B (en) 2000-09-20 2001-09-19 Silicon wafer and silicon epitaxial wafer and production methods thereof

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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007235166A (ja) * 2007-05-02 2007-09-13 Sumco Corp p型シリコンウェーハ
KR100829767B1 (ko) * 2002-04-26 2008-05-16 가부시키가이샤 섬코 고저항 실리콘 웨이퍼 및 이의 제조방법
EP1879224A3 (en) * 2002-04-10 2008-10-29 MEMC Electronic Materials, Inc. Process for controlling denuded zone depth in an ideal oxygen precipitating silicon wafer
US7560163B2 (en) 2006-01-31 2009-07-14 Sumco Corporation Silicon wafer and method for producing same
JP2009267380A (ja) * 2008-04-03 2009-11-12 Commissariat A L'energie Atomique 軽元素の熱活性化により半導体基板を処理する方法
JP2010087512A (ja) * 2008-09-29 2010-04-15 Magnachip Semiconductor Ltd シリコンウエハ及びその製造方法
US7893434B2 (en) 2006-01-31 2011-02-22 Sumco Corporation High frequency diode and method for producing same
JP2011138955A (ja) * 2009-12-28 2011-07-14 Siltronic Japan Corp シリコンウェハ及びシリコンウェハの製造方法
JP4970724B2 (ja) * 2002-07-17 2012-07-11 株式会社Sumco 高抵抗シリコンウエーハの製造方法
US8263484B2 (en) 2009-03-03 2012-09-11 Sumco Corporation High resistivity silicon wafer and method for manufacturing the same
US8391687B2 (en) 2002-12-16 2013-03-05 Samsung Electronics Co., Ltd. Information storage medium having multi-angle data structure and method therefor
JP2015122521A (ja) * 2006-01-20 2015-07-02 インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト 半導体素子
JP2019004173A (ja) * 2012-11-19 2019-01-10 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 熱処理により不活性な酸素析出核を活性化する高析出密度ウエハの製造
JP2019192835A (ja) * 2018-04-26 2019-10-31 信越半導体株式会社 Dz層の測定方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1493179B1 (en) * 2002-04-10 2007-12-12 MEMC Electronic Materials, Inc. Silicon wafer and process for controlling denuded zone depth in an ideal oxygen precipitating silicon wafer
JP2007235153A (ja) * 2002-04-26 2007-09-13 Sumco Corp 高抵抗シリコンウエーハ及びその製造方法
US7112509B2 (en) * 2003-05-09 2006-09-26 Ibis Technology Corporation Method of producing a high resistivity SIMOX silicon substrate
KR100779341B1 (ko) * 2003-10-21 2007-11-23 가부시키가이샤 섬코 고저항 실리콘 웨이퍼의 제조 방법, 에피택셜 웨이퍼 및soi 웨이퍼의 제조 방법
US7331386B2 (en) * 2004-12-20 2008-02-19 Schlumberger Technology Corporation Anchor arm for seismic logging tool
DE102005045338B4 (de) * 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102005045339B4 (de) * 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102005045337B4 (de) * 2005-09-22 2008-08-21 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102009033633A1 (de) * 2009-07-17 2011-01-20 Schaeffler Technologies Gmbh & Co. Kg Generator-Antriebssystem für eine Brennkraftmaschine
JP4685953B2 (ja) * 2009-07-17 2011-05-18 Dowaエレクトロニクス株式会社 横方向を電流導通方向とする電子デバイス用エピタキシャル基板およびその製造方法
FR2954001B1 (fr) * 2009-12-10 2012-10-12 Commissariat Energie Atomique Procede de traitement d'un substrat en silicium pour la fabrication de cellules photovoltaiques, et procede de fabrication de cellules photovoltaiques
JP6704781B2 (ja) * 2016-04-27 2020-06-03 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ
JP6645408B2 (ja) * 2016-12-09 2020-02-14 信越半導体株式会社 シリコン単結晶製造方法及びシリコン単結晶ウェーハ
GB2574879B (en) * 2018-06-22 2022-12-28 X Fab Semiconductor Foundries Gmbh Substrates for III-nitride epitaxy
JP2022543548A (ja) * 2019-08-09 2022-10-13 リーディング エッジ イクウィップメント テクノロジーズ インコーポレイテッド 酸素濃度の低い領域を有するウェハ

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856344A (ja) * 1981-09-29 1983-04-04 Fujitsu Ltd 半導体装置の製造方法
JPS62202528A (ja) * 1986-03-03 1987-09-07 Toshiba Corp 半導体基板の製造方法
JPS6390141A (ja) * 1986-10-02 1988-04-21 Sony Corp 半導体基板の製法
JPH02263792A (ja) * 1989-03-31 1990-10-26 Shin Etsu Handotai Co Ltd シリコンの熱処理方法
JPH03185831A (ja) * 1989-12-15 1991-08-13 Komatsu Denshi Kinzoku Kk 半導体装置の製造方法
JPH0469937A (ja) * 1990-07-10 1992-03-05 Sumitomo Metal Ind Ltd 半導体基板及びその製造方法
JPH0558788A (ja) * 1991-08-30 1993-03-09 Shin Etsu Chem Co Ltd 高抵抗シリコンウエハ−の製造方法
JPH05102167A (ja) * 1991-10-07 1993-04-23 Shin Etsu Handotai Co Ltd シリコンの熱処理方法
JPH06310517A (ja) * 1993-02-23 1994-11-04 Toshiba Corp 半導体基板及びその製造方法
JPH0845945A (ja) * 1994-07-29 1996-02-16 Mitsubishi Materials Corp シリコンウェーハのイントリンシックゲッタリング処理法
JPH08298233A (ja) * 1995-01-31 1996-11-12 Seh America Inc 正確に定められた深さの無欠陥層を有する較正用ウエーハの製造方法および較正用ウエーハ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000952B1 (ko) * 1991-03-05 1996-01-15 후지쓰 가부시끼가이샤 반도체 장치의 생산공정
KR0139730B1 (ko) * 1993-02-23 1998-06-01 사또오 후미오 반도체 기판 및 그 제조방법
KR100319413B1 (ko) * 1996-12-03 2002-01-05 고지마 마타오 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법
EP0898298B1 (en) * 1997-07-15 2007-09-12 STMicroelectronics S.r.l. Determination of the thickness of a denuded zone in a silicon wafer
WO2000055397A1 (fr) 1999-03-16 2000-09-21 Shin-Etsu Handotai Co., Ltd. Procede de production d'une tranche de silicium et tranche de silicium ainsi obtenue

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856344A (ja) * 1981-09-29 1983-04-04 Fujitsu Ltd 半導体装置の製造方法
JPS62202528A (ja) * 1986-03-03 1987-09-07 Toshiba Corp 半導体基板の製造方法
JPS6390141A (ja) * 1986-10-02 1988-04-21 Sony Corp 半導体基板の製法
JPH02263792A (ja) * 1989-03-31 1990-10-26 Shin Etsu Handotai Co Ltd シリコンの熱処理方法
JPH03185831A (ja) * 1989-12-15 1991-08-13 Komatsu Denshi Kinzoku Kk 半導体装置の製造方法
JPH0469937A (ja) * 1990-07-10 1992-03-05 Sumitomo Metal Ind Ltd 半導体基板及びその製造方法
JPH0558788A (ja) * 1991-08-30 1993-03-09 Shin Etsu Chem Co Ltd 高抵抗シリコンウエハ−の製造方法
JPH05102167A (ja) * 1991-10-07 1993-04-23 Shin Etsu Handotai Co Ltd シリコンの熱処理方法
JPH06310517A (ja) * 1993-02-23 1994-11-04 Toshiba Corp 半導体基板及びその製造方法
JPH0845945A (ja) * 1994-07-29 1996-02-16 Mitsubishi Materials Corp シリコンウェーハのイントリンシックゲッタリング処理法
JPH08298233A (ja) * 1995-01-31 1996-11-12 Seh America Inc 正確に定められた深さの無欠陥層を有する較正用ウエーハの製造方法および較正用ウエーハ

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1879224A3 (en) * 2002-04-10 2008-10-29 MEMC Electronic Materials, Inc. Process for controlling denuded zone depth in an ideal oxygen precipitating silicon wafer
KR100829767B1 (ko) * 2002-04-26 2008-05-16 가부시키가이샤 섬코 고저항 실리콘 웨이퍼 및 이의 제조방법
JP4970724B2 (ja) * 2002-07-17 2012-07-11 株式会社Sumco 高抵抗シリコンウエーハの製造方法
US8447173B2 (en) 2002-12-16 2013-05-21 Samsung Electronics Co., Ltd. Information storage medium having multi-angle data structure and apparatus therefor
US8391687B2 (en) 2002-12-16 2013-03-05 Samsung Electronics Co., Ltd. Information storage medium having multi-angle data structure and method therefor
JP2015122521A (ja) * 2006-01-20 2015-07-02 インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト 半導体素子
US7919776B2 (en) 2006-01-31 2011-04-05 Sumco Corporation High frequency diode and method for producing same
US7893434B2 (en) 2006-01-31 2011-02-22 Sumco Corporation High frequency diode and method for producing same
US7621996B2 (en) 2006-01-31 2009-11-24 Sumco Corporation Silicon wafer and method for producing same
US7560163B2 (en) 2006-01-31 2009-07-14 Sumco Corporation Silicon wafer and method for producing same
JP2007235166A (ja) * 2007-05-02 2007-09-13 Sumco Corp p型シリコンウェーハ
JP2009267380A (ja) * 2008-04-03 2009-11-12 Commissariat A L'energie Atomique 軽元素の熱活性化により半導体基板を処理する方法
JP2010087512A (ja) * 2008-09-29 2010-04-15 Magnachip Semiconductor Ltd シリコンウエハ及びその製造方法
US8263484B2 (en) 2009-03-03 2012-09-11 Sumco Corporation High resistivity silicon wafer and method for manufacturing the same
JP2011138955A (ja) * 2009-12-28 2011-07-14 Siltronic Japan Corp シリコンウェハ及びシリコンウェハの製造方法
JP2019004173A (ja) * 2012-11-19 2019-01-10 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 熱処理により不活性な酸素析出核を活性化する高析出密度ウエハの製造
JP2019192835A (ja) * 2018-04-26 2019-10-31 信越半導体株式会社 Dz層の測定方法

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