JP2002056673A5 - - Google Patents

Description

【請求項３】 前記強制電流供給制御回路は、前記所定期間において強制電流供給制御信号を活性化する強制電流供給期間制御回路を含み、
前記強制電流供給期間制御回路は、前記制御信号の非活性化以前に前記強制電流供給制御信号を非活性化する、請求項１記載の電源回路。

【請求項８】 前記強制電流供給制御回路は、前記所定期間において強制電流供給制御信号を活性化する強制電流供給期間制御回路を含み、
前記負荷回路は、設定された動作状態に応じて消費電流が異なり、
前記強制電流供給期間制御回路は、前記動作状態に応じて前記所定期間における前記強制電流供給制御信号の活性化を中止する、請求項１記載の電源回路。

請求項３記載の電源回路は、請求項１記載の電源回路であって、強制電流供給制御回路は、所定期間において強制電流供給制御信号を活性化する強制電流供給期間制御回路を含み、強制電流供給期間制御回路は、制御信号の非活性化以前に強制電流供給制御信号を非活性化する。

請求項８記載の電源回路は、請求項１記載の電源回路であって、強制電流供給制御回路は、所定期間において強制電流供給制御信号を活性化する強制電流供給期間制御回路を含む。そして、負荷回路は、設定された動作状態に応じて消費電流が異なり、強制電流供給期間制御回路は、動作状態に応じて所定期間における強制電流供給制御信号の活性化を中止する。

遅延ユニットＤＵｒは、さらに、ノードＮｒ１の信号レベルを反転してノードＮｒ２に伝達するインバータＩＶ１８と、ノードＮｒｉおよびＮｒ２のＮＡＮＤ論理演算結果を出力する論理ゲートＬＧ１８と、論理ゲートＬＧ１８の出力を反転して出力ノードＮｒｏに伝達するインバータＩＶ２０とを有する。

内部電源制御回路１１５は、さらに、ノードＮ３と接地配線８５との間に結合されるＮ型ＭＯＳトランジスタＱＮ１０を有する。トランジスタＱＮ１０のゲートには、インバータＩＶ１０によって反転されたワード線活性化信号ＷＬＡＣＴが入力される。これにより、少なくともワード線活性化信号ＷＬＡＣＴの非活性化時においては、制御信号ＳＤＲＶの信号レベルはＬレベルにリセットされることから、少なくともこの期間において、内部電源回路１００において電流供給トランジスタＱＤ１による強制的な電流供給が実行されることはない。

一方、図５に示した時刻ｔｂに相当する時刻ｔ３において、センスアンプ活性化信号ＳＥＡＣＴが活性化されると、これに応答してセンスアンプＳＡにおける電流消費が開始されて、負荷電流Ｉｌｏａｄが流れ始める。

一方、リフレッシュモード信号／ＲＥＦがＬレベルに設定される場合、すなわちリフレッシュ動作が実行される場合、もしくは通常動作時であってページサイズが８ｋｂｉｔと大きい場合、すなわち負荷であるセンスアンプの消費電流が大きくなる動作状態においては、負荷の電流消費期間に対応して、強制電流供給制御信号ＺＤＲＶ´およびＤＲＶ´を活性化させることによって、内部電源電位ｉｎｔ．Ｖｄｄの電位レベルを良好に維持することが可能となる。