JP2001217431A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Abstract
ー特性の低下を防止する。 【解決手段】 絶縁基板上にゲート電極12aを形成す
る段階、絶縁基板上にゲート酸化膜13を形成する段
階、ゲート酸化膜上にポリシリコン層14を蒸着する段
階、ポリシリコン層内に閾電圧を調節するための所定不
純物30を1次にイオン注入する段階、ゲート電極上部
のポリシリコン層領域上に、第1イオン注入マスク20
を形成する段階、ドレイン予定領域に低ドーピングオフ
セット領域を形成するため、露出したポリシリコン層領
域に所定不純物31を2次にイオン注入する段階、第1
イオン注入マスクを除去する段階、ポリシリコン層上
に、ゲート電極の一部領域と低ドーピングオフセット領
域を覆う第2イオン注入マスク21を形成する段階、ポ
リシリコン層に所定不純物32を3次にイオン注入する
段階、第2イオン注入マスクを除去する段階とを含む。
Description
製造方法に関し、より詳しくは電気的特性を改善させる
ための薄膜トランジスタの製造方法に関するものであ
る。
Transistor)は液晶表示装置(liqui
d crystal display)の駆動素子、又
はSRAM(Static Random Acces
s Memory)のプルアップ(pull−up)素
子に主に利用される。
に形成され、そしてボトムゲートタイプ(bottom
gate type)の構造を有する。さらに、SR
AMに適用される薄膜トランジスタは典型的なフルシー
モス(full CMOS)トランジスタに比べ、半導
体素子のネットダイ(net die:有効チップ面
積)改善の側面で非常に有利な利点がある。
ップ素子用薄膜トランジスタを示す断面図であり、以下
に図1を参照してその製造方法を説明する。所定の下地
層2が形成された半導体基板1が設けられる。下地層2
は、好ましくは所定のパターン等を覆うよう形成された
絶縁膜である。ゲート電極3が前記下地層2の適所に形
成される。図面符号3bは、ノードコンタクトラインを
示す。
コンタクトライン(node contact lin
e:3b)を覆うよう、下地層2上に蒸着される。ポリ
シリコン層がゲート絶縁膜4上に蒸着される。ソース及
びドレイン領域5a、5bが公知のイオン注入工程を利
用してポリシリコン層の所定領域にのみ、例えばボロン
(boron)を選択的にイオン注入することにより、
ゲート電極3aの両側のポリシリコン層領域にそれぞれ
形成される。この結果、ボトムゲートタイプの薄膜トラ
ンジスタが完成する。ここで、ソース領域5aとドレイ
ン領域5bの間のポリシリコン層領域はチャネル領域5
cになる。
aとオーバーラップするよう形成される。さらに、ソー
ス/ドレイン領域5a、5bの形成はホットキャリヤー
エフェクト(hot carrier effect)
の影響を最小化するため、ドレイン領域5bに低ドーピ
ングオフセット(Light Doped Offse
t)領域が形成されるよう行われる。
スタは、シリコン基板に形成される典型的なバルクトラ
ンジスタと比べ、チャネル層用ポリシリコン層の厚さが
薄いためこのようなチャネル層での電荷移動度が低く、
したがってオン電流(On−current)は低い反
面、オフ電流(Off−current)、即ち漏洩電
流が高いため、信号のスイング(swing)幅が大き
くなる等の劣悪な電気的特性を有する。
チャネル層用ポリシリコン層の厚さは、例えば200〜
300Å程度と薄い。これにより、ソース及びドレイン
領域を形成するためのイオン注入が、たとえ、ホットキ
ャリヤーエフェクトの影響を最小化するためドレイン低
ドーピングオフセットイオン注入工程で行われても、チ
ャネル層用ポリシリコン層の厚さが薄いことによりチャ
ネル層用ポリシリコン層での過度ドーピングが行われる
ことになる。この結果、パンチスルー(punch t
hrough)特性は低下し、ホットキャリヤーエフェ
クトの影響が大きくなるため、従来の薄膜トランジスタ
は劣悪な電気的特性を有するという問題点がある。
は、従来の薄膜トランジスタの製造方法における問題点
に鑑みてなされたものであって、電気的特性を改善させ
るための薄膜トランジスタの製造方法を提供することに
その目的がある。
になされた、本発明による薄膜トランジスタの製造方法
は、絶縁基板上にゲート電極を形成する段階と、前記ゲ
ート電極を覆うように、絶縁基板上にゲート酸化膜を形
成する段階と、前記ゲート酸化膜上にポリシリコン層を
蒸着する段階と、前記ポリシリコン層内に閾(thre
shold)電圧を調節するための所定不純物を1次に
イオン注入する段階と、前記ゲート電極の上部の前記ポ
リシリコン層領域上に、前記ゲート電極と同一の幅を有
する第1イオン注入マスクを形成する段階と、ドレイン
予定領域に低ドーピングオフセット領域を形成するた
め、前記第1イオン注入マスクを利用し露出したポリシ
リコン層領域に所定不純物を2次にイオン注入する段階
と、前記第1イオン注入マスクを除去する段階と、前記
ポリシリコン層上に、前記ゲート電極の一部領域と低ド
ーピングオフセット領域とを覆う第2イオン注入マスク
を形成する段階と、ソース/ドレイン領域が形成される
ように、前記第2イオン注入マスクを利用し前記ポリシ
リコン層に所定不純物を3次にイオン注入する段階と、
前記第2イオン注入マスクを除去する段階とを含んで成
ることを特徴とする。
ジスタの製造方法の実施の形態の具体例を図面を参照し
ながら説明する。以下、図2乃至図7を参照しながら薄
膜トランジスタの製造方法を説明するが、ここで実施例
は、例えばSRAMのプルアップ素子用薄膜トランジス
タの製造方法に対して行うものとする。
成された半導体基板10が提供される。ここで下地層1
1は、好ましくはトランジスタのようなパターンを覆う
よう半導体基板10の全体上に形成された絶縁膜であ
る。したがって、下地層11は絶縁基板と理解されるこ
とができる。ゲート用ポリシリコン層が下地層11上に
蒸着され、その次に、ポリシリコン層が公知のフォトリ
ソグラフィー工程を介してパターニングされ、ゲート電
極12aが形成される。
を表わす。ゲート絶縁膜13がゲート電極12aとノー
ドコンタクトライン12b、及び下地層11上に蒸着さ
れる。ゲート絶縁膜13はLP(Low Pressu
re)−CVD、又はPE(Plasma Enhan
ced)−CVD方式を利用して蒸着したHTO(Hi
gh Temperature Oxide)、又はM
TO(MiddleTemperature Oxid
e)の酸化膜で成り、その蒸着厚さは100〜2,00
0Å程度である。
ン12b上部のゲート絶縁膜13部分が公知のフォトリ
ソグラフィー工程を介して一部除去される。チャネル層
用ポリシリコン層14がゲート絶縁膜13と、露出した
ノードコンタクトライン12b上に蒸着される。チャネ
ル層用ポリシリコン層14は、LP−CVD方式を利用
し200〜2,000Åの厚さに蒸着される。
トランジスタの閾電圧(Threshold Volt
age)を調節するため、チャネル層用ポリシリコン薄
膜14の全体内にマスクを用いずイオン注入される。第
1不純物30は、BF2又はPのうちの一つである。
20が薄膜トランジスタのチャネル領域に該当するチャ
ネル層用のポリシリコン層14領域上に形成される。第
1イオン注入マスク20は、好ましくは感光膜パターン
であり、ゲート電極12aと同一の幅を有するよう形成
される。低ドーピングオフセット領域を形成するため、
第2不純物31が露出したチャネル層用のポリシリコン
層領域に低濃度でイオン注入される。
は、BF2イオンを注入する1段階工程とN2イオンを
注入する2段階工程を含み、1段階工程と2段階工程は
連続的に行われる。N2イオンの注入は1013〜10
16ions/cm2のドーズ(dose)と30〜5
0KeVエネルギーで行われる。
の注入が行われると、ポリシリコン層内に注入された窒
素イオンがボロンイオンの拡散経路に侵入することにな
る。これに伴い窒素イオンはボロンイオンの拡散を抑制
するため、たとえチャネル長さが狭くともホットキャリ
ヤーエフェクトによる影響は減少し、そしてパンチスル
ー特性も改善される。
が除去され、その次に第2イオン注入マスク21が前記
2回の不純物イオン注入が行われたポリシリコン層14
上に形成される。第2イオン注入マスク21は第1イオ
ン注入マスクと同様に、好ましくは感光膜パターンであ
り、ゲート電極12a上部の一部領域と低ドーピングオ
フセット予定領域を覆うよう形成される。ソース/ドレ
イン領域15a、15bが露出したポリシリコン層領域
内に第3不純物32を高濃度でイオン注入することによ
り形成される。
2aとオーバーラップ(Overlap)するよう形成
され、これによりチャネル領域15cはソースのオーバ
ーラップ領域SO程度減少し、ソース領域15aはソー
スオーバーラップ領域SO程度拡張される。このとき、
ソースオーバーラップ領域SOは0.09〜0.11μ
m、好ましくは0.1μm程度にする。さらに、ドレイ
ン領域15bは低ドーピングオフセット領域(LDO)
を含む。ソース領域15aと低ドーピングオフセット領
域(LDO)の間のポリシリコン層領域はチャネル領域
15cとなる。
が除去され、この結果薄膜トランジスタが完成する。
の薄膜トランジスタは、低ドーピングオフセット領域
(LDO)の形成時、BF2イオンの注入後連続してN
2イオンを注入することにより、ボロンイオンの拡散に
基づくホットキャリヤーエフェクトによる影響が最小化
し、併せてパンチスルー特性が改善される。
及び本発明に係る薄膜トランジスタでのゲート電極の幅
に伴うパンチスルー電圧の変化を示すグラフである。
れた本発明に係る薄膜トランジスタでのパンチスルー電
圧50は、N2イオンの注入が行われていない従来技術
に係る薄膜トランジスタでのパンチスルー電圧40より
さらに狭いゲート電極の幅で大きく増加したことを見る
ことができる。
トランジスタはパンチスルー特性が優れるため、本発明
の方法は電気的特性が優れた高集積半導体素子の製造を
可能とする。
アップ素子用薄膜トランジスタに対し図示して説明した
が、これに限られず本発明の薄膜トランジスタの製造方
法は液晶表示装置の駆動用薄膜トランジスタの製造工程
にも同じく適用される。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
タの製造方法は、低ドーピングオフセット領域を形成す
るための不純物のイオン注入時、BF2イオンの注入後
連続してN2イオンを注入することにより、窒素イオン
によりボロンイオンの拡散を阻止することができる。し
たがって、本発明はホットキャリヤーエフェクトによる
悪影響を最小化することができ、併せてパンチスルー特
性を向上させることができ、結果的には電気的特性が改
善された高集積半導体素子を製造することができる。
ジスタを示す断面図である。
明するための断面図である。
明するための断面図である。
明するための断面図である。
明するための断面図である。
明するための断面図である。
明するための断面図である。
係る薄膜トランジスタでのゲート電極の幅に対するパン
チスルー電圧を示すグラフである。
ンチスルー電圧 50 本発明に係る薄膜トランジスタでのパン
チスルー電圧 LDO 低濃度ドーピングされたオフセット領域 SO ソースオーバーラップ領域
Claims (12)
- 【請求項1】 絶縁基板上にゲート電極を形成する段階
と、 前記ゲート電極を覆うように、絶縁基板上にゲート酸化
膜を形成する段階と、前記ゲート酸化膜上にポリシリコ
ン層を蒸着する段階と、 前記ポリシリコン層内に閾(threshold)電圧
を調節するための所定不純物を1次にイオン注入する段
階と、 前記ゲート電極の上部の前記ポリシリコン層領域上に、
前記ゲート電極と同一の幅を有する第1イオン注入マス
クを形成する段階と、 ドレイン予定領域に低ドーピングオフセット領域を形成
するため、前記第1イオン注入マスクを利用し露出した
ポリシリコン層領域に所定不純物を2次にイオン注入す
る段階と、 前記第1イオン注入マスクを除去する段階と、 前記ポリシリコン層上に、前記ゲート電極の一部領域と
低ドーピングオフセット領域とを覆う第2イオン注入マ
スクを形成する段階と、 ソース/ドレイン領域が形成されるように、前記第2イ
オン注入マスクを利用し前記ポリシリコン層に所定不純
物を3次にイオン注入する段階と、 前記第2イオン注入マスクを除去する段階とを含んで成
ることを特徴とする薄膜トランジスタの製造方法。 - 【請求項2】 前記ゲート酸化膜は、高温酸化膜(HT
O:High Temperature Oxide)
又は中温酸化膜(MTO:Middle Temper
ature Oxide)で成ることを特徴とする請求
項1記載の薄膜トランジスタの製造方法。 - 【請求項3】 前記ゲート酸化膜は、LP(Low P
ressure)CVD又はPE(Plasma En
hanced)CVDで形成することを特徴とする請求
項2記載の薄膜トランジスタの製造方法。 - 【請求項4】 前記ゲート酸化膜は、100〜2,00
0Åの厚さに形成することを特徴とする請求項3記載の
薄膜トランジスタの製造方法。 - 【請求項5】 前記ポリシリコン層は、LP(Low
Pressure)CVDで形成することを特徴とする
請求項1記載の薄膜トランジスタの製造方法。 - 【請求項6】 前記ポリシリコン層は、200〜2,0
00Åの厚さに蒸着することを特徴とする請求項5記載
の薄膜トランジスタの製造方法。 - 【請求項7】 前記第1及び第2イオン注入マスクは、
感光膜パターンで成ることを特徴とする請求項1記載の
薄膜トランジスタの製造方法。 - 【請求項8】 前記1次イオン注入段階は、BF2又は
Pイオンを注入することを特徴とする請求項1記載の薄
膜トランジスタの製造方法。 - 【請求項9】 前記2次イオン注入段階は、BF2イオ
ンを注入し、連続してN2イオンを注入することを特徴
とする請求項1記載の薄膜トランジスタの製造方法。 - 【請求項10】 前記N2イオンは、1013〜10
16ions/cm2のドーズ及び30〜50KeVエ
ネルギーでイオン注入することを特徴とする請求項9記
載の薄膜トランジスタの製造方法。 - 【請求項11】 前記ソース領域は、前記ゲート電極と
一部分がオーバーラップするよう形成することを特徴と
する請求項1記載の薄膜トランジスタの製造方法。 - 【請求項12】 前記ソース領域のオーバーラップ幅
は、0.09〜0.11μmであることを特徴とする請
求項11記載の薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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