JP2001217431A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】 薄膜トランジスタの漏洩電流及びパンチスル
ー特性の低下を防止する。 【解決手段】 絶縁基板上にゲート電極１２ａを形成す
る段階、絶縁基板上にゲート酸化膜１３を形成する段
階、ゲート酸化膜上にポリシリコン層１４を蒸着する段
階、ポリシリコン層内に閾電圧を調節するための所定不
純物３０を１次にイオン注入する段階、ゲート電極上部
のポリシリコン層領域上に、第１イオン注入マスク２０
を形成する段階、ドレイン予定領域に低ドーピングオフ
セット領域を形成するため、露出したポリシリコン層領
域に所定不純物３１を２次にイオン注入する段階、第１
イオン注入マスクを除去する段階、ポリシリコン層上
に、ゲート電極の一部領域と低ドーピングオフセット領
域を覆う第２イオン注入マスク２１を形成する段階、ポ
リシリコン層に所定不純物３２を３次にイオン注入する
段階、第２イオン注入マスクを除去する段階とを含む。
ー特性の低下を防止する。 【解決手段】 絶縁基板上にゲート電極１２ａを形成す
る段階、絶縁基板上にゲート酸化膜１３を形成する段
階、ゲート酸化膜上にポリシリコン層１４を蒸着する段
階、ポリシリコン層内に閾電圧を調節するための所定不
純物３０を１次にイオン注入する段階、ゲート電極上部
のポリシリコン層領域上に、第１イオン注入マスク２０
を形成する段階、ドレイン予定領域に低ドーピングオフ
セット領域を形成するため、露出したポリシリコン層領
域に所定不純物３１を２次にイオン注入する段階、第１
イオン注入マスクを除去する段階、ポリシリコン層上
に、ゲート電極の一部領域と低ドーピングオフセット領
域を覆う第２イオン注入マスク２１を形成する段階、ポ
リシリコン層に所定不純物３２を３次にイオン注入する
段階、第２イオン注入マスクを除去する段階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタの
製造方法に関し、より詳しくは電気的特性を改善させる
ための薄膜トランジスタの製造方法に関するものであ
る。
製造方法に関し、より詳しくは電気的特性を改善させる
ための薄膜トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ）は液晶表示装置（ｌｉｑｕｉ
ｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）の駆動素子、又
はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）のプルアップ（ｐｕｌｌ−ｕｐ）素
子に主に利用される。
Ｔｒａｎｓｉｓｔｏｒ）は液晶表示装置（ｌｉｑｕｉ
ｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）の駆動素子、又
はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）のプルアップ（ｐｕｌｌ−ｕｐ）素
子に主に利用される。
【０００３】このような薄膜トランジスタは絶縁基板上
に形成され、そしてボトムゲートタイプ（ｂｏｔｔｏｍ
ｇａｔｅ ｔｙｐｅ）の構造を有する。さらに、ＳＲ
ＡＭに適用される薄膜トランジスタは典型的なフルシー
モス（ｆｕｌｌ ＣＭＯＳ）トランジスタに比べ、半導
体素子のネットダイ（ｎｅｔ ｄｉｅ：有効チップ面
積）改善の側面で非常に有利な利点がある。
に形成され、そしてボトムゲートタイプ（ｂｏｔｔｏｍ
ｇａｔｅ ｔｙｐｅ）の構造を有する。さらに、ＳＲ
ＡＭに適用される薄膜トランジスタは典型的なフルシー
モス（ｆｕｌｌ ＣＭＯＳ）トランジスタに比べ、半導
体素子のネットダイ（ｎｅｔ ｄｉｅ：有効チップ面
積）改善の側面で非常に有利な利点がある。
【０００４】図１は、従来技術に係るＳＲＡＭのプルア
ップ素子用薄膜トランジスタを示す断面図であり、以下
に図１を参照してその製造方法を説明する。所定の下地
層２が形成された半導体基板１が設けられる。下地層２
は、好ましくは所定のパターン等を覆うよう形成された
絶縁膜である。ゲート電極３が前記下地層２の適所に形
成される。図面符号３ｂは、ノードコンタクトラインを
示す。
ップ素子用薄膜トランジスタを示す断面図であり、以下
に図１を参照してその製造方法を説明する。所定の下地
層２が形成された半導体基板１が設けられる。下地層２
は、好ましくは所定のパターン等を覆うよう形成された
絶縁膜である。ゲート電極３が前記下地層２の適所に形
成される。図面符号３ｂは、ノードコンタクトラインを
示す。
【０００５】ゲート酸化膜４がゲート電極３ａとノード
コンタクトライン（ｎｏｄｅ ｃｏｎｔａｃｔ ｌｉｎ
ｅ：３ｂ）を覆うよう、下地層２上に蒸着される。ポリ
シリコン層がゲート絶縁膜４上に蒸着される。ソース及
びドレイン領域５ａ、５ｂが公知のイオン注入工程を利
用してポリシリコン層の所定領域にのみ、例えばボロン
（ｂｏｒｏｎ）を選択的にイオン注入することにより、
ゲート電極３ａの両側のポリシリコン層領域にそれぞれ
形成される。この結果、ボトムゲートタイプの薄膜トラ
ンジスタが完成する。ここで、ソース領域５ａとドレイ
ン領域５ｂの間のポリシリコン層領域はチャネル領域５
ｃになる。
コンタクトライン（ｎｏｄｅ ｃｏｎｔａｃｔ ｌｉｎ
ｅ：３ｂ）を覆うよう、下地層２上に蒸着される。ポリ
シリコン層がゲート絶縁膜４上に蒸着される。ソース及
びドレイン領域５ａ、５ｂが公知のイオン注入工程を利
用してポリシリコン層の所定領域にのみ、例えばボロン
（ｂｏｒｏｎ）を選択的にイオン注入することにより、
ゲート電極３ａの両側のポリシリコン層領域にそれぞれ
形成される。この結果、ボトムゲートタイプの薄膜トラ
ンジスタが完成する。ここで、ソース領域５ａとドレイ
ン領域５ｂの間のポリシリコン層領域はチャネル領域５
ｃになる。
【０００６】ソース領域５ａはその一部がゲート電極３
ａとオーバーラップするよう形成される。さらに、ソー
ス／ドレイン領域５ａ、５ｂの形成はホットキャリヤー
エフェクト（ｈｏｔ ｃａｒｒｉｅｒ ｅｆｆｅｃｔ）
の影響を最小化するため、ドレイン領域５ｂに低ドーピ
ングオフセット（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｏｆｆｓｅ
ｔ）領域が形成されるよう行われる。
ａとオーバーラップするよう形成される。さらに、ソー
ス／ドレイン領域５ａ、５ｂの形成はホットキャリヤー
エフェクト（ｈｏｔ ｃａｒｒｉｅｒ ｅｆｆｅｃｔ）
の影響を最小化するため、ドレイン領域５ｂに低ドーピ
ングオフセット（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｏｆｆｓｅ
ｔ）領域が形成されるよう行われる。
【０００７】しかし、上記のような従来の薄膜トランジ
スタは、シリコン基板に形成される典型的なバルクトラ
ンジスタと比べ、チャネル層用ポリシリコン層の厚さが
薄いためこのようなチャネル層での電荷移動度が低く、
したがってオン電流（Ｏｎ−ｃｕｒｒｅｎｔ）は低い反
面、オフ電流（Ｏｆｆ−ｃｕｒｒｅｎｔ）、即ち漏洩電
流が高いため、信号のスイング（ｓｗｉｎｇ）幅が大き
くなる等の劣悪な電気的特性を有する。
スタは、シリコン基板に形成される典型的なバルクトラ
ンジスタと比べ、チャネル層用ポリシリコン層の厚さが
薄いためこのようなチャネル層での電荷移動度が低く、
したがってオン電流（Ｏｎ−ｃｕｒｒｅｎｔ）は低い反
面、オフ電流（Ｏｆｆ−ｃｕｒｒｅｎｔ）、即ち漏洩電
流が高いため、信号のスイング（ｓｗｉｎｇ）幅が大き
くなる等の劣悪な電気的特性を有する。
【０００８】詳しく言えば、従来の薄膜トランジスタの
チャネル層用ポリシリコン層の厚さは、例えば２００〜
３００Å程度と薄い。これにより、ソース及びドレイン
領域を形成するためのイオン注入が、たとえ、ホットキ
ャリヤーエフェクトの影響を最小化するためドレイン低
ドーピングオフセットイオン注入工程で行われても、チ
ャネル層用ポリシリコン層の厚さが薄いことによりチャ
ネル層用ポリシリコン層での過度ドーピングが行われる
ことになる。この結果、パンチスルー（ｐｕｎｃｈ ｔ
ｈｒｏｕｇｈ）特性は低下し、ホットキャリヤーエフェ
クトの影響が大きくなるため、従来の薄膜トランジスタ
は劣悪な電気的特性を有するという問題点がある。
チャネル層用ポリシリコン層の厚さは、例えば２００〜
３００Å程度と薄い。これにより、ソース及びドレイン
領域を形成するためのイオン注入が、たとえ、ホットキ
ャリヤーエフェクトの影響を最小化するためドレイン低
ドーピングオフセットイオン注入工程で行われても、チ
ャネル層用ポリシリコン層の厚さが薄いことによりチャ
ネル層用ポリシリコン層での過度ドーピングが行われる
ことになる。この結果、パンチスルー（ｐｕｎｃｈ ｔ
ｈｒｏｕｇｈ）特性は低下し、ホットキャリヤーエフェ
クトの影響が大きくなるため、従来の薄膜トランジスタ
は劣悪な電気的特性を有するという問題点がある。
【０００９】
【発明が解決しようとする課題】したがって、本発明
は、従来の薄膜トランジスタの製造方法における問題点
に鑑みてなされたものであって、電気的特性を改善させ
るための薄膜トランジスタの製造方法を提供することに
その目的がある。
は、従来の薄膜トランジスタの製造方法における問題点
に鑑みてなされたものであって、電気的特性を改善させ
るための薄膜トランジスタの製造方法を提供することに
その目的がある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明による薄膜トランジスタの製造方法
は、絶縁基板上にゲート電極を形成する段階と、前記ゲ
ート電極を覆うように、絶縁基板上にゲート酸化膜を形
成する段階と、前記ゲート酸化膜上にポリシリコン層を
蒸着する段階と、前記ポリシリコン層内に閾（ｔｈｒｅ
ｓｈｏｌｄ）電圧を調節するための所定不純物を１次に
イオン注入する段階と、前記ゲート電極の上部の前記ポ
リシリコン層領域上に、前記ゲート電極と同一の幅を有
する第１イオン注入マスクを形成する段階と、ドレイン
予定領域に低ドーピングオフセット領域を形成するた
め、前記第１イオン注入マスクを利用し露出したポリシ
リコン層領域に所定不純物を２次にイオン注入する段階
と、前記第１イオン注入マスクを除去する段階と、前記
ポリシリコン層上に、前記ゲート電極の一部領域と低ド
ーピングオフセット領域とを覆う第２イオン注入マスク
を形成する段階と、ソース／ドレイン領域が形成される
ように、前記第２イオン注入マスクを利用し前記ポリシ
リコン層に所定不純物を３次にイオン注入する段階と、
前記第２イオン注入マスクを除去する段階とを含んで成
ることを特徴とする。
になされた、本発明による薄膜トランジスタの製造方法
は、絶縁基板上にゲート電極を形成する段階と、前記ゲ
ート電極を覆うように、絶縁基板上にゲート酸化膜を形
成する段階と、前記ゲート酸化膜上にポリシリコン層を
蒸着する段階と、前記ポリシリコン層内に閾（ｔｈｒｅ
ｓｈｏｌｄ）電圧を調節するための所定不純物を１次に
イオン注入する段階と、前記ゲート電極の上部の前記ポ
リシリコン層領域上に、前記ゲート電極と同一の幅を有
する第１イオン注入マスクを形成する段階と、ドレイン
予定領域に低ドーピングオフセット領域を形成するた
め、前記第１イオン注入マスクを利用し露出したポリシ
リコン層領域に所定不純物を２次にイオン注入する段階
と、前記第１イオン注入マスクを除去する段階と、前記
ポリシリコン層上に、前記ゲート電極の一部領域と低ド
ーピングオフセット領域とを覆う第２イオン注入マスク
を形成する段階と、ソース／ドレイン領域が形成される
ように、前記第２イオン注入マスクを利用し前記ポリシ
リコン層に所定不純物を３次にイオン注入する段階と、
前記第２イオン注入マスクを除去する段階とを含んで成
ることを特徴とする。
【００１１】
【発明の実施の形態】次に、本発明にかかる薄膜トラン
ジスタの製造方法の実施の形態の具体例を図面を参照し
ながら説明する。以下、図２乃至図７を参照しながら薄
膜トランジスタの製造方法を説明するが、ここで実施例
は、例えばＳＲＡＭのプルアップ素子用薄膜トランジス
タの製造方法に対して行うものとする。
ジスタの製造方法の実施の形態の具体例を図面を参照し
ながら説明する。以下、図２乃至図７を参照しながら薄
膜トランジスタの製造方法を説明するが、ここで実施例
は、例えばＳＲＡＭのプルアップ素子用薄膜トランジス
タの製造方法に対して行うものとする。
【００１２】図２を参照すると、所定の下地層１１が形
成された半導体基板１０が提供される。ここで下地層１
１は、好ましくはトランジスタのようなパターンを覆う
よう半導体基板１０の全体上に形成された絶縁膜であ
る。したがって、下地層１１は絶縁基板と理解されるこ
とができる。ゲート用ポリシリコン層が下地層１１上に
蒸着され、その次に、ポリシリコン層が公知のフォトリ
ソグラフィー工程を介してパターニングされ、ゲート電
極１２ａが形成される。
成された半導体基板１０が提供される。ここで下地層１
１は、好ましくはトランジスタのようなパターンを覆う
よう半導体基板１０の全体上に形成された絶縁膜であ
る。したがって、下地層１１は絶縁基板と理解されるこ
とができる。ゲート用ポリシリコン層が下地層１１上に
蒸着され、その次に、ポリシリコン層が公知のフォトリ
ソグラフィー工程を介してパターニングされ、ゲート電
極１２ａが形成される。
【００１３】図面符号１２ｂはノードコンタクトライン
を表わす。ゲート絶縁膜１３がゲート電極１２ａとノー
ドコンタクトライン１２ｂ、及び下地層１１上に蒸着さ
れる。ゲート絶縁膜１３はＬＰ（Ｌｏｗ Ｐｒｅｓｓｕ
ｒｅ）−ＣＶＤ、又はＰＥ（Ｐｌａｓｍａ Ｅｎｈａｎ
ｃｅｄ）−ＣＶＤ方式を利用して蒸着したＨＴＯ（Ｈｉ
ｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、又はＭ
ＴＯ（ＭｉｄｄｌｅＴｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄ
ｅ）の酸化膜で成り、その蒸着厚さは１００〜２，００
０Å程度である。
を表わす。ゲート絶縁膜１３がゲート電極１２ａとノー
ドコンタクトライン１２ｂ、及び下地層１１上に蒸着さ
れる。ゲート絶縁膜１３はＬＰ（Ｌｏｗ Ｐｒｅｓｓｕ
ｒｅ）−ＣＶＤ、又はＰＥ（Ｐｌａｓｍａ Ｅｎｈａｎ
ｃｅｄ）−ＣＶＤ方式を利用して蒸着したＨＴＯ（Ｈｉ
ｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、又はＭ
ＴＯ（ＭｉｄｄｌｅＴｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄ
ｅ）の酸化膜で成り、その蒸着厚さは１００〜２，００
０Å程度である。
【００１４】図３を参照すると、ノードコンタクトライ
ン１２ｂ上部のゲート絶縁膜１３部分が公知のフォトリ
ソグラフィー工程を介して一部除去される。チャネル層
用ポリシリコン層１４がゲート絶縁膜１３と、露出した
ノードコンタクトライン１２ｂ上に蒸着される。チャネ
ル層用ポリシリコン層１４は、ＬＰ−ＣＶＤ方式を利用
し２００〜２，０００Åの厚さに蒸着される。
ン１２ｂ上部のゲート絶縁膜１３部分が公知のフォトリ
ソグラフィー工程を介して一部除去される。チャネル層
用ポリシリコン層１４がゲート絶縁膜１３と、露出した
ノードコンタクトライン１２ｂ上に蒸着される。チャネ
ル層用ポリシリコン層１４は、ＬＰ−ＣＶＤ方式を利用
し２００〜２，０００Åの厚さに蒸着される。
【００１５】図４を参照すると、第１不純物３０が薄膜
トランジスタの閾電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔ
ａｇｅ）を調節するため、チャネル層用ポリシリコン薄
膜１４の全体内にマスクを用いずイオン注入される。第
１不純物３０は、ＢＦ２又はＰのうちの一つである。
トランジスタの閾電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔ
ａｇｅ）を調節するため、チャネル層用ポリシリコン薄
膜１４の全体内にマスクを用いずイオン注入される。第
１不純物３０は、ＢＦ２又はＰのうちの一つである。
【００１６】図５を参照すると、第１イオン注入マスク
２０が薄膜トランジスタのチャネル領域に該当するチャ
ネル層用のポリシリコン層１４領域上に形成される。第
１イオン注入マスク２０は、好ましくは感光膜パターン
であり、ゲート電極１２ａと同一の幅を有するよう形成
される。低ドーピングオフセット領域を形成するため、
第２不純物３１が露出したチャネル層用のポリシリコン
層領域に低濃度でイオン注入される。
２０が薄膜トランジスタのチャネル領域に該当するチャ
ネル層用のポリシリコン層１４領域上に形成される。第
１イオン注入マスク２０は、好ましくは感光膜パターン
であり、ゲート電極１２ａと同一の幅を有するよう形成
される。低ドーピングオフセット領域を形成するため、
第２不純物３１が露出したチャネル層用のポリシリコン
層領域に低濃度でイオン注入される。
【００１７】ここで、第２不純物３１のイオン注入工程
は、ＢＦ２イオンを注入する１段階工程とＮ２イオンを
注入する２段階工程を含み、１段階工程と２段階工程は
連続的に行われる。Ｎ２イオンの注入は１０１３〜１０
１６ｉｏｎｓ／ｃｍ２のドーズ（ｄｏｓｅ）と３０〜５
０ＫｅＶエネルギーで行われる。
は、ＢＦ２イオンを注入する１段階工程とＮ２イオンを
注入する２段階工程を含み、１段階工程と２段階工程は
連続的に行われる。Ｎ２イオンの注入は１０１３〜１０
１６ｉｏｎｓ／ｃｍ２のドーズ（ｄｏｓｅ）と３０〜５
０ＫｅＶエネルギーで行われる。
【００１８】ＢＦ２イオンの注入後連続してＮ２イオン
の注入が行われると、ポリシリコン層内に注入された窒
素イオンがボロンイオンの拡散経路に侵入することにな
る。これに伴い窒素イオンはボロンイオンの拡散を抑制
するため、たとえチャネル長さが狭くともホットキャリ
ヤーエフェクトによる影響は減少し、そしてパンチスル
ー特性も改善される。
の注入が行われると、ポリシリコン層内に注入された窒
素イオンがボロンイオンの拡散経路に侵入することにな
る。これに伴い窒素イオンはボロンイオンの拡散を抑制
するため、たとえチャネル長さが狭くともホットキャリ
ヤーエフェクトによる影響は減少し、そしてパンチスル
ー特性も改善される。
【００１９】図６を参照すると、第１イオン注入マスク
が除去され、その次に第２イオン注入マスク２１が前記
２回の不純物イオン注入が行われたポリシリコン層１４
上に形成される。第２イオン注入マスク２１は第１イオ
ン注入マスクと同様に、好ましくは感光膜パターンであ
り、ゲート電極１２ａ上部の一部領域と低ドーピングオ
フセット予定領域を覆うよう形成される。ソース／ドレ
イン領域１５ａ、１５ｂが露出したポリシリコン層領域
内に第３不純物３２を高濃度でイオン注入することによ
り形成される。
が除去され、その次に第２イオン注入マスク２１が前記
２回の不純物イオン注入が行われたポリシリコン層１４
上に形成される。第２イオン注入マスク２１は第１イオ
ン注入マスクと同様に、好ましくは感光膜パターンであ
り、ゲート電極１２ａ上部の一部領域と低ドーピングオ
フセット予定領域を覆うよう形成される。ソース／ドレ
イン領域１５ａ、１５ｂが露出したポリシリコン層領域
内に第３不純物３２を高濃度でイオン注入することによ
り形成される。
【００２０】ここで、ソース領域１５ａはゲート電極１
２ａとオーバーラップ（Ｏｖｅｒｌａｐ）するよう形成
され、これによりチャネル領域１５ｃはソースのオーバ
ーラップ領域ＳＯ程度減少し、ソース領域１５ａはソー
スオーバーラップ領域ＳＯ程度拡張される。このとき、
ソースオーバーラップ領域ＳＯは０．０９〜０．１１μ
ｍ、好ましくは０．１μｍ程度にする。さらに、ドレイ
ン領域１５ｂは低ドーピングオフセット領域（ＬＤＯ）
を含む。ソース領域１５ａと低ドーピングオフセット領
域（ＬＤＯ）の間のポリシリコン層領域はチャネル領域
１５ｃとなる。
２ａとオーバーラップ（Ｏｖｅｒｌａｐ）するよう形成
され、これによりチャネル領域１５ｃはソースのオーバ
ーラップ領域ＳＯ程度減少し、ソース領域１５ａはソー
スオーバーラップ領域ＳＯ程度拡張される。このとき、
ソースオーバーラップ領域ＳＯは０．０９〜０．１１μ
ｍ、好ましくは０．１μｍ程度にする。さらに、ドレイ
ン領域１５ｂは低ドーピングオフセット領域（ＬＤＯ）
を含む。ソース領域１５ａと低ドーピングオフセット領
域（ＬＤＯ）の間のポリシリコン層領域はチャネル領域
１５ｃとなる。
【００２１】図７を参照すると、第２イオン注入マスク
が除去され、この結果薄膜トランジスタが完成する。
が除去され、この結果薄膜トランジスタが完成する。
【００２２】上記のような工程に従い製造された本発明
の薄膜トランジスタは、低ドーピングオフセット領域
（ＬＤＯ）の形成時、ＢＦ２イオンの注入後連続してＮ
２イオンを注入することにより、ボロンイオンの拡散に
基づくホットキャリヤーエフェクトによる影響が最小化
し、併せてパンチスルー特性が改善される。
の薄膜トランジスタは、低ドーピングオフセット領域
（ＬＤＯ）の形成時、ＢＦ２イオンの注入後連続してＮ
２イオンを注入することにより、ボロンイオンの拡散に
基づくホットキャリヤーエフェクトによる影響が最小化
し、併せてパンチスルー特性が改善される。
【００２３】図８は、従来技術に係る薄膜トランジスタ
及び本発明に係る薄膜トランジスタでのゲート電極の幅
に伴うパンチスルー電圧の変化を示すグラフである。
及び本発明に係る薄膜トランジスタでのゲート電極の幅
に伴うパンチスルー電圧の変化を示すグラフである。
【００２４】図示したように、Ｎ２イオンの注入が行わ
れた本発明に係る薄膜トランジスタでのパンチスルー電
圧５０は、Ｎ２イオンの注入が行われていない従来技術
に係る薄膜トランジスタでのパンチスルー電圧４０より
さらに狭いゲート電極の幅で大きく増加したことを見る
ことができる。
れた本発明に係る薄膜トランジスタでのパンチスルー電
圧５０は、Ｎ２イオンの注入が行われていない従来技術
に係る薄膜トランジスタでのパンチスルー電圧４０より
さらに狭いゲート電極の幅で大きく増加したことを見る
ことができる。
【００２５】したがって、本発明に係り製造された薄膜
トランジスタはパンチスルー特性が優れるため、本発明
の方法は電気的特性が優れた高集積半導体素子の製造を
可能とする。
トランジスタはパンチスルー特性が優れるため、本発明
の方法は電気的特性が優れた高集積半導体素子の製造を
可能とする。
【００２６】一方、本発明の実施例ではＳＲＡＭのプル
アップ素子用薄膜トランジスタに対し図示して説明した
が、これに限られず本発明の薄膜トランジスタの製造方
法は液晶表示装置の駆動用薄膜トランジスタの製造工程
にも同じく適用される。
アップ素子用薄膜トランジスタに対し図示して説明した
が、これに限られず本発明の薄膜トランジスタの製造方
法は液晶表示装置の駆動用薄膜トランジスタの製造工程
にも同じく適用される。
【００２７】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２８】
【発明の効果】上述のように、本発明の薄膜トランジス
タの製造方法は、低ドーピングオフセット領域を形成す
るための不純物のイオン注入時、ＢＦ２イオンの注入後
連続してＮ２イオンを注入することにより、窒素イオン
によりボロンイオンの拡散を阻止することができる。し
たがって、本発明はホットキャリヤーエフェクトによる
悪影響を最小化することができ、併せてパンチスルー特
性を向上させることができ、結果的には電気的特性が改
善された高集積半導体素子を製造することができる。
タの製造方法は、低ドーピングオフセット領域を形成す
るための不純物のイオン注入時、ＢＦ２イオンの注入後
連続してＮ２イオンを注入することにより、窒素イオン
によりボロンイオンの拡散を阻止することができる。し
たがって、本発明はホットキャリヤーエフェクトによる
悪影響を最小化することができ、併せてパンチスルー特
性を向上させることができ、結果的には電気的特性が改
善された高集積半導体素子を製造することができる。
【図１】従来のＳＲＡＭのプルアップ素子用薄膜トラン
ジスタを示す断面図である。
ジスタを示す断面図である。
【図２】本発明に係る薄膜トランジスタの製造方法を説
明するための断面図である。
明するための断面図である。
【図３】本発明に係る薄膜トランジスタの製造方法を説
明するための断面図である。
明するための断面図である。
【図４】本発明に係る薄膜トランジスタの製造方法を説
明するための断面図である。
明するための断面図である。
【図５】本発明に係る薄膜トランジスタの製造方法を説
明するための断面図である。
明するための断面図である。
【図６】本発明に係る薄膜トランジスタの製造方法を説
明するための断面図である。
明するための断面図である。
【図７】本発明に係る薄膜トランジスタの製造方法を説
明するための断面図である。
明するための断面図である。
【図８】従来技術に係る薄膜トランジスタと、本発明に
係る薄膜トランジスタでのゲート電極の幅に対するパン
チスルー電圧を示すグラフである。
係る薄膜トランジスタでのゲート電極の幅に対するパン
チスルー電圧を示すグラフである。
１０ 半導体基板 １１ 下地層 １２ａ ゲート電極 １２ｂ ノードコンタクトライン １３ ゲート絶縁膜 １４ ポリシリコン層 １５ａ ソース領域 １５ｂ ドレイン領域 １５ｃ チャネル領域 ２０ 第１イオン注入マスク ２１ 第２イオン注入マスク ２３ａ ゲート電極 ２３ｂ ノードコンタクトライン ３０、３１、３２ 不純物 ４０ 従来技術に係る薄膜トランジスタでのパ
ンチスルー電圧 ５０ 本発明に係る薄膜トランジスタでのパン
チスルー電圧 ＬＤＯ 低濃度ドーピングされたオフセット領域 ＳＯ ソースオーバーラップ領域
ンチスルー電圧 ５０ 本発明に係る薄膜トランジスタでのパン
チスルー電圧 ＬＤＯ 低濃度ドーピングされたオフセット領域 ＳＯ ソースオーバーラップ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１８Ｇ
Claims (12)
- 【請求項１】 絶縁基板上にゲート電極を形成する段階
と、 前記ゲート電極を覆うように、絶縁基板上にゲート酸化
膜を形成する段階と、前記ゲート酸化膜上にポリシリコ
ン層を蒸着する段階と、 前記ポリシリコン層内に閾（ｔｈｒｅｓｈｏｌｄ）電圧
を調節するための所定不純物を１次にイオン注入する段
階と、 前記ゲート電極の上部の前記ポリシリコン層領域上に、
前記ゲート電極と同一の幅を有する第１イオン注入マス
クを形成する段階と、 ドレイン予定領域に低ドーピングオフセット領域を形成
するため、前記第１イオン注入マスクを利用し露出した
ポリシリコン層領域に所定不純物を２次にイオン注入す
る段階と、 前記第１イオン注入マスクを除去する段階と、 前記ポリシリコン層上に、前記ゲート電極の一部領域と
低ドーピングオフセット領域とを覆う第２イオン注入マ
スクを形成する段階と、 ソース／ドレイン領域が形成されるように、前記第２イ
オン注入マスクを利用し前記ポリシリコン層に所定不純
物を３次にイオン注入する段階と、 前記第２イオン注入マスクを除去する段階とを含んで成
ることを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記ゲート酸化膜は、高温酸化膜（ＨＴ
Ｏ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）
又は中温酸化膜（ＭＴＯ：Ｍｉｄｄｌｅ Ｔｅｍｐｅｒ
ａｔｕｒｅ Ｏｘｉｄｅ）で成ることを特徴とする請求
項１記載の薄膜トランジスタの製造方法。 - 【請求項３】 前記ゲート酸化膜は、ＬＰ（Ｌｏｗ Ｐ
ｒｅｓｓｕｒｅ）ＣＶＤ又はＰＥ（Ｐｌａｓｍａ Ｅｎ
ｈａｎｃｅｄ）ＣＶＤで形成することを特徴とする請求
項２記載の薄膜トランジスタの製造方法。 - 【請求項４】 前記ゲート酸化膜は、１００〜２，００
０Åの厚さに形成することを特徴とする請求項３記載の
薄膜トランジスタの製造方法。 - 【請求項５】 前記ポリシリコン層は、ＬＰ（Ｌｏｗ
Ｐｒｅｓｓｕｒｅ）ＣＶＤで形成することを特徴とする
請求項１記載の薄膜トランジスタの製造方法。 - 【請求項６】 前記ポリシリコン層は、２００〜２，０
００Åの厚さに蒸着することを特徴とする請求項５記載
の薄膜トランジスタの製造方法。 - 【請求項７】 前記第１及び第２イオン注入マスクは、
感光膜パターンで成ることを特徴とする請求項１記載の
薄膜トランジスタの製造方法。 - 【請求項８】 前記１次イオン注入段階は、ＢＦ２又は
Ｐイオンを注入することを特徴とする請求項１記載の薄
膜トランジスタの製造方法。 - 【請求項９】 前記２次イオン注入段階は、ＢＦ２イオ
ンを注入し、連続してＮ２イオンを注入することを特徴
とする請求項１記載の薄膜トランジスタの製造方法。 - 【請求項１０】 前記Ｎ２イオンは、１０１３〜１０
１６ｉｏｎｓ／ｃｍ２のドーズ及び３０〜５０ＫｅＶエ
ネルギーでイオン注入することを特徴とする請求項９記
載の薄膜トランジスタの製造方法。 - 【請求項１１】 前記ソース領域は、前記ゲート電極と
一部分がオーバーラップするよう形成することを特徴と
する請求項１記載の薄膜トランジスタの製造方法。 - 【請求項１２】 前記ソース領域のオーバーラップ幅
は、０．０９〜０．１１μｍであることを特徴とする請
求項１１記載の薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999/P58887 | 1999-12-18 | ||
| KR1019990058887A KR20010057116A (ko) | 1999-12-18 | 1999-12-18 | 전기적 특성을 개선시키기 위한 박막 트랜지스터의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217431A true JP2001217431A (ja) | 2001-08-10 |
Family
ID=19626857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000382484A Pending JP2001217431A (ja) | 1999-12-18 | 2000-12-15 | 薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6589828B2 (ja) |
| JP (1) | JP2001217431A (ja) |
| KR (1) | KR20010057116A (ja) |
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|---|---|---|---|---|
| US6683804B1 (en) * | 2002-07-16 | 2004-01-27 | Analog Devices, Inc. | Read/write memory arrays and methods with predetermined and retrievable latent-state patterns |
| US8851776B2 (en) * | 2005-01-28 | 2014-10-07 | S. C. Johnson & Son, Inc. | Amphiphile surface treatment for a cleaning pad for improved dust adhesion |
| KR100719680B1 (ko) * | 2005-11-28 | 2007-05-17 | 삼성에스디아이 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| WO2011068033A1 (en) | 2009-12-04 | 2011-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR101797253B1 (ko) * | 2009-12-04 | 2017-11-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| CN105742294B (zh) * | 2016-03-23 | 2019-01-15 | 深圳市华星光电技术有限公司 | Tft基板的制作方法及制得的tft基板 |
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|---|---|---|---|---|
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| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
| KR100205306B1 (ko) * | 1995-12-26 | 1999-07-01 | 구본준 | 박막트랜지스터의 제조방법 |
| JP3602679B2 (ja) * | 1997-02-26 | 2004-12-15 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
-
1999
- 1999-12-18 KR KR1019990058887A patent/KR20010057116A/ko not_active Application Discontinuation
-
2000
- 2000-12-15 JP JP2000382484A patent/JP2001217431A/ja active Pending
- 2000-12-18 US US09/737,774 patent/US6589828B2/en not_active Expired - Fee Related
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|---|---|
| US20010004537A1 (en) | 2001-06-21 |
| KR20010057116A (ko) | 2001-07-04 |
| US6589828B2 (en) | 2003-07-08 |
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