JP2001203502A - 移相器 - Google Patents
移相器Info
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- JP2001203502A JP2001203502A JP2000008732A JP2000008732A JP2001203502A JP 2001203502 A JP2001203502 A JP 2001203502A JP 2000008732 A JP2000008732 A JP 2000008732A JP 2000008732 A JP2000008732 A JP 2000008732A JP 2001203502 A JP2001203502 A JP 2001203502A
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Abstract
(57)【要約】
【課題】 インダクタンスおよびリアクタンスからなる
直列回路と並列回路とを切り替えて所望の移相量を得る
反射型移相器において、回路に寄生容量が存在するため
に、所望の移相量を正確に得られないという課題があっ
た。 【解決手段】 反射型移相器において、高周波信号入出
力端子１１と、相互に並列に高周波信号入出力端子１１
に接続されるスイッチ１９ａおよびスイッチ１９ｂと、
直列に接続されたインダクタ１５とキャパシタ１６とか
ら構成される直列回路２１と、並列に接続されたインダ
クタ１７とキャパシタ１８とから構成される並列回路２
２とを備える。
直列回路と並列回路とを切り替えて所望の移相量を得る
反射型移相器において、回路に寄生容量が存在するため
に、所望の移相量を正確に得られないという課題があっ
た。 【解決手段】 反射型移相器において、高周波信号入出
力端子１１と、相互に並列に高周波信号入出力端子１１
に接続されるスイッチ１９ａおよびスイッチ１９ｂと、
直列に接続されたインダクタ１５とキャパシタ１６とか
ら構成される直列回路２１と、並列に接続されたインダ
クタ１７とキャパシタ１８とから構成される並列回路２
２とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、インダクタおよ
びキャパシタからなる直列回路と並列回路とを交互に切
り替えて広い周波数帯域で所望の移相量を得る反射型の
移相器に関するものである。
びキャパシタからなる直列回路と並列回路とを交互に切
り替えて広い周波数帯域で所望の移相量を得る反射型の
移相器に関するものである。
【０００２】
【従来の技術】図９は、例えばＩＥＥＥ−ＧＭＴＴ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｍｉｃｒｏｗａｖｅ Ｓｙ
ｍｐｏｓｉｕｍ，１９７２，ｐｐ４７−４８に示された
従来の移相器を示す回路図である。図において、１０１
は高周波信号入出力端子、１０２は接地部、１０３はイ
ンダクタ、１０４はＰＩＮダイオード、１０５はキャパ
シタである。インダクタ１０３とＰＩＮダイオード１０
４とは直列に接続されて、インダクタ１０３においてＰ
ＩＮダイオード１０４に対して反対側の端子は入出力端
子１０１に接続され、ＰＩＮダイオード１０４において
インダクタ１０３に対して反対側の端子は接地部１０２
に接続される。また、キャパシタ１０５の一方の端子は
入出力端子１０１に接続され、他方の端子は接地部１０
２に接続される。
ｎｔｅｒｎａｔｉｏｎａｌ Ｍｉｃｒｏｗａｖｅ Ｓｙ
ｍｐｏｓｉｕｍ，１９７２，ｐｐ４７−４８に示された
従来の移相器を示す回路図である。図において、１０１
は高周波信号入出力端子、１０２は接地部、１０３はイ
ンダクタ、１０４はＰＩＮダイオード、１０５はキャパ
シタである。インダクタ１０３とＰＩＮダイオード１０
４とは直列に接続されて、インダクタ１０３においてＰ
ＩＮダイオード１０４に対して反対側の端子は入出力端
子１０１に接続され、ＰＩＮダイオード１０４において
インダクタ１０３に対して反対側の端子は接地部１０２
に接続される。また、キャパシタ１０５の一方の端子は
入出力端子１０１に接続され、他方の端子は接地部１０
２に接続される。
【０００３】次に動作について説明する。ＰＩＮダイオ
ード１０４の陽極に正電圧を印加すると、順バイアスで
電流が流れて通過状態すなわちオン状態となる。これに
対して、ＰＩＮダイオードの陽極に負電圧を印加する
と、逆バイアスで電流が流れなくなり遮断状態すなわち
オフ状態となる。オン／オフ状態の切り替えについて
は、ＰＩＮダイオード１０４の陽極に印加する直流バイ
アス電圧の極性を切り替えることで実施する。
ード１０４の陽極に正電圧を印加すると、順バイアスで
電流が流れて通過状態すなわちオン状態となる。これに
対して、ＰＩＮダイオードの陽極に負電圧を印加する
と、逆バイアスで電流が流れなくなり遮断状態すなわち
オフ状態となる。オン／オフ状態の切り替えについて
は、ＰＩＮダイオード１０４の陽極に印加する直流バイ
アス電圧の極性を切り替えることで実施する。
【０００４】図１０は、ＰＩＮダイオード１０４がオン
時の従来の移相器の等価回路を示す図である。図におい
て、１１０はＰＩＮダイオード１０４のオン抵抗であ
る。インダクタ１０３とキャパシタ１０５とにより並列
回路１１１が構成される。また、図１１は、ＰＩＮダイ
オード１０４がオフ時の従来の移相器の等価回路を示す
図である。図において、１２０はＰＩＮダイオード１０
４のオフ容量、１２１はＰＩＮダイオード１０４のオフ
抵抗、１２２はＰＩＮダイオード１０４のオフ容量１２
０とＰＩＮダイオード１０４のオフ抵抗１２１とから構
成されるＰＩＮダイオード１０４のオフ時等価回路であ
る。インダクタ１０３とＰＩＮダイオード１０４のオフ
容量１２０とにより直列回路１２３が構成される。
時の従来の移相器の等価回路を示す図である。図におい
て、１１０はＰＩＮダイオード１０４のオン抵抗であ
る。インダクタ１０３とキャパシタ１０５とにより並列
回路１１１が構成される。また、図１１は、ＰＩＮダイ
オード１０４がオフ時の従来の移相器の等価回路を示す
図である。図において、１２０はＰＩＮダイオード１０
４のオフ容量、１２１はＰＩＮダイオード１０４のオフ
抵抗、１２２はＰＩＮダイオード１０４のオフ容量１２
０とＰＩＮダイオード１０４のオフ抵抗１２１とから構
成されるＰＩＮダイオード１０４のオフ時等価回路であ
る。インダクタ１０３とＰＩＮダイオード１０４のオフ
容量１２０とにより直列回路１２３が構成される。
【０００５】抵抗分を無視すれば、インダクタとキャパ
シタとからなる並列回路は共振周波数において開放状態
となって反射位相は１８０度遅れる。また、インダクタ
とキャパシタとからなる直列回路は共振周波数において
短絡状態となって反射位相はゼロになる。そして、並列
回路の反射位相と直列回路の反射位相との差として与え
られる移相量の周波数に対する微分係数がゼロとなるよ
うにインダクタ１０３のインダクタンス、キャパシタ１
０５，１２０のキャパシタンス等を適切に設定すれば、
並列回路１１１の反射移相と直列回路１２３の反射移相
との差を所定の周波数帯域において約１８０度に保持す
ることができるので、ＰＩＮダイオード１０４がオン時
の反射位相とオフ時の反射位相との差によって約１８０
度の移相量を得ることができる。
シタとからなる並列回路は共振周波数において開放状態
となって反射位相は１８０度遅れる。また、インダクタ
とキャパシタとからなる直列回路は共振周波数において
短絡状態となって反射位相はゼロになる。そして、並列
回路の反射位相と直列回路の反射位相との差として与え
られる移相量の周波数に対する微分係数がゼロとなるよ
うにインダクタ１０３のインダクタンス、キャパシタ１
０５，１２０のキャパシタンス等を適切に設定すれば、
並列回路１１１の反射移相と直列回路１２３の反射移相
との差を所定の周波数帯域において約１８０度に保持す
ることができるので、ＰＩＮダイオード１０４がオン時
の反射位相とオフ時の反射位相との差によって約１８０
度の移相量を得ることができる。
【０００６】
【発明が解決しようとする課題】従来の移相器は以上の
ように構成されているので、ＰＩＮダイオード１０４が
オフ状態の際に、キャパシタ１０５がインダクタ１０３
とＰＩＮダイオード１０４のオフ容量１２０とから構成
される直列回路の寄生容量となるために、直列回路の共
振周波数と並列回路の共振周波数とが異なり、１８０度
の移相量を正確に得られないという課題があった。ま
た、マイクロ波、ミリ波といった高周波においては、寄
生分により移相量誤差が大きくなるという課題があっ
た。
ように構成されているので、ＰＩＮダイオード１０４が
オフ状態の際に、キャパシタ１０５がインダクタ１０３
とＰＩＮダイオード１０４のオフ容量１２０とから構成
される直列回路の寄生容量となるために、直列回路の共
振周波数と並列回路の共振周波数とが異なり、１８０度
の移相量を正確に得られないという課題があった。ま
た、マイクロ波、ミリ波といった高周波においては、寄
生分により移相量誤差が大きくなるという課題があっ
た。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、小型で、損失差が小さく、広い周
波数帯域で所望の移相量が得られる移相器を得ることを
目的とする。
めになされたもので、小型で、損失差が小さく、広い周
波数帯域で所望の移相量が得られる移相器を得ることを
目的とする。
【０００８】
【課題を解決するための手段】この発明に係る移相器
は、高周波信号入出力端子と、相互に並列に高周波信号
入出力端子に接続される第１のスイッチおよび第２のス
イッチと、直列に接続された第１のインダクタと第１の
キャパシタとから構成されるとともに一方の端子が第１
のスイッチに接続され他方の端子が接地部に接続される
直列回路と、並列に接続された第２のインダクタと第２
のキャパシタとから構成されるとともに一方の端子が第
２のスイッチに接続され他方の端子が接地部に接続され
る並列回路とを備えるようにしたものである。
は、高周波信号入出力端子と、相互に並列に高周波信号
入出力端子に接続される第１のスイッチおよび第２のス
イッチと、直列に接続された第１のインダクタと第１の
キャパシタとから構成されるとともに一方の端子が第１
のスイッチに接続され他方の端子が接地部に接続される
直列回路と、並列に接続された第２のインダクタと第２
のキャパシタとから構成されるとともに一方の端子が第
２のスイッチに接続され他方の端子が接地部に接続され
る並列回路とを備えるようにしたものである。
【０００９】この発明に係る移相器は、高周波信号入出
力端子と、相互に並列に高周波信号入出力端子に接続さ
れるインダクタおよびキャパシタと、ドレイン（または
ソース）がインダクタに接続されるとともにソース（ま
たはドレイン）が接地部に接続される第１のＦＥＴと、
ドレイン（またはソース）がキャパシタに接続されると
ともにソース（またはドレイン）が接地部に接続される
第２のＦＥＴと、第１のＦＥＴのゲートと第２のＦＥＴ
のゲートとを接続した信号線に制御信号を入力するため
の制御信号端子とを備えるようにしたものである。
力端子と、相互に並列に高周波信号入出力端子に接続さ
れるインダクタおよびキャパシタと、ドレイン（または
ソース）がインダクタに接続されるとともにソース（ま
たはドレイン）が接地部に接続される第１のＦＥＴと、
ドレイン（またはソース）がキャパシタに接続されると
ともにソース（またはドレイン）が接地部に接続される
第２のＦＥＴと、第１のＦＥＴのゲートと第２のＦＥＴ
のゲートとを接続した信号線に制御信号を入力するため
の制御信号端子とを備えるようにしたものである。
【００１０】この発明に係る移相器は、第１のＦＥＴに
対して並列に設けられて一方の端子がインダクタに接続
されるとともに他方の端子が接地部に接続される第１の
抵抗と、第２のＦＥＴに対して並列に設けられて一方の
端子がキャパシタに接続されるとともに他方の端子が接
地部に接続される第２の抵抗とを備えるようにしたもの
である。
対して並列に設けられて一方の端子がインダクタに接続
されるとともに他方の端子が接地部に接続される第１の
抵抗と、第２のＦＥＴに対して並列に設けられて一方の
端子がキャパシタに接続されるとともに他方の端子が接
地部に接続される第２の抵抗とを備えるようにしたもの
である。
【００１１】この発明に係る移相器は、第１のインダク
タのインダクタンスと第２のインダクタのインダクタン
スとを等しくするとともに第１のキャパシタのキャパシ
タンスと第２のキャパシタのキャパシタンスとを等しく
し、第１のインダクタのインダクタンスをＬ、第１のキ
ャパシタのキャパシタンスをＣ、線路の特性インピーダ
ンスをＺ0 とした際に、Ｚ0 ＝（Ｌ／Ｃ）1/2 が成り立
つようにしたものである。
タのインダクタンスと第２のインダクタのインダクタン
スとを等しくするとともに第１のキャパシタのキャパシ
タンスと第２のキャパシタのキャパシタンスとを等しく
し、第１のインダクタのインダクタンスをＬ、第１のキ
ャパシタのキャパシタンスをＣ、線路の特性インピーダ
ンスをＺ0 とした際に、Ｚ0 ＝（Ｌ／Ｃ）1/2 が成り立
つようにしたものである。
【００１２】この発明に係る移相器は、インダクタのイ
ンダクタンスをＬ、キャパシタのキャパシタンスをＣ、
線路の特性インピーダンスをＺ0 とした際に、Ｚ0 ＝
（Ｌ／Ｃ）1/2 が成り立つようにしたものである。
ンダクタンスをＬ、キャパシタのキャパシタンスをＣ、
線路の特性インピーダンスをＺ0 とした際に、Ｚ0 ＝
（Ｌ／Ｃ）1/2 が成り立つようにしたものである。
【００１３】この発明に係る移相器は、上述された移相
器として与えられて相互に同じ反射係数を保持するよう
に制御される第１の反射性終端回路および第２の反射性
終端回路と、高周波信号入力端子と、高周波信号出力端
子と、第１の反射性終端回路、第２の反射性終端回路、
高周波信号入力端子および高周波信号出力端子にそれぞ
れ接続されて、高周波信号入力端子から入力される原信
号を第１の反射性終端回路に出力するとともに原信号よ
り９０度位相が遅れた信号を第２の反射性終端回路に出
力し、第１の反射性終端回路から入力される反射信号を
高周波信号入力端子に出力するとともに当該反射信号よ
り９０度位相が遅れた信号を高周波信号出力端子に出力
し、第２の反射性終端回路から入力される反射信号を高
周波信号出力端子に出力するとともに当該反射信号より
９０度位相が遅れた信号を高周波信号入力端子に出力す
る９０°ハイブリッドカプラとを備えるようにしたもの
である。
器として与えられて相互に同じ反射係数を保持するよう
に制御される第１の反射性終端回路および第２の反射性
終端回路と、高周波信号入力端子と、高周波信号出力端
子と、第１の反射性終端回路、第２の反射性終端回路、
高周波信号入力端子および高周波信号出力端子にそれぞ
れ接続されて、高周波信号入力端子から入力される原信
号を第１の反射性終端回路に出力するとともに原信号よ
り９０度位相が遅れた信号を第２の反射性終端回路に出
力し、第１の反射性終端回路から入力される反射信号を
高周波信号入力端子に出力するとともに当該反射信号よ
り９０度位相が遅れた信号を高周波信号出力端子に出力
し、第２の反射性終端回路から入力される反射信号を高
周波信号出力端子に出力するとともに当該反射信号より
９０度位相が遅れた信号を高周波信号入力端子に出力す
る９０°ハイブリッドカプラとを備えるようにしたもの
である。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
移相器の構成を示す図である。図において、１は高周波
信号入出力端子、２ａ，２ｂ，２ｃ，２ｄはスパイラル
インダクタ、３ａ，３ｂはＭＩＭキャパシタ、４ａ，４
ｂはＦＥＴ、５ａ，５ｂは抵抗、６ａ，６ｂはバイアス
端子、７ａ，７ｂはスルーホール、８ａ，８ｂ，８ｃ，
８ｄはマイクロストリップ線路、９は誘電体基板であ
る。なお、この実施の形態１による移相器は、誘電体基
板９上にモノリシックに構成される。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
移相器の構成を示す図である。図において、１は高周波
信号入出力端子、２ａ，２ｂ，２ｃ，２ｄはスパイラル
インダクタ、３ａ，３ｂはＭＩＭキャパシタ、４ａ，４
ｂはＦＥＴ、５ａ，５ｂは抵抗、６ａ，６ｂはバイアス
端子、７ａ，７ｂはスルーホール、８ａ，８ｂ，８ｃ，
８ｄはマイクロストリップ線路、９は誘電体基板であ
る。なお、この実施の形態１による移相器は、誘電体基
板９上にモノリシックに構成される。
【００１５】図２は、図１に示されたこの発明の実施の
形態１による移相器に対する等価回路を示す図である。
１１は高周波信号入出力端子、１２ａ，１２ｂはスイッ
チとして使用されるＦＥＴ、１３ａ，１３ｂはそれぞれ
ＦＥＴ１２ａ，１２ｂのゲート端子、１４ａ，１４ｂは
それぞれスパイラルインダクタ２ｂ，２ｃに相当してＦ
ＥＴ１２ａ，１２ｂのオフ容量と並列共振回路を構成す
るように設けられる共振インダクタ、１５はスパイラル
インダクタ２ａに相当するインダクタ（第１のインダク
タ）、１６はＭＩＭキャパシタ３ａに相当するキャパシ
タ（第１のキャパシタ）、１７はスパイラルインダクタ
２ｄに相当するインダクタ（第２のインダクタ）、１８
はＭＩＭキャパシタに相当するキャパシタ（第２のキャ
パシタ）、１９ａはＦＥＴ１２ａと共振インダクタ１４
ａとから構成される単極単投（ＳＰＳＴ）スイッチ（第
１のスイッチ）、１９ｂはＦＥＴ１２ｂと共振インダク
タ１４ｂとから構成されるＳＰＳＴスイッチ（第２のス
イッチ）、２０はＳＰＳＴスイッチ１９ａとＳＰＳＴス
イッチ１９ｂとから構成される単極双投（ＳＰＤＴ）ス
イッチ、２１はインダクタ１５とキャパシタ１６とから
構成される直列回路、２２はインダクタ１７とキャパシ
タ１８とから構成される並列回路である。
形態１による移相器に対する等価回路を示す図である。
１１は高周波信号入出力端子、１２ａ，１２ｂはスイッ
チとして使用されるＦＥＴ、１３ａ，１３ｂはそれぞれ
ＦＥＴ１２ａ，１２ｂのゲート端子、１４ａ，１４ｂは
それぞれスパイラルインダクタ２ｂ，２ｃに相当してＦ
ＥＴ１２ａ，１２ｂのオフ容量と並列共振回路を構成す
るように設けられる共振インダクタ、１５はスパイラル
インダクタ２ａに相当するインダクタ（第１のインダク
タ）、１６はＭＩＭキャパシタ３ａに相当するキャパシ
タ（第１のキャパシタ）、１７はスパイラルインダクタ
２ｄに相当するインダクタ（第２のインダクタ）、１８
はＭＩＭキャパシタに相当するキャパシタ（第２のキャ
パシタ）、１９ａはＦＥＴ１２ａと共振インダクタ１４
ａとから構成される単極単投（ＳＰＳＴ）スイッチ（第
１のスイッチ）、１９ｂはＦＥＴ１２ｂと共振インダク
タ１４ｂとから構成されるＳＰＳＴスイッチ（第２のス
イッチ）、２０はＳＰＳＴスイッチ１９ａとＳＰＳＴス
イッチ１９ｂとから構成される単極双投（ＳＰＤＴ）ス
イッチ、２１はインダクタ１５とキャパシタ１６とから
構成される直列回路、２２はインダクタ１７とキャパシ
タ１８とから構成される並列回路である。
【００１６】スイッチとして機能するＦＥＴ１２ａ，１
２ｂのソースとドレインとは同電位であり、ゲート電圧
をピンチオフ電圧以下にした場合にＦＥＴ１２ａ，１２
ｂは遮断状態となり、ゲート電圧をソース・ドレインと
同電位にした場合にＦＥＴ１２ａ，１２ｂは通過状態と
なる。そして、ＦＥＴ１２ａ，１２ｂが通過状態の際に
はＳＰＳＴスイッチ１９ａ，１９ｂはそれぞれオン状態
となり、ＦＥＴ１２ａ，１２ｂが遮断状態の際にはＳＰ
ＳＴスイッチ１９ａ，１９ｂはそれぞれオフ状態とな
る。また、ＳＰＳＴスイッチ１９ａがオン状態の際には
ＳＰＳＴスイッチ１９ｂがオフ状態となり、ＳＰＳＴス
イッチ１９ａがオフ状態の際にはＳＰＳＴスイッチ１９
ｂがオン状態となるように、ゲート端子１３ａ，１３ｂ
に制御信号を入力する。例えば、ゲート端子１３ａに入
力される制御信号をインバータを介してゲート端子１３
ｂに入力することで上記のような機能を実現することが
可能である。
２ｂのソースとドレインとは同電位であり、ゲート電圧
をピンチオフ電圧以下にした場合にＦＥＴ１２ａ，１２
ｂは遮断状態となり、ゲート電圧をソース・ドレインと
同電位にした場合にＦＥＴ１２ａ，１２ｂは通過状態と
なる。そして、ＦＥＴ１２ａ，１２ｂが通過状態の際に
はＳＰＳＴスイッチ１９ａ，１９ｂはそれぞれオン状態
となり、ＦＥＴ１２ａ，１２ｂが遮断状態の際にはＳＰ
ＳＴスイッチ１９ａ，１９ｂはそれぞれオフ状態とな
る。また、ＳＰＳＴスイッチ１９ａがオン状態の際には
ＳＰＳＴスイッチ１９ｂがオフ状態となり、ＳＰＳＴス
イッチ１９ａがオフ状態の際にはＳＰＳＴスイッチ１９
ｂがオン状態となるように、ゲート端子１３ａ，１３ｂ
に制御信号を入力する。例えば、ゲート端子１３ａに入
力される制御信号をインバータを介してゲート端子１３
ｂに入力することで上記のような機能を実現することが
可能である。
【００１７】次に動作について説明する。ＳＰＳＴスイ
ッチ１９ａがオン状態でＳＰＳＴスイッチ１９ｂがオフ
状態である際には、高周波信号入出力端子１１から入力
された高周波信号は、直列回路２１において所望の位相
偏移を生じて反射される。ここで、オフ状態にあるＳＰ
ＳＴスイッチ１９ｂは、ＦＥＴ１２ｂのオフ容量とイン
ダクタ１４ｂとからなる並列回路のインピーダンスが非
常に高くなるためにほぼ開放状態となる。
ッチ１９ａがオン状態でＳＰＳＴスイッチ１９ｂがオフ
状態である際には、高周波信号入出力端子１１から入力
された高周波信号は、直列回路２１において所望の位相
偏移を生じて反射される。ここで、オフ状態にあるＳＰ
ＳＴスイッチ１９ｂは、ＦＥＴ１２ｂのオフ容量とイン
ダクタ１４ｂとからなる並列回路のインピーダンスが非
常に高くなるためにほぼ開放状態となる。
【００１８】また、ＳＰＳＴスイッチ１９ａがオフ状態
でＳＰＳＴスイッチ１９ｂがオン状態である際には、高
周波信号入出力端子１１から入力された高周波信号は、
並列回路２２において所望の位相偏移を生じて反射され
る。ここで、オフ状態にあるＳＰＳＴスイッチ１９ａ
は、ＦＥＴ１２ａのオフ容量とインダクタ１４ａとから
なる並列回路のインピーダンスが非常に高くなるために
ほぼ開放状態となる。
でＳＰＳＴスイッチ１９ｂがオン状態である際には、高
周波信号入出力端子１１から入力された高周波信号は、
並列回路２２において所望の位相偏移を生じて反射され
る。ここで、オフ状態にあるＳＰＳＴスイッチ１９ａ
は、ＦＥＴ１２ａのオフ容量とインダクタ１４ａとから
なる並列回路のインピーダンスが非常に高くなるために
ほぼ開放状態となる。
【００１９】以上のように、この実施の形態１によれ
ば、インダクタ１５とキャパシタ１６とから構成される
直列回路２１と高周波信号入出力端子１１との間にＳＰ
ＳＴスイッチ１９ａを設け、インダクタ１７とキャパシ
タ１８とから構成される並列回路２２と高周波信号入出
力端子１１との間にＳＰＳＴスイッチ１９ｂを設けるよ
うに構成したので、ＳＰＳＴスイッチ１９ａ，１９ｂの
オン／オフ状態を適宜制御して高周波信号の経路を２つ
の異なる反射位相量を有する直列回路または並列回路に
切り替えて所定の移相量を得る際に、直列回路２１およ
び並列回路２２に寄生容量が存在しないので、直列回路
２１と並列回路２２との共振周波数を一致させて広い周
波数帯域で所望の移相量を得ることができるという効果
を奏する。
ば、インダクタ１５とキャパシタ１６とから構成される
直列回路２１と高周波信号入出力端子１１との間にＳＰ
ＳＴスイッチ１９ａを設け、インダクタ１７とキャパシ
タ１８とから構成される並列回路２２と高周波信号入出
力端子１１との間にＳＰＳＴスイッチ１９ｂを設けるよ
うに構成したので、ＳＰＳＴスイッチ１９ａ，１９ｂの
オン／オフ状態を適宜制御して高周波信号の経路を２つ
の異なる反射位相量を有する直列回路または並列回路に
切り替えて所定の移相量を得る際に、直列回路２１およ
び並列回路２２に寄生容量が存在しないので、直列回路
２１と並列回路２２との共振周波数を一致させて広い周
波数帯域で所望の移相量を得ることができるという効果
を奏する。
【００２０】なお、高周波信号入出力端子１１と直列回
路２１との間に介装される第１のスイッチ、および高周
波信号入出力端子１１と並列回路２２との間に介装され
る第２のスイッチとして、この実施の形態１ではＳＰＳ
Ｔスイッチを用いているが、第１のスイッチがオン状態
の際には第２のスイッチがオフ状態となり、第１のスイ
ッチがオフ状態の際には第２のスイッチがオン状態とな
るように制御可能な構成を有するものであれば、他の形
態のスイッチを用いることも可能である。
路２１との間に介装される第１のスイッチ、および高周
波信号入出力端子１１と並列回路２２との間に介装され
る第２のスイッチとして、この実施の形態１ではＳＰＳ
Ｔスイッチを用いているが、第１のスイッチがオン状態
の際には第２のスイッチがオフ状態となり、第１のスイ
ッチがオフ状態の際には第２のスイッチがオン状態とな
るように制御可能な構成を有するものであれば、他の形
態のスイッチを用いることも可能である。
【００２１】また、この実施の形態１による移相器はモ
ノリシックに構成されているが、受動素子を誘電体基板
上に形成するとともに能動素子を半導体基板上に形成し
て、金属ワイヤで両基板を電気的に接続して移相器を構
成するようにしてもよい。
ノリシックに構成されているが、受動素子を誘電体基板
上に形成するとともに能動素子を半導体基板上に形成し
て、金属ワイヤで両基板を電気的に接続して移相器を構
成するようにしてもよい。
【００２２】実施の形態２．図３は、この発明の実施の
形態２による移相器の構成を示す図である。図におい
て、３１は高周波信号入出力端子、３２はスパイラルイ
ンダクタ、３３はＭＩＭキャパシタ、３４ａ，３４ｂは
ＦＥＴ、３５ａ，３５ｂは抵抗、３６はバイアス端子、
３７ａ，３７ｂはスルーホール、３８はマイクロストリ
ップ線路、３９は誘電体基板である。なお、この実施の
形態２による移相器は、誘電体基板３９上にモノリシッ
クに構成される。
形態２による移相器の構成を示す図である。図におい
て、３１は高周波信号入出力端子、３２はスパイラルイ
ンダクタ、３３はＭＩＭキャパシタ、３４ａ，３４ｂは
ＦＥＴ、３５ａ，３５ｂは抵抗、３６はバイアス端子、
３７ａ，３７ｂはスルーホール、３８はマイクロストリ
ップ線路、３９は誘電体基板である。なお、この実施の
形態２による移相器は、誘電体基板３９上にモノリシッ
クに構成される。
【００２３】図４は、図３に示されたこの発明の実施の
形態２による移相器に対する等価回路を示す図である。
４１は高周波信号入出力端子、４２はスパイラルインダ
クタ３２に相当するインダクタ、４３はＭＩＭキャパシ
タに相当するキャパシタ、４４はスイッチとして使用さ
れる第１のＦＥＴ、４５はスイッチとして使用される第
２のＦＥＴ、４６は第１のＦＥＴ４４のゲートと第２の
ＦＥＴ４５のゲートとを接続する信号線に制御信号を入
力するためのゲート端子（制御信号端子）である。
形態２による移相器に対する等価回路を示す図である。
４１は高周波信号入出力端子、４２はスパイラルインダ
クタ３２に相当するインダクタ、４３はＭＩＭキャパシ
タに相当するキャパシタ、４４はスイッチとして使用さ
れる第１のＦＥＴ、４５はスイッチとして使用される第
２のＦＥＴ、４６は第１のＦＥＴ４４のゲートと第２の
ＦＥＴ４５のゲートとを接続する信号線に制御信号を入
力するためのゲート端子（制御信号端子）である。
【００２４】スイッチとして機能するＦＥＴ４４，４５
のソースとドレインとは同電位であり、ゲート電圧をピ
ンチオフ電圧以下にした場合にＦＥＴ４４，４５は遮断
状態となり、ゲート電圧をソース・ドレインと同電位に
した場合にＦＥＴ４４，４５は通過状態となる。
のソースとドレインとは同電位であり、ゲート電圧をピ
ンチオフ電圧以下にした場合にＦＥＴ４４，４５は遮断
状態となり、ゲート電圧をソース・ドレインと同電位に
した場合にＦＥＴ４４，４５は通過状態となる。
【００２５】次に動作について説明する。図５は、第１
のＦＥＴ４４および第２のＦＥＴ４５を通過状態とした
際における移相器の等価回路を示す図である。図におい
て、図４と同一符号は同一または相当部分を示すのでそ
の説明を省略する。５１は第１のＦＥＴ４４が通過状態
の際に現れる抵抗を等価的に表現するオン抵抗、５２は
第２のＦＥＴ４５が通過状態の際に現れる抵抗を等価的
に表現するオン抵抗である。したがって、図５に示され
るように、第１のＦＥＴ４４および第２のＦＥＴ４５が
通過状態の際には、インダクタ４２とキャパシタ４３と
により並列回路が構成される。
のＦＥＴ４４および第２のＦＥＴ４５を通過状態とした
際における移相器の等価回路を示す図である。図におい
て、図４と同一符号は同一または相当部分を示すのでそ
の説明を省略する。５１は第１のＦＥＴ４４が通過状態
の際に現れる抵抗を等価的に表現するオン抵抗、５２は
第２のＦＥＴ４５が通過状態の際に現れる抵抗を等価的
に表現するオン抵抗である。したがって、図５に示され
るように、第１のＦＥＴ４４および第２のＦＥＴ４５が
通過状態の際には、インダクタ４２とキャパシタ４３と
により並列回路が構成される。
【００２６】また、図６は、第１のＦＥＴ４４および第
２のＦＥＴ４５を遮断状態とした際における移相器の等
価回路を示す図である。図において、図４と同一符号は
同一または相当部分を示すのでその説明を省略する。６
１は第１のＦＥＴ４４が遮断状態の際に現れる容量を等
価的に表現するオフ容量、６２は第２のＦＥＴ４５が遮
断状態の際に現れる容量を等価的に表現するオフ容量、
６３はキャパシタ４３とオフ容量６２とから構成される
合成容量である。ここで、合成容量６３のキャパシタン
スを第１のＦＥＴ４４のオフ容量６１のキャパシタンス
に比べて無視できるように、第２のＦＥＴ４５のオフ容
量６２のキャパシタンスを設定する。したがって、図６
に示されるように、第１のＦＥＴ４４および第２のＦＥ
Ｔ４５が遮断状態の際には、インダクタ４２と第１のＦ
ＥＴ４４のオフ容量６１とにより直列回路が構成され
る。
２のＦＥＴ４５を遮断状態とした際における移相器の等
価回路を示す図である。図において、図４と同一符号は
同一または相当部分を示すのでその説明を省略する。６
１は第１のＦＥＴ４４が遮断状態の際に現れる容量を等
価的に表現するオフ容量、６２は第２のＦＥＴ４５が遮
断状態の際に現れる容量を等価的に表現するオフ容量、
６３はキャパシタ４３とオフ容量６２とから構成される
合成容量である。ここで、合成容量６３のキャパシタン
スを第１のＦＥＴ４４のオフ容量６１のキャパシタンス
に比べて無視できるように、第２のＦＥＴ４５のオフ容
量６２のキャパシタンスを設定する。したがって、図６
に示されるように、第１のＦＥＴ４４および第２のＦＥ
Ｔ４５が遮断状態の際には、インダクタ４２と第１のＦ
ＥＴ４４のオフ容量６１とにより直列回路が構成され
る。
【００２７】以上のように、この実施の形態２によれ
ば、ＦＥＴ４４，４５が通過状態の際に構成される並列
回路およびＦＥＴ４４，４５が遮断状態の際に構成され
る直列回路に寄生容量がほとんど含まれないので、実施
の形態１によるのと同等の効果が得られるとともに、移
相器を構成する回路素子数を低減できるので移相器を小
型化できるという効果を奏する。
ば、ＦＥＴ４４，４５が通過状態の際に構成される並列
回路およびＦＥＴ４４，４５が遮断状態の際に構成され
る直列回路に寄生容量がほとんど含まれないので、実施
の形態１によるのと同等の効果が得られるとともに、移
相器を構成する回路素子数を低減できるので移相器を小
型化できるという効果を奏する。
【００２８】なお、インダクタ４２と接地部との間に介
装される第１のスイッチ、およびキャパシタ４３と接地
部との間に介装される第２のスイッチとして、この実施
の形態２ではＦＥＴを用いているが、通過状態／遮断状
態を切り替えることができるとともに遮断時のオフ容量
のキャパシタンスを適宜設定可能である機能を有するも
のであれば、他の形態のスイッチを用いることも可能で
ある。
装される第１のスイッチ、およびキャパシタ４３と接地
部との間に介装される第２のスイッチとして、この実施
の形態２ではＦＥＴを用いているが、通過状態／遮断状
態を切り替えることができるとともに遮断時のオフ容量
のキャパシタンスを適宜設定可能である機能を有するも
のであれば、他の形態のスイッチを用いることも可能で
ある。
【００２９】また、この実施の形態２による移相器はモ
ノリシックに構成されているが、受動素子を誘電体基板
上に形成するとともに能動素子を半導体基板上に形成し
て、金属ワイヤで両基板を電気的に接続して移相器を構
成するようにしてもよい。
ノリシックに構成されているが、受動素子を誘電体基板
上に形成するとともに能動素子を半導体基板上に形成し
て、金属ワイヤで両基板を電気的に接続して移相器を構
成するようにしてもよい。
【００３０】実施の形態３．図７は、この発明の実施の
形態３による移相器の構成を示す図である。図におい
て、図４と同一符号は同一または相当部分を示すのでそ
の説明を省略する。７１は第１のＦＥＴ４４に対して並
列に接続される第１の抵抗、７２は第２のＦＥＴ４５に
対して並列に接続される第２の抵抗である。
形態３による移相器の構成を示す図である。図におい
て、図４と同一符号は同一または相当部分を示すのでそ
の説明を省略する。７１は第１のＦＥＴ４４に対して並
列に接続される第１の抵抗、７２は第２のＦＥＴ４５に
対して並列に接続される第２の抵抗である。
【００３１】次に動作について説明する。第１のＦＥＴ
４４および第２のＦＥＴ４５をともに通過状態にしてイ
ンダクタとキャパシタとから成る並列回路として動作さ
せた際の減衰量と、第１のＦＥＴ４４および第２のＦＥ
Ｔ４５をともに遮断状態にしてインダクタとキャパシタ
とから成る直列回路として動作させた際の減衰量との差
が小さくなる。
４４および第２のＦＥＴ４５をともに通過状態にしてイ
ンダクタとキャパシタとから成る並列回路として動作さ
せた際の減衰量と、第１のＦＥＴ４４および第２のＦＥ
Ｔ４５をともに遮断状態にしてインダクタとキャパシタ
とから成る直列回路として動作させた際の減衰量との差
が小さくなる。
【００３２】以上のように、この実施の形態３によれ
ば、実施の形態１によるのと同等の効果が得られるとと
もに、ＦＥＴ４４，４５を通過状態にして並列回路とし
て動作させた場合の減衰量と、ＦＥＴ４４，４５を遮断
状態にして直列回路として動作させた場合の減衰量との
差が小さくなり、高周波出力信号のレベル補償を簡易に
実現することができるという効果を奏する。
ば、実施の形態１によるのと同等の効果が得られるとと
もに、ＦＥＴ４４，４５を通過状態にして並列回路とし
て動作させた場合の減衰量と、ＦＥＴ４４，４５を遮断
状態にして直列回路として動作させた場合の減衰量との
差が小さくなり、高周波出力信号のレベル補償を簡易に
実現することができるという効果を奏する。
【００３３】実施の形態４．図２に示されるこの発明の
実施の形態１による移相器において、第１のインダクタ
１５のインダクタンスと第２のインダクタ１７のインダ
クタンスとを等しくするとともに、その値をＬとする。
また、第１のキャパシタ１６のキャパシタンスと第２の
キャパシタ１８のキャパシタンスとを等しくするととも
に、その値をＣとする。そして、線路の特性インピーダ
ンスをＺ0 として、式（１）をみたす移相器を構成す
る。 Ｚ0 ＝（Ｌ／Ｃ）1/2 （１）
実施の形態１による移相器において、第１のインダクタ
１５のインダクタンスと第２のインダクタ１７のインダ
クタンスとを等しくするとともに、その値をＬとする。
また、第１のキャパシタ１６のキャパシタンスと第２の
キャパシタ１８のキャパシタンスとを等しくするととも
に、その値をＣとする。そして、線路の特性インピーダ
ンスをＺ0 として、式（１）をみたす移相器を構成す
る。 Ｚ0 ＝（Ｌ／Ｃ）1/2 （１）
【００３４】次にこの実施の形態４による移相器の動作
原理を説明する。直列回路の反射位相をψS 、並列回路
の反射位相をψP とすると、移相量ψは両回路の反射位
相の差として表され、ψ＝ψS −ψP となる。そして、
移相量の周波数に対する微分係数がゼロになれば、すべ
ての周波数において移相量は一定となる。すなわち、ｄ
ψ／ｄω＝ｄ（ψS −ψP ）／ｄω＝０をすべての周波
数で満たせばよい。上記の条件式を解法するうえでの中
間式を省略すれば、結果的に上記の条件式は式（２）と
等価となる。 Ｚ0 ＝（Ｌｓ／Ｃｐ）1/2 ＝（Ｌｐ／Ｃｓ）1/2 （２）
原理を説明する。直列回路の反射位相をψS 、並列回路
の反射位相をψP とすると、移相量ψは両回路の反射位
相の差として表され、ψ＝ψS −ψP となる。そして、
移相量の周波数に対する微分係数がゼロになれば、すべ
ての周波数において移相量は一定となる。すなわち、ｄ
ψ／ｄω＝ｄ（ψS −ψP ）／ｄω＝０をすべての周波
数で満たせばよい。上記の条件式を解法するうえでの中
間式を省略すれば、結果的に上記の条件式は式（２）と
等価となる。 Ｚ0 ＝（Ｌｓ／Ｃｐ）1/2 ＝（Ｌｐ／Ｃｓ）1/2 （２）
【００３５】ここで、Ｌｓはインダクタ１５のインダク
タンス、Ｃｓはキャパシタ１６のキャパシタンス、Ｌｐ
はインダクタ１７のインダクタンス、Ｃｐはキャパシタ
１８のキャパシタンスである。式（２）における（Ｌｓ
／Ｃｐ）1/2 ＝（Ｌｐ／Ｃｓ）1/2 の関係が満たされる
場合には、直列回路２１と並列回路２２の共振周波数は
等しくなる。さらに、共振周波数において直列回路は短
絡状態にあるので、反射位相はゼロになる。また、共振
周波数において並列回路は開放状態にあるので、反射位
相は１８０度遅れる。したがって、共振周波数において
は反射位相の差は１８０度となる。さらに、式（２）を
満たせば、全ての周波数で移相量は１８０度で一定とな
る。
タンス、Ｃｓはキャパシタ１６のキャパシタンス、Ｌｐ
はインダクタ１７のインダクタンス、Ｃｐはキャパシタ
１８のキャパシタンスである。式（２）における（Ｌｓ
／Ｃｐ）1/2 ＝（Ｌｐ／Ｃｓ）1/2 の関係が満たされる
場合には、直列回路２１と並列回路２２の共振周波数は
等しくなる。さらに、共振周波数において直列回路は短
絡状態にあるので、反射位相はゼロになる。また、共振
周波数において並列回路は開放状態にあるので、反射位
相は１８０度遅れる。したがって、共振周波数において
は反射位相の差は１８０度となる。さらに、式（２）を
満たせば、全ての周波数で移相量は１８０度で一定とな
る。
【００３６】以上のように、この実施の形態４によれ
ば、直列回路および並列回路のインダクタおよびキャパ
シタが共通化されて、Ｌ＝Ｌｓ＝ＬｐおよびＣ＝Ｃｓ＝
Ｃｐとなって、式（２）は式（１）に等しくなるから、
式（１）を満たす移相器を構成することができれば、直
列回路と並列回路とを切り替える反射型移相器において
広い周波数帯域で１８０度の移相量を得ることができる
という効果を奏する。
ば、直列回路および並列回路のインダクタおよびキャパ
シタが共通化されて、Ｌ＝Ｌｓ＝ＬｐおよびＣ＝Ｃｓ＝
Ｃｐとなって、式（２）は式（１）に等しくなるから、
式（１）を満たす移相器を構成することができれば、直
列回路と並列回路とを切り替える反射型移相器において
広い周波数帯域で１８０度の移相量を得ることができる
という効果を奏する。
【００３７】実施の形態５．図４に示されるこの発明の
実施の形態２による移相器または図７に示されるこの発
明の実施の形態３による移相器において、キャパシタ４
３のキャパシタンスと第１のＦＥＴ４４のオフ容量のキ
ャパシタンスとを等しくするとともに、その値をＣとす
る。また、インダクタ１９のインダクタンスをＬとし、
線路の特性インピーダンスをＺ0 として式（１）を満た
す移相器を構成する。なお、動作については実施の形態
４と同様であるので、その説明を省略する。
実施の形態２による移相器または図７に示されるこの発
明の実施の形態３による移相器において、キャパシタ４
３のキャパシタンスと第１のＦＥＴ４４のオフ容量のキ
ャパシタンスとを等しくするとともに、その値をＣとす
る。また、インダクタ１９のインダクタンスをＬとし、
線路の特性インピーダンスをＺ0 として式（１）を満た
す移相器を構成する。なお、動作については実施の形態
４と同様であるので、その説明を省略する。
【００３８】以上のように、この実施の形態５によれ
ば、実施の形態４によるのと同等の効果が得られるとと
もに、移相器を構成する回路素子数を低減できるので移
相器を小型化できるという効果を奏する。
ば、実施の形態４によるのと同等の効果が得られるとと
もに、移相器を構成する回路素子数を低減できるので移
相器を小型化できるという効果を奏する。
【００３９】実施の形態６．図８は、この発明の実施の
形態６による移相器の構成を示す図である。図におい
て、８１は高周波信号入力端子、８２は高周波信号出力
端子、８３は９０°ハイブリッドカプラ、８４ａ，８４
ｂは端子、８５ａ，８５ｂはそれぞれ同じ構成を有する
反射性終端回路（第１の反射性終端回路、第２の反射性
終端回路）である。反射性終端回路８５ａ，８５ｂとし
ては、上記の実施の形態１から実施の形態５に記載され
たいずれかの移相器が用いられる。
形態６による移相器の構成を示す図である。図におい
て、８１は高周波信号入力端子、８２は高周波信号出力
端子、８３は９０°ハイブリッドカプラ、８４ａ，８４
ｂは端子、８５ａ，８５ｂはそれぞれ同じ構成を有する
反射性終端回路（第１の反射性終端回路、第２の反射性
終端回路）である。反射性終端回路８５ａ，８５ｂとし
ては、上記の実施の形態１から実施の形態５に記載され
たいずれかの移相器が用いられる。
【００４０】次に動作について説明する。高周波信号が
高周波信号入力端子８１から９０°ハイブリッドカプラ
８３に入力されると、９０°ハイブリッドカプラ８３か
ら原高周波信号と同相の高周波信号が反射性終端回路８
５ａに入力されるとともに、原高周波信号より９０度位
相が遅れた高周波信号が反射性終端回路８５ｂに入力さ
れる。反射性終端回路８５ａに入力された原高周波信号
と同相の高周波信号、および反射性終端回路８５ｂに入
力された原高周波信号より９０度位相が遅れた高周波信
号は、それぞれ反射性終端回路８５ａ，８５ｂで所望の
位相偏移を生じて反射される。なお、反射性終端回路８
５ａと反射性終端回路８５ｂとは、相互に同じ反射係数
を保持するように制御される。
高周波信号入力端子８１から９０°ハイブリッドカプラ
８３に入力されると、９０°ハイブリッドカプラ８３か
ら原高周波信号と同相の高周波信号が反射性終端回路８
５ａに入力されるとともに、原高周波信号より９０度位
相が遅れた高周波信号が反射性終端回路８５ｂに入力さ
れる。反射性終端回路８５ａに入力された原高周波信号
と同相の高周波信号、および反射性終端回路８５ｂに入
力された原高周波信号より９０度位相が遅れた高周波信
号は、それぞれ反射性終端回路８５ａ，８５ｂで所望の
位相偏移を生じて反射される。なお、反射性終端回路８
５ａと反射性終端回路８５ｂとは、相互に同じ反射係数
を保持するように制御される。
【００４１】反射性終端回路８５ａから反射されて原高
周波信号に対して所望の位相偏移を生じた高周波信号が
再び端子８４ａを介して９０°ハイブリッドカプラ８３
に入力されると、原高周波信号に対して所望の位相偏移
を生じた高周波信号が高周波信号入力端子８１へ出力さ
れるとともに、原高周波信号に対して所望の位相偏移を
生じるとともに９０度位相が遅れた高周波信号が高周波
信号出力端子８２へ出力される。
周波信号に対して所望の位相偏移を生じた高周波信号が
再び端子８４ａを介して９０°ハイブリッドカプラ８３
に入力されると、原高周波信号に対して所望の位相偏移
を生じた高周波信号が高周波信号入力端子８１へ出力さ
れるとともに、原高周波信号に対して所望の位相偏移を
生じるとともに９０度位相が遅れた高周波信号が高周波
信号出力端子８２へ出力される。
【００４２】また、反射性終端回路８５ｂから反射され
て原高周波信号に対して所望の位相偏移を生じるととも
に９０度位相が遅れた高周波信号が再び端子８４ｂを介
して９０°ハイブリッドカプラ８３に入力されると、原
高周波信号に対して所望の位相偏移を生じるとともに９
０度位相が遅れた高周波信号が高周波信号出力端子８２
へ出力されるとともに、原高周波信号に対して所望の位
相偏移を生じるとともに（さらに９０度位相が遅らされ
て）１８０度位相が遅れた高周波信号が高周波信号入力
端子８１へ出力される。
て原高周波信号に対して所望の位相偏移を生じるととも
に９０度位相が遅れた高周波信号が再び端子８４ｂを介
して９０°ハイブリッドカプラ８３に入力されると、原
高周波信号に対して所望の位相偏移を生じるとともに９
０度位相が遅れた高周波信号が高周波信号出力端子８２
へ出力されるとともに、原高周波信号に対して所望の位
相偏移を生じるとともに（さらに９０度位相が遅らされ
て）１８０度位相が遅れた高周波信号が高周波信号入力
端子８１へ出力される。
【００４３】高周波信号入力端子８１では、原高周波信
号に対して所望の位相偏移を生じた高周波信号と原高周
波信号に対して所望の位相偏移を生じるとともに１８０
度位相が遅れた高周波信号とが重なって、２つの高周波
信号が互いに相殺される。また、高周波信号出力端子８
２では、原高周波信号に対して所望の位相偏移を生じる
とともに９０度位相が遅れた２つの高周波信号が同期し
て出力として取り出される。
号に対して所望の位相偏移を生じた高周波信号と原高周
波信号に対して所望の位相偏移を生じるとともに１８０
度位相が遅れた高周波信号とが重なって、２つの高周波
信号が互いに相殺される。また、高周波信号出力端子８
２では、原高周波信号に対して所望の位相偏移を生じる
とともに９０度位相が遅れた２つの高周波信号が同期し
て出力として取り出される。
【００４４】したがって、反射性終端回路８５ａと反射
性終端回路８５ｂとが同じ反射係数を有する状態を保持
するように、反射性終端回路８５ａ，８５ｂにおける直
列回路と並列回路との間の切り替えを同時に行うこと
で、所望の移相量を有する高周波出力信号を得られる。
性終端回路８５ｂとが同じ反射係数を有する状態を保持
するように、反射性終端回路８５ａ，８５ｂにおける直
列回路と並列回路との間の切り替えを同時に行うこと
で、所望の移相量を有する高周波出力信号を得られる。
【００４５】以上のように、この実施の形態６によれ
ば、実施の形態１から実施の形態５に記載されたいずれ
かの移相器として与えられて互いに同じ反射係数を保持
するように制御される２つの反射性終端回路８５ａ，８
５ｂと、高周波信号入力端子８１と、高周波信号出力端
子８２と、反射性終端回路８５ａおよび反射性終端回路
８５ｂにそれぞれ接続されて、高周波信号入力端子８１
から入力される原高周波信号を反射性終端回路８５ａに
出力するとともに原高周波信号より９０度位相が遅れた
信号を反射性終端回路８５ｂに出力し、反射性終端回路
８５ａから入力される反射信号を高周波信号入力端子８
１に出力するとともに当該反射信号より９０度位相が遅
れた信号を高周波信号出力端子８２に出力し、反射性終
端回路８５ｂから入力される反射信号を高周波信号出力
端子８２に出力するとともに当該反射信号より９０度位
相が遅れた信号を高周波信号入力端子８１に出力する９
０°ハイブリッドカプラ８３とを備えるように構成した
ので、高周波信号入力端子８１では９０°ハイブリッド
カプラ８３から入力される２つの高周波信号が相殺され
るとともに、高周波信号出力端子８２では反射性終端回
路８５ａ，８５ｂを用いて所望の移相量が得られて９０
°ハイブリッドカプラ８３から出力される２つの高周波
信号を同期させて出力として取り出すことができるか
ら、実施の形態１から実施の形態５において記載した効
果を供する移相器を用いて所望の移相量を得た高周波出
力信号を高周波入力信号から分離することができるとい
う効果を奏する。
ば、実施の形態１から実施の形態５に記載されたいずれ
かの移相器として与えられて互いに同じ反射係数を保持
するように制御される２つの反射性終端回路８５ａ，８
５ｂと、高周波信号入力端子８１と、高周波信号出力端
子８２と、反射性終端回路８５ａおよび反射性終端回路
８５ｂにそれぞれ接続されて、高周波信号入力端子８１
から入力される原高周波信号を反射性終端回路８５ａに
出力するとともに原高周波信号より９０度位相が遅れた
信号を反射性終端回路８５ｂに出力し、反射性終端回路
８５ａから入力される反射信号を高周波信号入力端子８
１に出力するとともに当該反射信号より９０度位相が遅
れた信号を高周波信号出力端子８２に出力し、反射性終
端回路８５ｂから入力される反射信号を高周波信号出力
端子８２に出力するとともに当該反射信号より９０度位
相が遅れた信号を高周波信号入力端子８１に出力する９
０°ハイブリッドカプラ８３とを備えるように構成した
ので、高周波信号入力端子８１では９０°ハイブリッド
カプラ８３から入力される２つの高周波信号が相殺され
るとともに、高周波信号出力端子８２では反射性終端回
路８５ａ，８５ｂを用いて所望の移相量が得られて９０
°ハイブリッドカプラ８３から出力される２つの高周波
信号を同期させて出力として取り出すことができるか
ら、実施の形態１から実施の形態５において記載した効
果を供する移相器を用いて所望の移相量を得た高周波出
力信号を高周波入力信号から分離することができるとい
う効果を奏する。
【００４６】なお、この実施の形態６による移相器はモ
ノリシックに構成されているが、受動素子および９０°
ハイブリッドカプラを誘電体基板上に形成するととも
に、能動素子を半導体基板上に形成して、金属ワイヤで
両基板を電気的に接続して反射型移相器を構成するよう
にしてもよい。
ノリシックに構成されているが、受動素子および９０°
ハイブリッドカプラを誘電体基板上に形成するととも
に、能動素子を半導体基板上に形成して、金属ワイヤで
両基板を電気的に接続して反射型移相器を構成するよう
にしてもよい。
【００４７】
【発明の効果】以上のように、この発明によれば、高周
波信号入出力端子と、相互に並列に高周波信号入出力端
子に接続される第１のスイッチおよび第２のスイッチ
と、直列に接続された第１のインダクタと第１のキャパ
シタとから構成されて第１のスイッチと接地部との間に
設けられる直列回路と、並列に接続された第２のインダ
クタと第２のキャパシタとから構成されて第２のスイッ
チと接地部との間に設けられる並列回路とを備えるよう
に構成したので、第１のスイッチおよび第２のスイッチ
のオン／オフ状態を適宜制御して高周波信号の経路を２
つの異なる反射位相量を有する直列回路または並列回路
に切り替えて所定の移相量を得る際に、直列回路および
並列回路に寄生容量が存在しないので、直列回路と並列
回路との共振周波数を一致させて広い周波数帯域で所望
の移相量を得ることができるという効果を奏する。
波信号入出力端子と、相互に並列に高周波信号入出力端
子に接続される第１のスイッチおよび第２のスイッチ
と、直列に接続された第１のインダクタと第１のキャパ
シタとから構成されて第１のスイッチと接地部との間に
設けられる直列回路と、並列に接続された第２のインダ
クタと第２のキャパシタとから構成されて第２のスイッ
チと接地部との間に設けられる並列回路とを備えるよう
に構成したので、第１のスイッチおよび第２のスイッチ
のオン／オフ状態を適宜制御して高周波信号の経路を２
つの異なる反射位相量を有する直列回路または並列回路
に切り替えて所定の移相量を得る際に、直列回路および
並列回路に寄生容量が存在しないので、直列回路と並列
回路との共振周波数を一致させて広い周波数帯域で所望
の移相量を得ることができるという効果を奏する。
【００４８】この発明によれば、高周波信号入出力端子
と、相互に並列に高周波信号入出力端子に接続されるイ
ンダクタおよびキャパシタと、インダクタに接続される
第１のＦＥＴと、キャパシタに接続される第２のＦＥＴ
と、第１のＦＥＴのゲートと第２のＦＥＴのゲートとを
接続した信号線に制御信号を入力する制御信号端子とを
備えるように構成したので、制御信号端子に所定の信号
を入力して第１のＦＥＴおよび第２のＦＥＴを通過状態
にするとインダクタとキャパシタとにより並列回路が構
成され、制御信号端子に所定の信号を入力して第１のＦ
ＥＴおよび第２のＦＥＴを遮断状態にするとインダクタ
と第１のＦＥＴのオフ容量とにより直列回路が構成さ
れ、キャパシタと第２のＦＥＴのオフ容量との合成容量
のキャパシタンスを無視できる程度に小さく設定できれ
ば、直列回路および並列回路にはほとんど寄生容量が存
在しないので、広い周波数帯域で所望の移相量を得るこ
とができるという効果を奏する。また、移相器を構成す
る回路素子数を低減できるので、移相器を小型化できる
という効果を奏する。
と、相互に並列に高周波信号入出力端子に接続されるイ
ンダクタおよびキャパシタと、インダクタに接続される
第１のＦＥＴと、キャパシタに接続される第２のＦＥＴ
と、第１のＦＥＴのゲートと第２のＦＥＴのゲートとを
接続した信号線に制御信号を入力する制御信号端子とを
備えるように構成したので、制御信号端子に所定の信号
を入力して第１のＦＥＴおよび第２のＦＥＴを通過状態
にするとインダクタとキャパシタとにより並列回路が構
成され、制御信号端子に所定の信号を入力して第１のＦ
ＥＴおよび第２のＦＥＴを遮断状態にするとインダクタ
と第１のＦＥＴのオフ容量とにより直列回路が構成さ
れ、キャパシタと第２のＦＥＴのオフ容量との合成容量
のキャパシタンスを無視できる程度に小さく設定できれ
ば、直列回路および並列回路にはほとんど寄生容量が存
在しないので、広い周波数帯域で所望の移相量を得るこ
とができるという効果を奏する。また、移相器を構成す
る回路素子数を低減できるので、移相器を小型化できる
という効果を奏する。
【００４９】この発明によれば、第１のＦＥＴに対して
並列に設けられて一方の端子がインダクタに接続される
とともに他方の端子が接地部に接続される第１の抵抗
と、第２のＦＥＴに対して並列に設けられて一方の端子
がキャパシタに接続されるとともに他方の端子が接地部
に接続される第２の抵抗とを備えるように構成したの
で、第１のＦＥＴおよび第２のＦＥＴを通過状態にして
インダクタとキャパシタとによる並列回路として動作さ
せた場合の減衰量と、第１のＦＥＴおよび第２のＦＥＴ
を遮断状態にしてインダクタと第１のＦＥＴのオフ容量
とによる直列回路として動作させた場合の減衰量との差
が小さくなり、高周波出力信号のレベル補償を簡易に実
現することができるという効果を奏する。
並列に設けられて一方の端子がインダクタに接続される
とともに他方の端子が接地部に接続される第１の抵抗
と、第２のＦＥＴに対して並列に設けられて一方の端子
がキャパシタに接続されるとともに他方の端子が接地部
に接続される第２の抵抗とを備えるように構成したの
で、第１のＦＥＴおよび第２のＦＥＴを通過状態にして
インダクタとキャパシタとによる並列回路として動作さ
せた場合の減衰量と、第１のＦＥＴおよび第２のＦＥＴ
を遮断状態にしてインダクタと第１のＦＥＴのオフ容量
とによる直列回路として動作させた場合の減衰量との差
が小さくなり、高周波出力信号のレベル補償を簡易に実
現することができるという効果を奏する。
【００５０】この発明によれば、第１のインダクタのイ
ンダクタンスと第２のインダクタのインダクタンスとを
等しくするとともに第１のキャパシタのキャパシタンス
と第２のキャパシタのキャパシタンスとを等しくし、第
１のインダクタのインダクタンスをＬ、第１のキャパシ
タのキャパシタンスをＣ、線路の特性インピーダンスを
Ｚ0 とした際に、Ｚ0 ＝（Ｌ／Ｃ）1/2 が成り立つよう
に構成したので、直列回路と並列回路とを切り替える反
射型移相器において広い周波数帯域で１８０度の移相量
を得ることができるという効果を奏する。
ンダクタンスと第２のインダクタのインダクタンスとを
等しくするとともに第１のキャパシタのキャパシタンス
と第２のキャパシタのキャパシタンスとを等しくし、第
１のインダクタのインダクタンスをＬ、第１のキャパシ
タのキャパシタンスをＣ、線路の特性インピーダンスを
Ｚ0 とした際に、Ｚ0 ＝（Ｌ／Ｃ）1/2 が成り立つよう
に構成したので、直列回路と並列回路とを切り替える反
射型移相器において広い周波数帯域で１８０度の移相量
を得ることができるという効果を奏する。
【００５１】この発明によれば、インダクタのインダク
タンスをＬ、キャパシタのキャパシタンスをＣ、線路の
特性インピーダンスをＺ0 とすると、Ｚ0 ＝（Ｌ／Ｃ）
1/2が成り立つように構成したので、直列回路と並列回
路とを切り替える反射型移相器において広い周波数帯域
で１８０度の移相量を得ることができるという効果を奏
する。
タンスをＬ、キャパシタのキャパシタンスをＣ、線路の
特性インピーダンスをＺ0 とすると、Ｚ0 ＝（Ｌ／Ｃ）
1/2が成り立つように構成したので、直列回路と並列回
路とを切り替える反射型移相器において広い周波数帯域
で１８０度の移相量を得ることができるという効果を奏
する。
【００５２】この発明によれば、上述した移相器として
与えられて相互に同じ反射係数を保持するように制御さ
れる第１の反射性終端回路および第２の反射性終端回路
と、高周波信号入力端子と、高周波信号出力端子と、第
１の反射性終端回路、第２の反射性終端回路、高周波信
号入力端子および高周波信号出力端子にそれぞれ接続さ
れる９０°ハイブリッドカプラとを備えるように構成し
たので、上述した効果を供する移相器を用いて所望の移
相量を得た高周波出力信号を高周波入力信号から分離す
ることができるという効果を奏する。
与えられて相互に同じ反射係数を保持するように制御さ
れる第１の反射性終端回路および第２の反射性終端回路
と、高周波信号入力端子と、高周波信号出力端子と、第
１の反射性終端回路、第２の反射性終端回路、高周波信
号入力端子および高周波信号出力端子にそれぞれ接続さ
れる９０°ハイブリッドカプラとを備えるように構成し
たので、上述した効果を供する移相器を用いて所望の移
相量を得た高周波出力信号を高周波入力信号から分離す
ることができるという効果を奏する。
【図１】 この発明の実施の形態１による移相器の構成
を示す図である。
を示す図である。
【図２】 図１に示された移相器に対する等価回路を示
す図である。
す図である。
【図３】 この発明の実施の形態２による移相器の構成
を示す図である。
を示す図である。
【図４】 図３に示された移相器に対する等価回路を示
す図である。
す図である。
【図５】 第１のＦＥＴおよび第２のＦＥＴを通過状態
とした際における移相器の等価回路を示す図である。
とした際における移相器の等価回路を示す図である。
【図６】 第１のＦＥＴおよび第２のＦＥＴを遮断状態
とした際における移相器の等価回路を示す図である。
とした際における移相器の等価回路を示す図である。
【図７】 この発明の実施の形態３による移相器の構成
を示す図である。
を示す図である。
【図８】 この発明の実施の形態６による移相器の構成
を示す図である。
を示す図である。
【図９】 従来の移相器の構成を示す回路図である。
【図１０】 ＰＩＮダイオードがオン時の従来の移相器
の等価回路を示す図である。
の等価回路を示す図である。
【図１１】 ＰＩＮダイオードがオフ時の従来の移相器
の等価回路を示す図である。
の等価回路を示す図である。
１，１１，３１，４１ 高周波信号入出力端子、２ａ，
２ｂ，２ｃ，２ｄ，３２ スパイラルインダクタ、３
ａ，３ｂ，３３ ＭＩＭキャパシタ、４ａ，４ｂ，１２
ａ，１２ｂ ＦＥＴ、５ａ，５ｂ，３５ａ，３５ｂ 抵
抗、６ａ，６ｂ，３６ バイアス端子、７ａ，７ｂ，３
７ａ，３７ｂ スルーホール、８ａ，８ｂ，８ｃ，８
ｄ，３８ マイクロストリップ線路、９，３９ 誘電体
基板、１３ａ，１３ｂ ゲート端子、１４ａ，１４ｂ
共振インダクタ、１５ インダクタ（第１のインダク
タ）、１６ キャパシタ（第１のキャパシタ）、１７
インダクタ（第２のインダクタ）、１８ キャパシタ
（第２のキャパシタ）、１９ａ ＳＰＳＴスイッチ（第
１のスイッチ）、１９ｂ ＳＰＳＴスイッチ（第２のス
イッチ）、２０ ＳＰＤＴスイッチ、２１ 直列回路、
２２ 並列回路、３４ａ，４４ ＦＥＴ（第１のＦＥ
Ｔ）、３４ｂ，４５ ＦＥＴ（第２のＦＥＴ）、４２イ
ンダクタ、４３ キャパシタ、４６ ゲート端子（制御
信号端子）、５１，５２ オン抵抗、６１，６２ オフ
容量、６３ 合成容量、７１ 抵抗（第１の抵抗）、７
２ 抵抗（第２の抵抗）、８１ 高周波信号入力端子、
８２ 高周波信号出力端子、８３ ９０°ハイブリッド
カプラ、８４ａ，８４ｂ 端子、８５ａ反射性終端回路
（第１の反射性終端回路）、８５ｂ 反射性終端回路
（第２の反射性終端回路）。
２ｂ，２ｃ，２ｄ，３２ スパイラルインダクタ、３
ａ，３ｂ，３３ ＭＩＭキャパシタ、４ａ，４ｂ，１２
ａ，１２ｂ ＦＥＴ、５ａ，５ｂ，３５ａ，３５ｂ 抵
抗、６ａ，６ｂ，３６ バイアス端子、７ａ，７ｂ，３
７ａ，３７ｂ スルーホール、８ａ，８ｂ，８ｃ，８
ｄ，３８ マイクロストリップ線路、９，３９ 誘電体
基板、１３ａ，１３ｂ ゲート端子、１４ａ，１４ｂ
共振インダクタ、１５ インダクタ（第１のインダク
タ）、１６ キャパシタ（第１のキャパシタ）、１７
インダクタ（第２のインダクタ）、１８ キャパシタ
（第２のキャパシタ）、１９ａ ＳＰＳＴスイッチ（第
１のスイッチ）、１９ｂ ＳＰＳＴスイッチ（第２のス
イッチ）、２０ ＳＰＤＴスイッチ、２１ 直列回路、
２２ 並列回路、３４ａ，４４ ＦＥＴ（第１のＦＥ
Ｔ）、３４ｂ，４５ ＦＥＴ（第２のＦＥＴ）、４２イ
ンダクタ、４３ キャパシタ、４６ ゲート端子（制御
信号端子）、５１，５２ オン抵抗、６１，６２ オフ
容量、６３ 合成容量、７１ 抵抗（第１の抵抗）、７
２ 抵抗（第２の抵抗）、８１ 高周波信号入力端子、
８２ 高周波信号出力端子、８３ ９０°ハイブリッド
カプラ、８４ａ，８４ｂ 端子、８５ａ反射性終端回路
（第１の反射性終端回路）、８５ｂ 反射性終端回路
（第２の反射性終端回路）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高木 直 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J012 HA03 HA05
Claims (6)
- 【請求項１】 高周波信号入出力端子と、相互に並列に
前記高周波信号入出力端子に接続される第１のスイッチ
および第２のスイッチと、直列に接続された第１のイン
ダクタと第１のキャパシタとから構成されるとともに一
方の端子が前記第１のスイッチに接続され他方の端子が
接地部に接続される直列回路と、並列に接続された第２
のインダクタと第２のキャパシタとから構成されるとと
もに一方の端子が前記第２のスイッチに接続され他方の
端子が接地部に接続される並列回路とを備えることを特
徴とする移相器。 - 【請求項２】 高周波信号入出力端子と、相互に並列に
前記高周波信号入出力端子に接続されるインダクタおよ
びキャパシタと、ドレイン（またはソース）が前記イン
ダクタに接続されるとともにソース（またはドレイン）
が接地部に接続される第１のＦＥＴと、ドレイン（また
はソース）が前記キャパシタに接続されるとともにソー
ス（またはドレイン）が接地部に接続される第２のＦＥ
Ｔと、前記第１のＦＥＴのゲートと前記第２のＦＥＴの
ゲートとを接続した信号線に制御信号を入力するための
制御信号端子とを備えることを特徴とする移相器。 - 【請求項３】 第１のＦＥＴに対して並列に設けられて
一方の端子がインダクタに接続されるとともに他方の端
子が接地部に接続される第１の抵抗と、第２のＦＥＴに
対して並列に設けられて一方の端子がキャパシタに接続
されるとともに他方の端子が接地部に接続される第２の
抵抗とを備えることを特徴とする請求項２に記載の移相
器。 - 【請求項４】 第１のインダクタのインダクタンスと第
２のインダクタのインダクタンスとを等しくするととも
に第１のキャパシタのキャパシタンスと第２のキャパシ
タのキャパシタンスとを等しくし、 第１のインダクタのインダクタンスをＬ、第１のキャパ
シタのキャパシタンスをＣ、線路の特性インピーダンス
をＺ0 とした際に、Ｚ0 ＝（Ｌ／Ｃ）1/2 が成り立つこ
とを特徴とする請求項１に記載の移相器。 - 【請求項５】 インダクタのインダクタンスをＬ、キャ
パシタのキャパシタンスをＣ、線路の特性インピーダン
スをＺ0 とした際に、Ｚ0 ＝（Ｌ／Ｃ）1/2が成り立つ
ことを特徴とする請求項２または請求項３に記載の移相
器。 - 【請求項６】 請求項１から請求項５のいずれか１項に
記載された移相器として与えられて相互に同じ反射係数
を保持するように制御される第１の反射性終端回路およ
び第２の反射性終端回路と、高周波信号入力端子と、高
周波信号出力端子と、前記第１の反射性終端回路、前記
第２の反射性終端回路、前記高周波信号入力端子および
前記高周波信号出力端子にそれぞれ接続されて、前記高
周波信号入力端子から入力される原信号を前記第１の反
射性終端回路に出力するとともに原信号より９０度位相
が遅れた信号を前記第２の反射性終端回路に出力し、前
記第１の反射性終端回路から入力される反射信号を前記
高周波信号入力端子に出力するとともに当該反射信号よ
り９０度位相が遅れた信号を前記高周波信号出力端子に
出力し、前記第２の反射性終端回路から入力される反射
信号を前記高周波信号出力端子に出力するとともに当該
反射信号より９０度位相が遅れた信号を前記高周波信号
入力端子に出力する９０°ハイブリッドカプラとを備え
ることを特徴とする移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000008732A JP3634223B2 (ja) | 2000-01-18 | 2000-01-18 | 移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000008732A JP3634223B2 (ja) | 2000-01-18 | 2000-01-18 | 移相器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001203502A true JP2001203502A (ja) | 2001-07-27 |
| JP3634223B2 JP3634223B2 (ja) | 2005-03-30 |
Family
ID=18536954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000008732A Expired - Fee Related JP3634223B2 (ja) | 2000-01-18 | 2000-01-18 | 移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3634223B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003061120A1 (fr) * | 2002-01-10 | 2003-07-24 | Mitsubishi Denki Kabushiki Kaisha | Dephaseur et circuit a cet effet |
| WO2004097972A1 (en) * | 2003-04-30 | 2004-11-11 | Raysat Cyprus Limited | Digital phase shifter |
| JP2010016551A (ja) * | 2008-07-02 | 2010-01-21 | Mitsubishi Electric Corp | 移相回路 |
| JP2014216936A (ja) * | 2013-04-26 | 2014-11-17 | 住友電気工業株式会社 | 減衰器及び電子回路 |
| JP2015526002A (ja) * | 2012-06-29 | 2015-09-07 | ローデ ウント シュヴァルツ ゲーエムベーハー ウント コンパニ カーゲー | ドハティ方式による準広帯域増幅器 |
| US10020792B2 (en) | 2015-09-24 | 2018-07-10 | Google Llc | Phase shifter |
-
2000
- 2000-01-18 JP JP2000008732A patent/JP3634223B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003061120A1 (fr) * | 2002-01-10 | 2003-07-24 | Mitsubishi Denki Kabushiki Kaisha | Dephaseur et circuit a cet effet |
| US7167064B2 (en) | 2002-01-10 | 2007-01-23 | Mitsubishi Denki Kabushiki Kaisha | Phase shift circuit and phase shifter |
| WO2004097972A1 (en) * | 2003-04-30 | 2004-11-11 | Raysat Cyprus Limited | Digital phase shifter |
| US7498903B2 (en) | 2003-04-30 | 2009-03-03 | Raysat Cyprus Ltd. | Digital phase shifter |
| JP2010016551A (ja) * | 2008-07-02 | 2010-01-21 | Mitsubishi Electric Corp | 移相回路 |
| JP2015526002A (ja) * | 2012-06-29 | 2015-09-07 | ローデ ウント シュヴァルツ ゲーエムベーハー ウント コンパニ カーゲー | ドハティ方式による準広帯域増幅器 |
| JP2014216936A (ja) * | 2013-04-26 | 2014-11-17 | 住友電気工業株式会社 | 減衰器及び電子回路 |
| US10020792B2 (en) | 2015-09-24 | 2018-07-10 | Google Llc | Phase shifter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3634223B2 (ja) | 2005-03-30 |
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