JP2001144109A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001144109A JP2001144109A JP32405199A JP32405199A JP2001144109A JP 2001144109 A JP2001144109 A JP 2001144109A JP 32405199 A JP32405199 A JP 32405199A JP 32405199 A JP32405199 A JP 32405199A JP 2001144109 A JP2001144109 A JP 2001144109A
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Abstract
(57)【要約】
【課題】ＭＥＳＦＥＴでは高性能化のためにゲート長を
短くする傾向があり、ゲート長が０．３ｕｍよりも小さ
い場合には、製造過程においてゲート金属がショットキ
界面、あるいはショットキ界面直上のゲート金属が側壁
形状をなしている部分から剥がれるという問題があっ
た。 【解決手段】ゲート電極庇１８の上部、側部とその両側
にあるオーミック電極１０の上部を、一部に窒化膜開口
部１２が設けられた窒化シリコン膜で機械的に連結され
る構造となるので、ゲート電極に外力が加わった場合、
外力に起因する応力はゲート底部のショットキー界面領
域１９だけに集中するのではなく、窒化シリコン膜にも
分散され、ゲート金属の剥がれを防ぐことができる。
短くする傾向があり、ゲート長が０．３ｕｍよりも小さ
い場合には、製造過程においてゲート金属がショットキ
界面、あるいはショットキ界面直上のゲート金属が側壁
形状をなしている部分から剥がれるという問題があっ
た。 【解決手段】ゲート電極庇１８の上部、側部とその両側
にあるオーミック電極１０の上部を、一部に窒化膜開口
部１２が設けられた窒化シリコン膜で機械的に連結され
る構造となるので、ゲート電極に外力が加わった場合、
外力に起因する応力はゲート底部のショットキー界面領
域１９だけに集中するのではなく、窒化シリコン膜にも
分散され、ゲート金属の剥がれを防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、Ｔ字型短ゲート長ＭＥＳＦＥＴの構造とその製造方
法に関する。
に、Ｔ字型短ゲート長ＭＥＳＦＥＴの構造とその製造方
法に関する。
【０００２】
【従来の技術】従来の縁膜膜開口プロセスを用いて製造
されるＴ字型短ゲート長ＭＥＳＦＥＴの製造工程と構造
を図７〜９を参照して説明する。図７はＴ字型短ゲー
ト長ＭＥＳＦＥＴの平面図であり、図８、９はＴ字型短
ゲート長ＭＥＳＦＥＴの製造方法を図７の切断線Ｄ−
Ｄ’に沿った断面図として製造工程順に示すものであ
る。
されるＴ字型短ゲート長ＭＥＳＦＥＴの製造工程と構造
を図７〜９を参照して説明する。図７はＴ字型短ゲー
ト長ＭＥＳＦＥＴの平面図であり、図８、９はＴ字型短
ゲート長ＭＥＳＦＥＴの製造方法を図７の切断線Ｄ−
Ｄ’に沿った断面図として製造工程順に示すものであ
る。
【０００３】まず、図７の平面図に示すように、表面に
エピタキシャル成長により形成した活性層を有する半導
体基板、ここではＧａＡｓ基板３１を用いて、ＦＥＴ素
子領域となる活性領域を残して他の領域をイオン注入法
等により絶縁化し、図に示す破線を境界として活性領域
４５と絶縁化領域４６とに区画する。
エピタキシャル成長により形成した活性層を有する半導
体基板、ここではＧａＡｓ基板３１を用いて、ＦＥＴ素
子領域となる活性領域を残して他の領域をイオン注入法
等により絶縁化し、図に示す破線を境界として活性領域
４５と絶縁化領域４６とに区画する。
【０００４】次に、図８（ａ）に示すようにソース・ド
レインのオーミック電極を形成する箇所のキャップ層の
みを残して他はキャップ層を除去したリセス構造を形成
し、その後絶縁膜ここでは酸化シリコン膜３２を成膜し
てゲート部分を通常のフォトリソグラフィー、エッチン
グ技術により開口し、酸化膜開口部３３を形成する。
レインのオーミック電極を形成する箇所のキャップ層の
みを残して他はキャップ層を除去したリセス構造を形成
し、その後絶縁膜ここでは酸化シリコン膜３２を成膜し
てゲート部分を通常のフォトリソグラフィー、エッチン
グ技術により開口し、酸化膜開口部３３を形成する。
【０００５】次に、図８（ｂ）に示すように、酸化膜開
口部３３の結晶をスレショルド電圧や最大ドレイン電流
などの所望の特性を得るために必要に応じてエッチング
して溝３４を形成した後、ゲート金属、ここではショッ
トキ金属のタングステン（Ｗ）３５と低抵抗金属の金
（Ａｕ）３６をスパッタ法などの方法により成膜する。
口部３３の結晶をスレショルド電圧や最大ドレイン電流
などの所望の特性を得るために必要に応じてエッチング
して溝３４を形成した後、ゲート金属、ここではショッ
トキ金属のタングステン（Ｗ）３５と低抵抗金属の金
（Ａｕ）３６をスパッタ法などの方法により成膜する。
【０００６】次に、図８（ｃ）に示すように通常のフォ
トリソグラフィー、エッチング技術により、所望のゲー
ト電極領域にのみ金とタングステン３５及び金３６を残
し、ゲート電極３７を形成する。
トリソグラフィー、エッチング技術により、所望のゲー
ト電極領域にのみ金とタングステン３５及び金３６を残
し、ゲート電極３７を形成する。
【０００７】その後、図９（ａ）に示すように、酸化シ
リコン膜３２を除去し、ゲート電極３７のみをＧａＡｓ
基板３１に設けられた溝３４に残す。以上のようにして
ゲート電極３７を形成した後、同図に示すように、パッ
シベーション膜として酸化シリコン膜４４を成膜する。
リコン膜３２を除去し、ゲート電極３７のみをＧａＡｓ
基板３１に設けられた溝３４に残す。以上のようにして
ゲート電極３７を形成した後、同図に示すように、パッ
シベーション膜として酸化シリコン膜４４を成膜する。
【０００８】次に、図９（ｂ）に示すように、オーミッ
ク電極となる部分のキャップ層上面領域４７の酸化シリ
コン膜４４を通常のフォトリソグラフィー、エッチング
技術により開口し、フォトレジスト３８をマスクにし、
オーミック金属ここでは金ゲルマニウムニッケル（Ａｕ
ＧｅＮｉ）合金３９を蒸着法などにより成膜し、リフト
オフにより、ソース・ドレイン電極となるオーミック電
極４０を形成する。
ク電極となる部分のキャップ層上面領域４７の酸化シリ
コン膜４４を通常のフォトリソグラフィー、エッチング
技術により開口し、フォトレジスト３８をマスクにし、
オーミック金属ここでは金ゲルマニウムニッケル（Ａｕ
ＧｅＮｉ）合金３９を蒸着法などにより成膜し、リフト
オフにより、ソース・ドレイン電極となるオーミック電
極４０を形成する。
【０００９】その後、図９（ｃ）に示すようにカバー膜
となる窒化シリコン膜４１を成膜する。
となる窒化シリコン膜４１を成膜する。
【００１０】このようにして製造したＭＥＳＦＥＴの平
面図が図７である。ここで４７はオーミック電極形成の
ためにキャップ層を残したキャップ層上面領域、４０は
オーミック電極の領域を示す。さらに４８はゲート電極
３７の上部領域、すなわちゲート電極庇を示し、４９は
ゲート電極と半導体結晶の界面であるショットキ界面領
域を示す。
面図が図７である。ここで４７はオーミック電極形成の
ためにキャップ層を残したキャップ層上面領域、４０は
オーミック電極の領域を示す。さらに４８はゲート電極
３７の上部領域、すなわちゲート電極庇を示し、４９は
ゲート電極と半導体結晶の界面であるショットキ界面領
域を示す。
【００１１】
【発明が解決しようとする課題】しかしながら、ＭＥＳ
ＦＥＴでは高性能化のためにゲート長を短くする傾向が
あり、ゲート長が０．３ｕｍよりも小さい場合には、こ
の従来の製法と構造では、ゲート電極がパッシベーショ
ン膜の酸化シリコン膜で覆われる前の状態では（図９
（ａ）参照）、ゲート電極はショットキ界面であるゲー
ト下部でのみ支持されていて、ゲート電極に外力が加わ
った際、外力に起因する応力はゲート底部のショットキ
界面だけに集中するため、ゲート金属がショットキ界
面、あるいはショットキ界面直上のゲート金属が側壁形
状をなしている部分から剥がれるという問題があった。
ＦＥＴでは高性能化のためにゲート長を短くする傾向が
あり、ゲート長が０．３ｕｍよりも小さい場合には、こ
の従来の製法と構造では、ゲート電極がパッシベーショ
ン膜の酸化シリコン膜で覆われる前の状態では（図９
（ａ）参照）、ゲート電極はショットキ界面であるゲー
ト下部でのみ支持されていて、ゲート電極に外力が加わ
った際、外力に起因する応力はゲート底部のショットキ
界面だけに集中するため、ゲート金属がショットキ界
面、あるいはショットキ界面直上のゲート金属が側壁形
状をなしている部分から剥がれるという問題があった。
【００１２】本発明の主な目的は、ゲート容量を低減し
て高利得を得るためにゲート電極庇下の絶縁膜を除去
し、かつゲート電極をショットキ界面以外でも支持して
ショットキ界面への応力集中を避けゲート電極の剥がれ
を防止した絶縁膜開口プロセスを用いて製造されるＴ字
型短ゲート長ＭＥＳＦＥＴを提供することにある。
て高利得を得るためにゲート電極庇下の絶縁膜を除去
し、かつゲート電極をショットキ界面以外でも支持して
ショットキ界面への応力集中を避けゲート電極の剥がれ
を防止した絶縁膜開口プロセスを用いて製造されるＴ字
型短ゲート長ＭＥＳＦＥＴを提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
少なくともリセス領域を有する基板と、前記リセス領域
を足場として形成されたＴ字ゲート電極と、前記リセス
領域の両側の基板上に形成されたソース・ドレイン電極
と、前記ソース・ドレイン電極及び前記リセス領域を包
括する領域以外の前記基板上に形成された第１絶縁膜
と、前記基板上に堆積し、少なくとも前記Ｔ字ゲート電
極、前記ソース・ドレイン電極及び前記第１絶縁膜の上
を覆う第２絶縁膜と、前記第２絶縁膜を含む前記基板を
覆う第３絶縁膜と、からなるリセスゲート構造トランジ
スタを含む半導体装置であって、前記第２絶縁膜は前記
Ｔ字ゲート電極及び前記ソース・ドレイン電極を除く一
部の領域において開口部を有し、かつ、前記Ｔ字ゲート
電極と前記ソース・ドレイン電極との間に空洞を有する
ことを特徴とし、前記開口部は、前記Ｔ字ゲート電極と
前記ソース・ドレイン電極との間に位置するか、或い
は、前記開口部は、前記Ｔ字ゲート電極及び前記ソース
・ドレイン電極で構成するトランジスタ領域の周囲を包
囲する、というもので、前記第１絶縁膜は酸化膜であ
り、前記第２絶縁膜は窒化膜である、というものであ
る。
少なくともリセス領域を有する基板と、前記リセス領域
を足場として形成されたＴ字ゲート電極と、前記リセス
領域の両側の基板上に形成されたソース・ドレイン電極
と、前記ソース・ドレイン電極及び前記リセス領域を包
括する領域以外の前記基板上に形成された第１絶縁膜
と、前記基板上に堆積し、少なくとも前記Ｔ字ゲート電
極、前記ソース・ドレイン電極及び前記第１絶縁膜の上
を覆う第２絶縁膜と、前記第２絶縁膜を含む前記基板を
覆う第３絶縁膜と、からなるリセスゲート構造トランジ
スタを含む半導体装置であって、前記第２絶縁膜は前記
Ｔ字ゲート電極及び前記ソース・ドレイン電極を除く一
部の領域において開口部を有し、かつ、前記Ｔ字ゲート
電極と前記ソース・ドレイン電極との間に空洞を有する
ことを特徴とし、前記開口部は、前記Ｔ字ゲート電極と
前記ソース・ドレイン電極との間に位置するか、或い
は、前記開口部は、前記Ｔ字ゲート電極及び前記ソース
・ドレイン電極で構成するトランジスタ領域の周囲を包
囲する、というもので、前記第１絶縁膜は酸化膜であ
り、前記第２絶縁膜は窒化膜である、というものであ
る。
【００１４】上記半導体装置として、前記Ｔ字ゲート電
極は、前記リセス領域中央に掘削された溝の底面を足場
として形成され、また、前記Ｔ字ゲート電極は、下層が
タングステン（Ｗ）、上層が金（Ａｕ）の２層構造であ
る、という適用形態も可能である。
極は、前記リセス領域中央に掘削された溝の底面を足場
として形成され、また、前記Ｔ字ゲート電極は、下層が
タングステン（Ｗ）、上層が金（Ａｕ）の２層構造であ
る、という適用形態も可能である。
【００１５】本発明の半導体装置の製造方法は、基板に
選択的にリセス領域を形成し、前記リセス領域を含む前
記基板上に第１絶縁膜を堆積し、前記リセス領域上の前
記第１絶縁膜の所定領域を除去してゲート電極開口部を
形成し、前記ゲート電極開口部を含む前記基板を覆うゲ
ート金属を堆積し、前記ゲート金属をパターニングして
前記リセス領域上にＴ字ゲート電極を形成し、前記Ｔ字
ゲート電極を含む前記第１絶縁膜上にマスク材を塗布し
た後、前記リセス領域の両側の基板上の前記マスク材を
除去して前記マスク材にマスク材開口部を形成し、前記
マスク材をマスクとして前記第１絶縁膜をエッチング除
去して前記マスク材開口部から後退したソース・ドレイ
ン電極開口部を形成し、前記ソース・ドレイン電極開口
部及び前記マスク材開口部を含む前記基板上にソース・
ドレイン金属を堆積し、前記マスク材を除去して前記ソ
ース・ドレイン金属を前記ソース・ドレイン電極開口部
の内側の前記基板上にのみ残存させてソース・ドレイン
電極を形成し、前記ソース・ドレイン電極、前記第１絶
縁膜及び前記Ｔ字ゲート電極を含む前記基板を覆う第２
絶縁膜を堆積する半導体装置の製造方法であって、前記
第２絶縁膜の堆積後、前記第２絶縁膜のうち前記ソース
・ドレイン電極及び前記Ｔ字ゲート電極を除く領域の一
部を除去してエッチング用窓を形成し、前記エッチング
用窓を通して少なくとも前記ソース・ドレイン電極と前
記Ｔ字ゲート電極との間の前記第１絶縁膜を除去して前
記ソース・ドレイン電極と前記Ｔ字ゲート電極との間に
空洞を形成することを特徴とし、前記エッチング用窓
は、前記Ｔ字ゲート電極と前記ソース・ドレイン電極と
の間に位置するか、或いは、前記エッチング用窓は、前
記Ｔ字ゲート電極及び前記ソース・ドレイン電極で構成
するトランジスタ領域の周囲を包囲する、というもの
で、前記第１絶縁膜は酸化膜であり、前記第２絶縁膜は
窒化膜である、というものである。
選択的にリセス領域を形成し、前記リセス領域を含む前
記基板上に第１絶縁膜を堆積し、前記リセス領域上の前
記第１絶縁膜の所定領域を除去してゲート電極開口部を
形成し、前記ゲート電極開口部を含む前記基板を覆うゲ
ート金属を堆積し、前記ゲート金属をパターニングして
前記リセス領域上にＴ字ゲート電極を形成し、前記Ｔ字
ゲート電極を含む前記第１絶縁膜上にマスク材を塗布し
た後、前記リセス領域の両側の基板上の前記マスク材を
除去して前記マスク材にマスク材開口部を形成し、前記
マスク材をマスクとして前記第１絶縁膜をエッチング除
去して前記マスク材開口部から後退したソース・ドレイ
ン電極開口部を形成し、前記ソース・ドレイン電極開口
部及び前記マスク材開口部を含む前記基板上にソース・
ドレイン金属を堆積し、前記マスク材を除去して前記ソ
ース・ドレイン金属を前記ソース・ドレイン電極開口部
の内側の前記基板上にのみ残存させてソース・ドレイン
電極を形成し、前記ソース・ドレイン電極、前記第１絶
縁膜及び前記Ｔ字ゲート電極を含む前記基板を覆う第２
絶縁膜を堆積する半導体装置の製造方法であって、前記
第２絶縁膜の堆積後、前記第２絶縁膜のうち前記ソース
・ドレイン電極及び前記Ｔ字ゲート電極を除く領域の一
部を除去してエッチング用窓を形成し、前記エッチング
用窓を通して少なくとも前記ソース・ドレイン電極と前
記Ｔ字ゲート電極との間の前記第１絶縁膜を除去して前
記ソース・ドレイン電極と前記Ｔ字ゲート電極との間に
空洞を形成することを特徴とし、前記エッチング用窓
は、前記Ｔ字ゲート電極と前記ソース・ドレイン電極と
の間に位置するか、或いは、前記エッチング用窓は、前
記Ｔ字ゲート電極及び前記ソース・ドレイン電極で構成
するトランジスタ領域の周囲を包囲する、というもの
で、前記第１絶縁膜は酸化膜であり、前記第２絶縁膜は
窒化膜である、というものである。
【００１６】又、上記半導体装置の製造方法において、
前記リセス領域上の前記第１絶縁膜の所定領域を除去し
てゲート電極開口部を形成する工程と、前記ゲート電極
開口部を含む前記基板を覆うゲート金属を堆積する工程
との間に、前記ゲート電極開口部を通して前記基板を掘
削して溝を形成する工程を挟むという適用形態が可能で
あり、更に、前記ゲート金属は、下層にタングステン
（Ｗ）、上層に金（Ａｕ）を堆積させることにより形成
される、という適用形態も可能である。
前記リセス領域上の前記第１絶縁膜の所定領域を除去し
てゲート電極開口部を形成する工程と、前記ゲート電極
開口部を含む前記基板を覆うゲート金属を堆積する工程
との間に、前記ゲート電極開口部を通して前記基板を掘
削して溝を形成する工程を挟むという適用形態が可能で
あり、更に、前記ゲート金属は、下層にタングステン
（Ｗ）、上層に金（Ａｕ）を堆積させることにより形成
される、という適用形態も可能である。
【００１７】
【発明の実施の形態】本発明の実施形態について説明す
る前に、本発明の特徴について説明しておく。本発明の
特徴は、絶縁膜開口プロセスで製造されるＴ字型短ゲー
ト長ＭＥＳＦＥＴにおいて、利得向上のためにゲート庇
下の絶縁膜を除去し空隙を形成する場合に、その上層に
第２の絶縁膜を形成しておきその開口部からその下の第
１の絶縁膜のゲート周辺部を除去するようにした点にあ
る。
る前に、本発明の特徴について説明しておく。本発明の
特徴は、絶縁膜開口プロセスで製造されるＴ字型短ゲー
ト長ＭＥＳＦＥＴにおいて、利得向上のためにゲート庇
下の絶縁膜を除去し空隙を形成する場合に、その上層に
第２の絶縁膜を形成しておきその開口部からその下の第
１の絶縁膜のゲート周辺部を除去するようにした点にあ
る。
【００１８】本発明による半導体装置の製造工程の概要
を図２〜４を参照して説明する。
を図２〜４を参照して説明する。
【００１９】まず、第１の絶縁膜である酸化シリコン膜
２に酸化膜開口部３を設けてそこにゲート電極７を形成
し、さらにリフトオフによりオーミック電極１０を形成
後、第２の絶縁膜である窒化シリコン膜１１を成膜し、
ゲート電極７に近接する部分の窒化シリコン膜１１を開
口して窒化膜開口部１２を設け、窒化膜開口部１２を通
してエッチング液を浸透させて酸化シリコン膜２をエッ
チング除去する。この製法と構造によるとゲート電極上
部のゲート電極庇１８は窒化シリコン膜１１で支えられ
ているため、ゲート電極７に加わる外力による応力がゲ
ート電極下部に集中することはなく、ゲート剥がれを抑
制することができ、なおかつゲート電極庇１８の下方は
絶縁膜のない空洞１３になっているのでゲート容量低減
により高利得が得られるという効果がある。
２に酸化膜開口部３を設けてそこにゲート電極７を形成
し、さらにリフトオフによりオーミック電極１０を形成
後、第２の絶縁膜である窒化シリコン膜１１を成膜し、
ゲート電極７に近接する部分の窒化シリコン膜１１を開
口して窒化膜開口部１２を設け、窒化膜開口部１２を通
してエッチング液を浸透させて酸化シリコン膜２をエッ
チング除去する。この製法と構造によるとゲート電極上
部のゲート電極庇１８は窒化シリコン膜１１で支えられ
ているため、ゲート電極７に加わる外力による応力がゲ
ート電極下部に集中することはなく、ゲート剥がれを抑
制することができ、なおかつゲート電極庇１８の下方は
絶縁膜のない空洞１３になっているのでゲート容量低減
により高利得が得られるという効果がある。
【００２０】次に、本発明の第１の実施形態を図１〜４
を参照して説明する。図１は、第１の実施形態のＴ字型
短ゲート長ＭＥＳＦＥＴの平面図であり、図２〜４
（ｂ）は、Ｔ字型短ゲート長ＭＥＳＦＥＴの製造方法
を、図１の切断線Ａ−Ａ’に沿った断面図として製造工
程順に示すものである。又、図４（ｃ）は、図４（ｂ）
と同じ工程での図１の切断線Ｂ−Ｂ’に沿った断面図を
示すものである。
を参照して説明する。図１は、第１の実施形態のＴ字型
短ゲート長ＭＥＳＦＥＴの平面図であり、図２〜４
（ｂ）は、Ｔ字型短ゲート長ＭＥＳＦＥＴの製造方法
を、図１の切断線Ａ−Ａ’に沿った断面図として製造工
程順に示すものである。又、図４（ｃ）は、図４（ｂ）
と同じ工程での図１の切断線Ｂ−Ｂ’に沿った断面図を
示すものである。
【００２１】まず、表面にエピタキシャル成長により形
成した活性層を有する半導体基板、ここではＧａＡｓ基
板１を用いて、ＦＥＴ素子領域となる活性領域を残して
他の領域をイオン注入法等により絶縁化し、図１の破線
で示すように、ＧａＡｓ基板１を活性領域１５と絶縁化
領域１６とに区画する。
成した活性層を有する半導体基板、ここではＧａＡｓ基
板１を用いて、ＦＥＴ素子領域となる活性領域を残して
他の領域をイオン注入法等により絶縁化し、図１の破線
で示すように、ＧａＡｓ基板１を活性領域１５と絶縁化
領域１６とに区画する。
【００２２】次に、図２（ａ）に示すように、ソース・
ドレインのオーミック電極を形成するキャップ層上面領
域１７のキャップ層のみを残して他はキャップ層を除去
したリセス構造を形成し、その後第１の絶縁膜ここでは
酸化シリコン膜２を成膜してゲート部分を通常のフォト
リソグラフィー，エッチング技術により開口し、酸化シ
リコン膜２に酸化膜開口部３を設ける。
ドレインのオーミック電極を形成するキャップ層上面領
域１７のキャップ層のみを残して他はキャップ層を除去
したリセス構造を形成し、その後第１の絶縁膜ここでは
酸化シリコン膜２を成膜してゲート部分を通常のフォト
リソグラフィー，エッチング技術により開口し、酸化シ
リコン膜２に酸化膜開口部３を設ける。
【００２３】次に、図２（ｂ）に示すように、酸化膜開
口部３に露出するＧａＡｓ基板１の結晶を、スレショル
ド電圧や最大ドレイン電流などの所望の特性を得るため
に必要なエッチング量に応じてエッチングして溝４を形
成した後、ゲート金属、ここではショットキー金属のタ
ングステン（Ｗ）５と低抵抗金属の金（Ａｕ）６をスパ
ッタ法などの方法により成膜すると、溝４の底面にはシ
ョットキー界面領域１９が形成される。
口部３に露出するＧａＡｓ基板１の結晶を、スレショル
ド電圧や最大ドレイン電流などの所望の特性を得るため
に必要なエッチング量に応じてエッチングして溝４を形
成した後、ゲート金属、ここではショットキー金属のタ
ングステン（Ｗ）５と低抵抗金属の金（Ａｕ）６をスパ
ッタ法などの方法により成膜すると、溝４の底面にはシ
ョットキー界面領域１９が形成される。
【００２４】次に、図２（ｃ）に示すように、通常のフ
ォトリソグラフィー，エッチング技術により、所望のゲ
ート電極領域にのみ金とタングステンを残し、ゲート電
極７を形成する。
ォトリソグラフィー，エッチング技術により、所望のゲ
ート電極領域にのみ金とタングステンを残し、ゲート電
極７を形成する。
【００２５】以上のようにしてゲート電極７を形成した
後、図３（ａ）に示すように，オーミック電極となる部
分の酸化シリコン膜２をフォトレジスト８をマスクとし
てオーバーエッチング気味にエッチングし除去し、フォ
トレジスト８を残したままオーミック金属、ここでは金
ゲルマニウムニッケル（ＡｕＧｅＮｉ）合金９を蒸着法
などにより成膜する。
後、図３（ａ）に示すように，オーミック電極となる部
分の酸化シリコン膜２をフォトレジスト８をマスクとし
てオーバーエッチング気味にエッチングし除去し、フォ
トレジスト８を残したままオーミック金属、ここでは金
ゲルマニウムニッケル（ＡｕＧｅＮｉ）合金９を蒸着法
などにより成膜する。
【００２６】その後、図３（ｂ）に示すように、リフト
オフにより、ソース・ドレイン電極となるオーミック電
極１０を形成し、更に、それを覆うように第２の絶縁
膜、ここでは窒化シリコン膜１１を成膜する。ここで第
１と第２の絶縁膜は後のエッチング工程において十分な
選択性を有するように選択する。
オフにより、ソース・ドレイン電極となるオーミック電
極１０を形成し、更に、それを覆うように第２の絶縁
膜、ここでは窒化シリコン膜１１を成膜する。ここで第
１と第２の絶縁膜は後のエッチング工程において十分な
選択性を有するように選択する。
【００２７】次に，図３（ｃ）に示すように，ゲート電
極７周辺の領域の酸化シリコン膜１１をエッチング除去
するために、ゲート電極７近傍の窒化シリコン膜１１の
一部を通常のフォトリソグラフィー、エッチング技術に
より除去して、窒化シリコン膜１１に窒化膜開口部１２
を設ける。ここで、窒化膜開口部１２の様子を図１の平
面図に示す。
極７周辺の領域の酸化シリコン膜１１をエッチング除去
するために、ゲート電極７近傍の窒化シリコン膜１１の
一部を通常のフォトリソグラフィー、エッチング技術に
より除去して、窒化シリコン膜１１に窒化膜開口部１２
を設ける。ここで、窒化膜開口部１２の様子を図１の平
面図に示す。
【００２８】この窒化膜開口部１２から窒化シリコン膜
をマスクにして、図４（ａ）に示すように、酸化シリコ
ン膜２をエッチング除去し、ゲート電極７周辺に空洞１
３を形成する。ここでエッチングはゲート側面まで達す
るように等方性のウェットエッチング、あるいは気相エ
ッチングを用いている。
をマスクにして、図４（ａ）に示すように、酸化シリコ
ン膜２をエッチング除去し、ゲート電極７周辺に空洞１
３を形成する。ここでエッチングはゲート側面まで達す
るように等方性のウェットエッチング、あるいは気相エ
ッチングを用いている。
【００２９】最後に、必要に応じて、図４（ｂ）に示す
ように、酸化シリコン膜２をエッチング除去した部分の
リセス内の結晶表面を保護するためにパシベーション膜
として、ここでは酸化シリコン膜１４を成膜する。
ように、酸化シリコン膜２をエッチング除去した部分の
リセス内の結晶表面を保護するためにパシベーション膜
として、ここでは酸化シリコン膜１４を成膜する。
【００３０】図４（ｃ）には、図１の平面図に示す、窒
化膜開口部１２のない窒化シリコン膜を横断する切断線
Ｂ−Ｂ’に沿った断面図を示す。ここで、窒化シリコン
膜１１には部分的に窒化膜開口部１２が設けられている
構造なので、窒化シリコン膜１１はゲート電極７とオー
ミック電極１０とを互いに連結するように形成されてい
る。ゲート電極庇１８の下部の酸化シリコン膜２は窒化
膜開口部１２からのサイドエッチングにより除去されて
空洞１３を形成し、空洞１３にはパッシベーション膜で
ある酸化シリコン膜１４が入り込んで成膜されている。
化膜開口部１２のない窒化シリコン膜を横断する切断線
Ｂ−Ｂ’に沿った断面図を示す。ここで、窒化シリコン
膜１１には部分的に窒化膜開口部１２が設けられている
構造なので、窒化シリコン膜１１はゲート電極７とオー
ミック電極１０とを互いに連結するように形成されてい
る。ゲート電極庇１８の下部の酸化シリコン膜２は窒化
膜開口部１２からのサイドエッチングにより除去されて
空洞１３を形成し、空洞１３にはパッシベーション膜で
ある酸化シリコン膜１４が入り込んで成膜されている。
【００３１】このようにして製造したＭＥＳＦＥＴの平
面図が図１である。ここで、一点鎖線で囲まれた領域が
空洞１３で、窒化膜開口部１２を通しての酸化シリコン
膜２の除去により形成される。
面図が図１である。ここで、一点鎖線で囲まれた領域が
空洞１３で、窒化膜開口部１２を通しての酸化シリコン
膜２の除去により形成される。
【００３２】以上の様な製造方法により形成されたＭＥ
ＳＦＥＴは、ゲート電極の上部とその両側にあるオーミ
ック電極の上部を、中空に形成された窒化シリコン膜で
機械的・物理的に連結され、ゲート電極に外力が加わっ
た場合、外力に起因する応力はゲート底部のショットキ
界面だけに集中するのではなく、窒化シリコン膜にも加
わる。ＭＥＳＦＥＴでは高性能化のためにゲート長を短
くする傾向があり、ゲート長が０．３ｕｍよりも小さい
場合には、製造過程においてゲート金属がショットキ界
面、あるいはショットキ界面直上のゲート金属が側壁形
状をなしている部分から剥がれるという問題があった
が、本発明によるＭＥＳＦＥＴでは外力による応力が分
散されるためゲート金属の剥がれを防ぐという効果があ
る。
ＳＦＥＴは、ゲート電極の上部とその両側にあるオーミ
ック電極の上部を、中空に形成された窒化シリコン膜で
機械的・物理的に連結され、ゲート電極に外力が加わっ
た場合、外力に起因する応力はゲート底部のショットキ
界面だけに集中するのではなく、窒化シリコン膜にも加
わる。ＭＥＳＦＥＴでは高性能化のためにゲート長を短
くする傾向があり、ゲート長が０．３ｕｍよりも小さい
場合には、製造過程においてゲート金属がショットキ界
面、あるいはショットキ界面直上のゲート金属が側壁形
状をなしている部分から剥がれるという問題があった
が、本発明によるＭＥＳＦＥＴでは外力による応力が分
散されるためゲート金属の剥がれを防ぐという効果があ
る。
【００３３】次に、本発明の第２の実施形態を図５、６
を参照して説明する。図５は、第１の実施形態とは異な
る絶縁膜開口プロセスを用いて製造されたＴ字型短ゲー
ト長ＭＥＳＦＥＴの様子を示すための平面図であり、図
６は、図５の切断線Ｃ−Ｃ’に沿った断面図である。
を参照して説明する。図５は、第１の実施形態とは異な
る絶縁膜開口プロセスを用いて製造されたＴ字型短ゲー
ト長ＭＥＳＦＥＴの様子を示すための平面図であり、図
６は、図５の切断線Ｃ−Ｃ’に沿った断面図である。
【００３４】まず、第１の実施形態と同様に第２の絶縁
膜である窒化シリコン膜２１を成膜したあと、図５に示
すように、ゲート電極とオーミック電極１０の上部とそ
れぞれの領域をつなぐ部分を除いて通常のフォトリソグ
ラフィー，エッチング技術により窒化シリコン膜２１を
除去し、窒化シリコン膜２１に窒化膜開口部２２を設け
る。その後、第１の絶縁膜である酸化シリコン膜を窒化
膜開口部２２を通してオーバーエッチングすると、ゲー
ト電極の周辺には空洞２３ができる。空洞２３に露出す
るＧａＡｓ基板及びゲート電極を保護するためにパッシ
ベーション膜である酸化シリコン膜２４を形成する。
膜である窒化シリコン膜２１を成膜したあと、図５に示
すように、ゲート電極とオーミック電極１０の上部とそ
れぞれの領域をつなぐ部分を除いて通常のフォトリソグ
ラフィー，エッチング技術により窒化シリコン膜２１を
除去し、窒化シリコン膜２１に窒化膜開口部２２を設け
る。その後、第１の絶縁膜である酸化シリコン膜を窒化
膜開口部２２を通してオーバーエッチングすると、ゲー
ト電極の周辺には空洞２３ができる。空洞２３に露出す
るＧａＡｓ基板及びゲート電極を保護するためにパッシ
ベーション膜である酸化シリコン膜２４を形成する。
【００３５】本実施形態では、ゲート電極とオーミック
電極の間には窒化シリコン膜の開口部は存在せず、ゲー
ト電極及びオーミック電極から構成されるＦＥＴの周辺
の領域でのみ窒化シリコン膜を除去している。
電極の間には窒化シリコン膜の開口部は存在せず、ゲー
ト電極及びオーミック電極から構成されるＦＥＴの周辺
の領域でのみ窒化シリコン膜を除去している。
【００３６】図６は、第１の実施形態の図３（ｂ）に相
当する断面図であり、ゲート電極とオーミック電極間は
窒化膜開口部２２がなく、ゲート電極とオーミック電極
間はすべての領域にわたって窒化シリコン膜２１で物理
的に連結された構造となっている。
当する断面図であり、ゲート電極とオーミック電極間は
窒化膜開口部２２がなく、ゲート電極とオーミック電極
間はすべての領域にわたって窒化シリコン膜２１で物理
的に連結された構造となっている。
【００３７】本実施形態の場合、第１の絶縁膜である酸
化シリコン膜をエッチング除去するには多大なサイドエ
ッチングを施す必要があるが、ゲート幅であるゲート電
極の長さに応じて、第１の絶縁膜と第２の絶縁膜のエッ
チング選択比と第１の絶縁膜の膜厚を最適化する事によ
り、形成が可能である。
化シリコン膜をエッチング除去するには多大なサイドエ
ッチングを施す必要があるが、ゲート幅であるゲート電
極の長さに応じて、第１の絶縁膜と第２の絶縁膜のエッ
チング選択比と第１の絶縁膜の膜厚を最適化する事によ
り、形成が可能である。
【００３８】又、本実施形態ではゲート電極とオーミッ
ク電極との間には第２の絶縁膜の開口部がないため、第
１の実施形態に比べてより機械的強度が上がるという利
点がある。またＦＥＴ以外の領域では上述した従来例と
同様の構造であり、本発明の適用に際して、ＦＥＴ以外
のキャパシタなどの構造を変更する必要がないという利
点もある。
ク電極との間には第２の絶縁膜の開口部がないため、第
１の実施形態に比べてより機械的強度が上がるという利
点がある。またＦＥＴ以外の領域では上述した従来例と
同様の構造であり、本発明の適用に際して、ＦＥＴ以外
のキャパシタなどの構造を変更する必要がないという利
点もある。
【００３９】
【発明の効果】上述のように、本発明の製造方法により
形成されたＭＥＳＦＥＴは、ゲート電極の上部とその両
側にあるオーミック電極の上部を、一部に開口部が設け
られた窒化シリコン膜で機械的に連結される構造となる
ので、ゲート電極に外力が加わった場合、外力に起因す
る応力はゲート底部のショットキ界面だけに集中するの
ではなく、窒化シリコン膜にも分散され、ゲート金属の
剥がれを防ぐという効果がある。
形成されたＭＥＳＦＥＴは、ゲート電極の上部とその両
側にあるオーミック電極の上部を、一部に開口部が設け
られた窒化シリコン膜で機械的に連結される構造となる
ので、ゲート電極に外力が加わった場合、外力に起因す
る応力はゲート底部のショットキ界面だけに集中するの
ではなく、窒化シリコン膜にも分散され、ゲート金属の
剥がれを防ぐという効果がある。
【図１】本発明の第１の実施形態の半導体装置の平面図
である。
である。
【図２】本発明の第１の実施形態の半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３】図２に続く製造方法を工程順に示す断面図であ
る。
る。
【図４】図３に続く製造方法を工程順に示す断面図であ
る。
る。
【図５】本発明の第２の実施形態の半導体装置の平面図
である。
である。
【図６】本発明の第２の実施形態の半導体装置の断面図
である。
である。
【図７】従来の半導体装置の平面図である。
【図８】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図９】図８に続く製造方法を工程順に示す断面図であ
る。
る。
１、３１ ＧａＡｓ基板 ２、１４、２４、３２、４４ 酸化シリコン膜 ３、３３ 酸化膜開口部 ４、３４ 溝 ５、３５ タングステン ６、３６ 金 ７、３７ ゲート電極 ８、３８ フォトレジスト ９、３９ ＡｕＧｅＮｉ合金 １０、４０ オーミック電極 １１、２１、４１ 窒化シリコン膜 １２、２２ 窒化膜開口部 １３、２３ 空洞 １５、４５ 活性領域 １６、４６ 絶縁化領域 １７、４７ キャップ層上面領域 １８、４８ ゲート電極庇 １９、４９ ショットキー界面領域
Claims (12)
- 【請求項１】 少なくともリセス領域を有する基板と、
前記リセス領域を足場として形成されたＴ字ゲート電極
と、前記リセス領域の両側の基板上に形成されたソース
・ドレイン電極と、前記ソース・ドレイン電極及び前記
リセス領域を包括する領域以外の前記基板上に形成され
た第１絶縁膜と、前記基板上に堆積し、少なくとも前記
Ｔ字ゲート電極、前記ソース・ドレイン電極及び前記第
１絶縁膜の上を覆う第２絶縁膜と、前記第２絶縁膜を含
む前記基板を覆う第３絶縁膜と、からなるリセスゲート
構造トランジスタを含む半導体装置であって、前記第２
絶縁膜は前記Ｔ字ゲート電極及び前記ソース・ドレイン
電極を除く一部の領域において開口部を有し、かつ、前
記Ｔ字ゲート電極と前記ソース・ドレイン電極との間に
空洞を有することを特徴とする半導体装置。 - 【請求項２】 前記開口部は、前記Ｔ字ゲート電極と前
記ソース・ドレイン電極との間に位置する請求項１記載
の半導体装置。 - 【請求項３】 前記開口部は、前記Ｔ字ゲート電極及び
前記ソース・ドレイン電極で構成するトランジスタ領域
の周囲を包囲する請求項１記載の半導体装置。 - 【請求項４】 前記第１絶縁膜は酸化膜であり、前記第
２絶縁膜は窒化膜である請求項１又は２記載の半導体装
置。 - 【請求項５】 前記Ｔ字ゲート電極は、前記リセス領域
中央に掘削された溝の底面を足場として形成される請求
項１、２、３又は４記載の半導体装置。 - 【請求項６】 前記Ｔ字ゲート電極は、下層がタングス
テン（Ｗ）、上層が金（Ａｕ）の２層構造である請求項
１、２、３、４又は５記載の半導体装置。 - 【請求項７】 基板に選択的にリセス領域を形成し、前
記リセス領域を含む前記基板上に第１絶縁膜を堆積し、
前記リセス領域上の前記第１絶縁膜の所定領域を除去し
てゲート電極開口部を形成し、前記ゲート電極開口部を
含む前記基板を覆うゲート金属を堆積し、前記ゲート金
属をパターニングして前記リセス領域上にＴ字ゲート電
極を形成し、前記Ｔ字ゲート電極を含む前記第１絶縁膜
上にマスク材を塗布した後、前記リセス領域の両側の基
板上の前記マスク材を除去して前記マスク材にマスク材
開口部を形成し、前記マスク材をマスクとして前記第１
絶縁膜をエッチング除去して前記マスク材開口部から後
退したソース・ドレイン電極開口部を形成し、前記ソー
ス・ドレイン電極開口部及び前記マスク材開口部を含む
前記基板上にソース・ドレイン金属を堆積し、前記マス
ク材を除去して前記ソース・ドレイン金属を前記ソース
・ドレイン電極開口部の内側の前記基板上にのみ残存さ
せてソース・ドレイン電極を形成し、前記ソース・ドレ
イン電極、前記第１絶縁膜及び前記Ｔ字ゲート電極を含
む前記基板を覆う第２絶縁膜を堆積する半導体装置の製
造方法であって、前記第２絶縁膜の堆積後、前記第２絶
縁膜のうち前記ソース・ドレイン電極及び前記Ｔ字ゲー
ト電極を除く領域の一部を除去してエッチング用窓を形
成し、前記エッチング用窓を通して少なくとも前記ソー
ス・ドレイン電極と前記Ｔ字ゲート電極との間の前記第
１絶縁膜を除去して前記ソース・ドレイン電極と前記Ｔ
字ゲート電極との間に空洞を形成することを特徴とする
半導体装置の製造方法。 - 【請求項８】 前記エッチング用窓は、前記Ｔ字ゲート
電極と前記ソース・ドレイン電極との間に位置する請求
項７記載の半導体装置の製造方法。 - 【請求項９】 前記エッチング用窓は、前記Ｔ字ゲート
電極及び前記ソース・ドレイン電極で構成するトランジ
スタ領域の周囲を包囲する請求項７記載の半導体装置の
製造方法。 - 【請求項１０】 前記第１絶縁膜は酸化膜であり、前記
第２絶縁膜は窒化膜である請求項７、８又は９記載の半
導体装置の製造方法。 - 【請求項１１】 前記リセス領域上の前記第１絶縁膜の
所定領域を除去してゲート電極開口部を形成する工程
と、前記ゲート電極開口部を含む前記基板を覆うゲート
金属を堆積する工程との間に、前記ゲート電極開口部を
通して前記基板を掘削して溝を形成する工程を挟む請求
項７、８、９又は１０記載の半導体装置の製造方法。 - 【請求項１２】 前記ゲート金属は、下層にタングステ
ン（Ｗ）、上層に金（Ａｕ）を堆積させることにより形
成される請求項７、８、９、１０又は１１記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32405199A JP3314770B2 (ja) | 1999-11-15 | 1999-11-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32405199A JP3314770B2 (ja) | 1999-11-15 | 1999-11-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144109A true JP2001144109A (ja) | 2001-05-25 |
| JP3314770B2 JP3314770B2 (ja) | 2002-08-12 |
Family
ID=18161612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32405199A Expired - Fee Related JP3314770B2 (ja) | 1999-11-15 | 1999-11-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3314770B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165448A (ja) * | 2005-12-12 | 2007-06-28 | Nichia Chem Ind Ltd | 窒化物半導体レーザ素子及びその製造方法 |
| US8481428B2 (en) | 2001-10-31 | 2013-07-09 | Hitachi Chemical Co., Ltd. | Polishing slurry and polishing method |
-
1999
- 1999-11-15 JP JP32405199A patent/JP3314770B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8481428B2 (en) | 2001-10-31 | 2013-07-09 | Hitachi Chemical Co., Ltd. | Polishing slurry and polishing method |
| JP2007165448A (ja) * | 2005-12-12 | 2007-06-28 | Nichia Chem Ind Ltd | 窒化物半導体レーザ素子及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3314770B2 (ja) | 2002-08-12 |
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