JP2000307112A5 - - Google Patents

Description

【特許請求の範囲】
【請求項１】 基板と、
前記基板上に形成された、少なくとも一つの空洞部を有する第１の半導体層と、
前記第１の半導体層上に形成された第２の半導体層と、
前記第２の半導体層内に形成された半導体素子と
を備える半導体装置。
【請求項２】 前記第１の半導体層はポーラスシリコン層である、請求項１に記載の半導体装置。
【請求項３】 第１導電型の第１の半導体領域と、
前記第１の半導体領域の内部に埋め込み層として形成された第１の多孔質層と、
前記第１の半導体領域の上面内に選択的に形成された、前記第１導電型と異なる第２導電型のソース・ドレイン領域と
を備え、
前記第１の半導体領域と前記ソース・ドレイン領域の底面との接合部分に生じる空乏層は、前記第１の多孔質層内に存在し得ることを特徴とする半導体装置。
【請求項４】 前記第１の半導体領域は、その上面部分にエピタキシャル層を有する、請求項３に記載の半導体装置。
【請求項５】 前記ソース・ドレイン領域の前記底面は、前記第１の多孔質層の上面に近接して前記第１の多孔質層の前記上面よりも上方に位置する、請求項３又は４に記載の半導体装置。
【請求項６】 前記ソース・ドレイン領域の前記底面は、前記第１の多孔質層の上面に近接して前記第１の多孔質層の前記上面よりも下方に位置する、請求項３又は４に記載の半導体装置。
【請求項７】 前記第１の半導体領域は、前記第１の多孔質層よりも深い位置に形成された、前記第１導電型の高濃度不純物領域を有する、請求項３〜６のいずれか一つに記載の半導体装置。
【請求項８】 前記第１の半導体領域に隣接して形成された、前記第２導電型の第２の半導体領域と、
前記第２の半導体領域の内部に埋め込み層として形成された、前記第１の多孔質層に繋がる第２の多孔質層と、
前記第１の半導体領域と前記第２の半導体領域との境界部分において、前記第１及び第２の半導体領域の前記上面から、前記第１及び第２の多孔質層の底面よりも深く形成されたトレンチ型素子分離構造と
をさらに備える、請求項３〜７のいずれか一つに記載の半導体装置。
【請求項９】 （ａ）第１の多孔質層が埋め込み層として内部に形成された、第１導電型の第１の半導体領域を形成する工程と、
（ｂ）前記第１の半導体領域の上面内に、前記第１導電型と異なる第２導電型のソース・ドレイン領域を選択的に形成する工程と
を備え、
前記第１の半導体領域と前記ソース・ドレイン領域の底面との接合部分に生じる空乏層は、前記第１の多孔質層内に存在し得ることを特徴とする、半導体装置の製造方法。
【請求項１０】 前記工程（ａ）は、
（ａ−１）前記第１の多孔質層を形成する工程と、
（ａ−２）前記第１の多孔質層の上面上にエピタキシャル層を形成する工程と
を有する、請求項９に記載の半導体装置の製造方法。
【請求項１１】 前記工程（ｂ）は、
（ｂ−１）前記第１の半導体領域の前記上面内に、前記第２導電型の不純物を導入する工程と、
（ｂ−２）前記工程（ｂ−１）によって導入した前記不純物を熱拡散する工程と
を有し、
前記工程（ｂ−１）の完了時において、前記第１の半導体領域と前記ソース・ドレイン領域との界面に生じるｐｎ接合は、前記第１の多孔質層の前記上面よりも上方に形成されていることを特徴とする、請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】 前記工程（ｂ−２）の完了後において、前記ソース・ドレイン領域の前記底面は、前記第１の多孔質層の前記上面に近接して前記第１の多孔質層の前記上面よりも上方に位置する、請求項１１に記載の半導体装置の製造方法。
【請求項１３】 前記工程（ｂ−２）の完了後において、前記ソース・ドレイン領域の前記底面は、前記第１の多孔質層の前記上面に近接して前記第１の多孔質層の前記上面よりも下方に位置する、請求項１１に記載の半導体装置の製造方法。
【請求項１４】 （ｃ）前記第１の半導体領域内の前記第１の多孔質層よりも深い位置に、前記第１導電型の高濃度不純物領域を形成する工程をさらに備える、請求項９〜１３のいずれか一つに記載の半導体装置の製造方法。
【請求項１５】 前記工程（ａ）においては、前記第１の半導体領域に隣接して、前記第２導電型の第２の半導体領域も形成され、
前記第２の半導体領域の内部には、前記第１の多孔質層に繋がる第２の多孔質層が埋め込み層として形成され、
（ｄ）前記第１の半導体領域と前記第２の半導体領域との境界部分において、前記第１及び第２の半導体領域の前記上面から、前記第１及び第２の多孔質層の底面よりも深いトレンチ型素子分離構造を形成する工程をさらに備える、請求項９〜１４のいずれか一つに記載の半導体装置の製造方法。

【００１１】
【課題を解決するための手段】
この発明のうち請求項１に記載の半導体装置は、基板と、基板上に形成された、少なくとも一つの空洞部を有する第１の半導体層と、第１の半導体層上に形成された第２の半導体層と、第２の半導体層内に形成された半導体素子とを備えるものである。
また、この発明のうち請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、第１の半導体層はポーラスシリコン層であることを特徴とするものである。

また、この発明のうち請求項３に記載の半導体装置は、第１導電型の第１の半導体領域と、第１の半導体領域の内部に埋め込み層として形成された第１の多孔質層と、第１の半導体領域の上面内に選択的に形成された、第１導電型と異なる第２導電型のソース・ドレイン領域とを備え、第１の半導体領域とソース・ドレイン領域の底面との接合部分に生じる空乏層は、第１の多孔質層内に存在し得ることを特徴とするものである。

また、この発明のうち請求項４に記載の半導体装置は、請求項３に記載の半導体装置であって、第１の半導体領域は、その上面部分にエピタキシャル層を有することを特徴とするものである。

また、この発明のうち請求項５に記載の半導体装置は、請求項３又は４に記載の半導体装置であって、ソース・ドレイン領域の底面は、第１の多孔質層の上面に近接して第１の多孔質層の上面よりも上方に位置することを特徴とするものである。

また、この発明のうち請求項６に記載の半導体装置は、請求項３又は４に記載の半導体装置であって、ソース・ドレイン領域の底面は、第１の多孔質層の上面に近接して第１の多孔質層の上面よりも下方に位置することを特徴とするものである。

また、この発明のうち請求項７に記載の半導体装置は、請求項３〜６のいずれか一つに記載の半導体装置であって、第１の半導体領域は、第１の多孔質層よりも深い位置に形成された、第１導電型の高濃度不純物領域を有することを特徴とするものである。

また、この発明のうち請求項８に記載の半導体装置は、請求項３〜７のいずれか一つに記載の半導体装置であって、第１の半導体領域に隣接して形成された、第２導電型の第２の半導体領域と、第２の半導体領域の内部に埋め込み層として形成された、第１の多孔質層に繋がる第２の多孔質層と、第１の半導体領域と第２の半導体領域との境界部分において、第１及び第２の半導体領域の上面から、第１及び第２の多孔質層の底面よりも深く形成されたトレンチ型素子分離構造とをさらに備えることを特徴とするものである。

また、この発明のうち請求項９に記載の半導体装置の製造方法は、（ａ）第１の多孔質層が埋め込み層として内部に形成された、第１導電型の第１の半導体領域を形成する工程と、（ｂ）第１の半導体領域の上面内に、第１導電型と異なる第２導電型のソース・ドレイン領域を選択的に形成する工程とを備え、第１の半導体領域とソース・ドレイン領域の底面との接合部分に生じる空乏層は、第１の多孔質層内に存在し得ることを特徴とするものである。

また、この発明のうち請求項１０に記載の半導体装置の製造方法は、請求項９に記載の半導体装置の製造方法であって、工程（ａ）は、（ａ−１）第１の多孔質層を形成する工程と、（ａ−２）第１の多孔質層の上面上にエピタキシャル層を形成する工程とを有することを特徴とするものである。

また、この発明のうち請求項１１に記載の半導体装置の製造方法は、請求項９又は１０に記載の半導体装置の製造方法であって、工程（ｂ）は、（ｂ−１）第１の半導体領域の上面内に、第２導電型の不純物を導入する工程と、（ｂ−２）工程（ｂ−１）によって導入した不純物を熱拡散する工程とを有し、工程（ｂ−１）の完了時において、第１の半導体領域とソース・ドレイン領域との界面に生じるｐｎ接合は、第１の多孔質層の上面よりも上方に形成されていることを特徴とするものである。

また、この発明のうち請求項１２に記載の半導体装置の製造方法は、請求項１１に記載の半導体装置の製造方法であって、工程（ｂ−２）の完了後において、ソース・ドレイン領域の底面は、第１の多孔質層の上面に近接して第１の多孔質層の上面よりも上方に位置することを特徴とするものである。

また、この発明のうち請求項１３に記載の半導体装置の製造方法は、請求項１１に記載の半導体装置の製造方法であって、工程（ｂ−２）の完了後において、ソース・ドレイン領域の底面は、第１の多孔質層の上面に近接して第１の多孔質層の上面よりも下方に位置することを特徴とするものである。

また、この発明のうち請求項１４に記載の半導体装置の製造方法は、請求項９〜１３のいずれか一つに記載の半導体装置の製造方法であって、（ｃ）第１の半導体領域内の第１の多孔質層よりも深い位置に、第１導電型の高濃度不純物領域を形成する工程をさらに備えることを特徴とするものである。

また、この発明のうち請求項１５に記載の半導体装置の製造方法は、請求項９〜１４のいずれか一つに記載の半導体装置の製造方法であって、工程（ａ）においては、第１の半導体領域に隣接して、第２導電型の第２の半導体領域も形成され、第２の半導体領域の内部には、第１の多孔質層に繋がる第２の多孔質層が埋め込み層として形成され、（ｄ）第１の半導体領域と第２の半導体領域との境界部分において、第１及び第２の半導体領域の上面から、第１及び第２の多孔質層の底面よりも深いトレンチ型素子分離構造を形成する工程をさらに備えることを特徴とするものである。

図８は、ポーラスシリコン層１１の形状を具体的に示す断面図である。ポーラスシリコン層１１は実際には図８のように入り組んだ形状となるが（より具体的には、後述する文献３のpp470、Fig.4、あるいは文献４のpp379、Fig.2を参照されたい）、本明細書においては、図７に示したようにポーラスシリコン層１１の形状を簡略化して記載する。なお、ポーラスシリコン層１１の膜厚は化成時間及び化成電流密度によって制御することができ、また、ポーラスシリコン層１１の密度（シリコン部２ａと空孔部２ｂとの比に相当する）はＨＦ溶液５２の濃度によって制御することができる（ＳＯＩ構造形成技術、pp181-185、古川静二郎著、1987年、産業図書：（文献２）参照）。

【００４７】
【発明の効果】
この発明のうち請求項１に係るものによれば、ＣＭＰ法によって基板の裏面側から基板を研磨する際に、第１の半導体層を研磨のストッパとして利用することができる。また、基板の裏面側から基板をエッチングする際に、第１の半導体層をエッチングストッパとして利用することができる。さらに、第１の半導体層を境界として、半導体素子が形成されている第２の半導体層を基板から剥離することができる。

また、この発明のうち請求項３に係るものによれば、バルク基板を用いた半導体装置よりも空乏層の幅が拡がるため、また、多孔質層内に存在する空乏層の比誘電率はバルク基板内に存在する空乏層の比誘電率よりも小さいため、接合容量を低減できる。従って、半導体装置の動作の高速化及び消費電力の低減を図ることができる。また、ＳＯＩ基板を用いた半導体装置とは異なり、第１の多孔質層よりも上方の第１の半導体領域の電位を第１の半導体領域の裏面側から第１の多孔質層を介して固定することができるため、半導体装置の動作の安定性を確保することもできる。

また、この発明のうち請求項４に係るものによれば、ソース・ドレイン領域をエピタキシャル層内に形成することができる。

また、この発明のうち請求項５に係るものによれば、ソース・ドレイン領域の底面が、第１の多孔質層の上面に近接して第１の多孔質層の上面よりも上方に位置するため、第１の半導体領域とソース・ドレイン領域の底面との接合部分に生じる空乏層を、第１の多孔質層内に存在させることができる。

また、この発明のうち請求項６に係るものによれば、ソース・ドレイン領域の底面が、第１の多孔質層の上面に近接して第１の多孔質層の上面よりも下方に位置するため、第１の半導体領域とソース・ドレイン領域の底面との接合部分に生じる空乏層を、第１の多孔質層内に存在させることができる。

また、この発明のうち請求項７に係るものによれば、高濃度不純物領域は抵抗が小さいため、ラッチアップの発生を抑制することができる。加えて、第１の多孔質層よりも上方の第１の半導体領域の電位を第１の半導体領域の裏面側から第１の多孔質層を介して固定するにあたり、第１の多孔質層の高抵抗を低抵抗の高濃度不純物領域によって緩和することができ、半導体装置の動作の安定性をさらに高めることができる。

また、この発明のうち請求項８に係るものによれば、トレンチ型素子分離構造は第１及び第２の多孔質層の底面よりも深く形成されているため、第１の半導体領域と第２の半導体領域との界面に生じるｐｎ接合が第１及び第２の多孔質層内に形成されることを回避することができる。

また、この発明のうち請求項９に係るものによれば、バルク基板を用いた半導体装置よりも空乏層の幅が拡がるため、また、多孔質層内に存在する空乏層の比誘電率はバルク基板内に存在する空乏層の比誘電率よりも小さいため、接合容量を低減できる。従って、半導体装置の動作の高速化及び消費電力の低減を図ることができる。また、ＳＯＩ基板を用いた半導体装置とは異なり、第１の多孔質層よりも上方の第１の半導体領域の電位を第１の半導体領域の裏面側から第１の多孔質層を介して固定することができるため、半導体装置の動作の安定性を確保することもできる。

また、この発明のうち請求項１０に係るものによれば、ソース・ドレイン領域をエピタキシャル層内に形成することができる。

また、この発明のうち請求項１１に係るものによれば、第１の多孔質層の空孔部に打ち込まれた不純物が第１の多孔質層の下方に突き抜けて、ｐｎ接合が第１の多孔質層の底面よりも下方に形成されることを回避することができる。

また、この発明のうち請求項１２に係るものによれば、ソース・ドレイン領域の底面が、第１の多孔質層の上面に近接して第１の多孔質層の上面よりも上方に位置するため、第１の半導体領域とソース・ドレイン領域の底面との接合部分に生じる空乏層を、第１の多孔質層内に存在させることができる。

また、この発明のうち請求項１３に係るものによれば、ソース・ドレイン領域の底面が、第１の多孔質層の上面に近接して第１の多孔質層の上面よりも下方に位置するため、第１の半導体領域とソース・ドレイン領域の底面との接合部分に生じる空乏層を、第１の多孔質層内に存在させることができる。

また、この発明のうち請求項１４に係るものによれば、高濃度不純物領域は抵抗が小さいため、ラッチアップの発生を抑制することができる。加えて、第１の多孔質層よりも上方の第１の半導体領域の電位を第１の半導体領域の裏面側から第１の多孔質層を介して固定するにあたり、第１の多孔質層の高抵抗を低抵抗の高濃度不純物領域によって緩和することができ、半導体装置の動作の安定性をさらに高めることができる。

また、この発明のうち請求項１５に係るものによれば、第１及び第２の多孔質層の底面よりも深いトレンチ型素子分離構造を形成するため、第１の半導体領域と第２の半導体領域との界面に生じるｐｎ接合が第１及び第２の多孔質層内に形成されることを回避することができる。