JP2000174972A - 印刷デ―タフォ―マット変換装置 - Google Patents

印刷デ―タフォ―マット変換装置

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JP2000174972A
JP2000174972A JP11180903A JP18090399A JP2000174972A JP 2000174972 A JP2000174972 A JP 2000174972A JP 11180903 A JP11180903 A JP 11180903A JP 18090399 A JP18090399 A JP 18090399A JP 2000174972 A JP2000174972 A JP 2000174972A
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ウォン ギュ キム
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Daewoo Telecom Ltd
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Abstract

(57)【要約】 【課題】 水平印刷方式のデータフォーマットを垂直印
刷方式のデータフォーマットに変換するための印刷デー
タフォーマット変換装置を提供する。 【解決手段】 １回のＤＭＡ動作サイクルに対応して所
定の読出開始アドレスデータに対してＮ値に対応する読
出アドレスオフセット値データを加算して第１貯蔵領域
からＫバイトのデータを読み出すための読出アドレスデ
ータを生成し、所定の記録開始アドレスデータに対して
Ｍ値に対応する記録アドレスオフセット値データを加算
して第２貯蔵領域に対してＫバイトのデータを記録する
ための記録アドレスデータを生成するアドレス発生手段
と、データメモリ手段から読出されたＫバイトのデータ
を同一なビット同士に分離組み合わせて第２貯蔵領域に
貯蔵するためのＫバイトのデータを生成するデータフォ
ーマット変換手段を備え、ＣＰＵに対してバス要求信号
を出力しＣＰＵからバス許可信号が入力すれば前記アド
レス発生手段を制御してデータフォーマット変換動作を
実行制御するＤＭＡコントロール手段とからなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばファクシミ
リ装置等に採用されてサーマルヘッドなどのための水平
印刷方式のデータフォーマットをインクジェットプリン
タやバブルジェットプリンタなどの垂直印刷方式のデー
タフォーマットに変換するための印刷データフォーマッ
ト変換装置に関する。
【０００２】
【従来の技術】現在、一般家庭や会社等においては原稿
や文書などを相互に送受信できるファクシミリ装置が幅
広く普及しており、最近では、既存のＰＳＴＮ網ではな
くインターネット網などを介して相互文書データを送受
信できるインターネットファクシミリ装置も開発されて
普及しつつある。
【０００３】図１は現在一般に使われているファクシミ
リ装置の構成を概略的に示したブロック構成図である。
図面において、参照番号１は原稿や文書をイメージスキ
ャニングしてそれに対応する画像データを出力するスキ
ャナーであり、２はＰＳＴＮ網やインターネット網に結
合され他のファクシミリ装置やその他の画像データ送受
信装置とデータ送受信を実行するモデム部、３はこのモ
デム部２を介して受信された画像データを貯蔵するため
の受信データ貯蔵部３ａと前記スキャナー１によりイメ
ージスキャニングされた画像データを貯蔵するためのス
キャンデータ貯蔵部３ｂを備えて送受信データを貯蔵す
るデータメモリ、４は前記データメモリ３に貯蔵される
受信データ及びスキャンデータを文書として出力するた
めの印刷部である。
【０００４】また、図面において、参照番号５はファク
シミリ装置の全体を制御するためのＣＰＵである。該Ｃ
ＰＵ５は、特に前記スキャナー１によりイメージスキャ
ニングされた画像データを所定のアルゴリズムによって
圧縮してモデム部２に出力する。そして、モデム部２を
介して受信された相手方ファクシミリ装置や画像データ
送受信装置からの画像データは所定のアルゴリズムによ
って伸張処理してデータメモリ３に貯蔵した後、印刷部
４を介して出力制御するようになる。
【０００５】即ち、前記構成においては、文書送信時、
スキャナー１によりイメージスキャニングされたデータ
はデータメモリ３のスキャンデータ貯蔵部３ｂに貯蔵さ
れ、ＣＰＵ５は前記スキャンデータ貯蔵部３ｂに貯蔵さ
れた画像データを圧縮処理してモデム部２に出力するよ
うになる。そして、文書受信時にはモデム部２を通じて
受信された画像データがデータメモリ３の受信データ貯
蔵部３ａに貯蔵され、ＣＰＵ５は前記受信データ貯蔵部
３ａに貯蔵されている受信データを伸張処理して印刷部
４に出力する。また、使用者がスキャナー１を通じてイ
メージスキャニングされた画像データについて印刷命令
を入力した場合、ＣＰＵ５は前記データメモリ３のスキ
ャンデータ貯蔵部３ｂに貯蔵されている画像データを印
刷部４に出力制御することにより、スキャニング入力さ
れた画像データを文書として出力するようになる。
【０００６】一方、前記の構成において、印刷部４は、
通常熱転写ヘッド（Thermal PrintHead）を利用する感
熱記録方式を採用している。前記熱転写ヘッドは、水平
的に配列された多数の発熱素子を備えて構成されるの
で、ファクシミリ装置において、スキャナー１から出力
されるイメージスキャニングデータとモデム部２を通し
て送受信されるデータは水平印刷方式のデータフォーマ
ットを持つように規格化されている。
【０００７】図２は従来の水平印刷方式のデータフォー
マット構成を説明するための図面であって、これは、例
えば、水平方向に３２４バイト、即ち２５９２ドットの
画素を印刷できる熱転写ヘッドを使用する場合の例を示
した図である。即ち、図面から分かるように、従来のフ
ァクシミリ装置においては熱転写ヘッドに対して順次に
３２４バイトの印刷データを供給して１ラインに対する
印刷を実行した後、引き続き次の３２４バイトの印刷デ
ータを熱転写ヘッドに供給する方法で相手方ファクシミ
リ装置またはスキャナー１によりイメージスキャニング
されたデータを印刷するようになる。
【０００８】一方、図４は前記熱転写ヘッドに対して供
給する印刷データを貯蔵するデータメモリ３のメモリマ
ップ構成を示した図であって、データメモリ３には印刷
部４に供給する印刷データがその供給順序に応じてアド
レス順に貯蔵される。即ち、図４において印刷データが
貯蔵される初期アドレスが６７００ＢＢＨとする時、図
２，図３においてライン１を印刷するための３２４バイ
トのデータは６７００ＢＢＨ〜６７０１ＦＥＨのアドレ
スに対して順次に貯蔵され、またライン２を印刷するた
めの３２４バイトのデータは６７０１ＦＦＨ〜６７０３
４２Ｈ…、ライン７は６７０８５３Ｈ〜６７０９９６Ｈ
…、ライン５６は６７４６５７Ｈ〜６７４７９４Ｈ…の
アドレスに対して順次貯蔵される。
【０００９】そして、図１において、ＣＰＵ５はデータ
メモリ３についてアドレスデータを順次増加しながら、
印刷データを読出し、その読出された印刷データを印刷
部４に出力することで、モデム部２を通じて受信された
データやスキャナー１によりイメージスキャニングされ
たデータを文書として出力する。ところが、前述したよ
うに熱転写ヘッドを利用するファクシミリ装置において
は、その記録方式として感熱記録方式を採用している
が、このような感熱記録方式は、一般的な印刷用紙では
なく感熱記録紙を使用しなければないらない面倒さがあ
る。また、前記感熱記録方式は一般にその印字品質が非
常に悪く、特に前記感熱記録紙は熱に脆弱であり、出力
文書を安全かつ長期に保管することが非常に難しいた
め、通常ファクシミリ装置を通じて出力された文書は複
写装置を通じて複写して保管している。これは使用者に
大きな不便となっている。
【００１０】従って、前述した事情に鑑みて、最近はフ
ァクシミリ装置にレーザービームプリンタやインクジェ
ットプリンタ、またはバブルジェットプリンタを採用す
ることにより、高品位の印刷文書を提供しようとする試
みがなされており、特に前記レーザービームプリンタは
高価なことから、インクジェットプリンタやバブルジェ
ットプリンタを採用する試みがなされている。
【００１１】しかし、ファクシミリ装置にインクジェッ
トやバブルジェットプリンタを採用するにあたっては次
のような問題がある。一般にファクシミリ装置のように
熱転写ヘッドを採用する装置、即ち水平印刷方式を採用
する装置においては、図２，図３において説明した通
り、その印刷動作が水平ライン単位になされるので、図
１においてスキャナー１やモデム部２を介して入力され
る画像データは、それぞれの印刷ラインに対応して順次
に入力され、このような入力画像データは、図４におい
て説明した通り、データメモリ３にアドレス順に、順次
貯蔵される。
【００１２】ところが、インクジェットプリンタやバブ
ルジェットプリンタのように垂直印刷方式を採用してい
るプリンタにおいては、該当プリンタヘッドのヘッドピ
ンが印刷用紙に対して垂直方向に配列されるので、プリ
ンタヘッドが、例えば垂直方向に５６個のヘッドピンを
備えて構成される場合は、図３において斜線で示したよ
うに、印刷ラインの垂直方向に、例えば７バイトのデー
タずつ順次にプリンタヘッドに供給することが求められ
る。即ち、図２，図３においてａ，ｂ…の順に印刷デー
タを供給することが必要になる。従って、水平印刷方式
にともなう印刷データをインクジェットプリンタやバブ
ルジェットプリンタを介して印刷する場合は、その印刷
データフォーマットを変更する必要がある。
【００１３】一方、従来は前記データフォーマット変換
動作をＣＰＵによる演算動作、即ちソフトウェア的な方
法を通じて実行するようになされたものがあった。この
ようなソフトウェア的な方法においては、ＣＰＵが優先
的に一つの印刷ブロック、即ちライン１〜ライン５６に
対して最初のデータバイトＢ１をデータメモリ３から各
々読出した後、その最上位データビットＤ７に基づき７
バイトの印刷データを生成してプリンタヘッドに供給
し、引き続き前記各データバイトＢ１の次のデータビッ
トＤ６、Ｄ５…、Ｄ０に対して順次的なデータ変換を実
行してプリンタヘッドに供給するようになる。そして、
このような動作を、ライン１〜ライン５６の各データバ
イトＢ２〜Ｂ３２４について実行することによって、一
つの印刷ブロックに対する印刷動作を実行するようにな
る。引き続き、ＣＰＵは、前記印刷ブロック（ライン１
〜ライン５６）に対する印刷動作が終了すれば、その次
の印刷ブロック、即ちライン５７〜ライン１１２につい
て前述した動作を実行する手順にて印刷動作を実行す
る。
【００１４】ところが、前述したデータ変換動作を実行
するにあたって、ＣＰＵは、図４に示したデータメモリ
３について優先的にライン１〜ライン５６に対応する印
刷データのうちデータバイトＢ１に該当するアドレスデ
ータ、即ち６７００ＢＢＨ、６７０１ＦＦＨ…、６７０
８５３Ｈ、６７０９９７Ｈ…、６７４６５７Ｈを生成
し、これに基づき前記データバイトＢ１を読出した後、
この読出されたデータバイトをデータ変換してプリンタ
ヘッドに供給するという、一連の動作をＢ２〜Ｂ３２４
の各データバイトについて順次に実行することにより、
一つの印刷ブロックに対する印刷動作を終了するように
なる。そして、このような複雑なデータ変換動作を相次
ぐ次の印刷ブロックに対して再び実行する煩わしい動作
を行う必要かある。従って、前述した従来の方法におい
ては、そのデータ変換動作のためのソフトウェアの実現
が簡単でないことは勿論、これをソフトウェア的に構成
したとしても前述した複雑な処理過程はＣＰＵの動作速
度を大幅に落とし、結局、ファクシミリ装置の印刷速度
を大幅に低下させることになる。
【００１５】
【発明が解決しようとする課題】本発明は前述した事情
に鑑みて創案されたものであり、その目的は、ハードウ
ェア的な構成を通じて水平印刷方式のデータフォーマッ
トを垂直印刷方式のデータフォーマットに変換できる印
刷データフォーマット変換装置を提供することにある。
また、本発明の他の目的は、ＤＭＡ（Direct Ｍemory A
ccess ）方式を通じてデータ変換動作を実行することに
より、ＣＰＵの処理速度に影響を与えずに高速でデータ
変換を実行できる印刷データフォーマット変換装置を提
供することにある。本発明のさらに他の目的は、ファク
シミリ装置に採用されるプリンタヘッドまたはエンジン
の仕様に応じて、その印刷データフォーマットを容易に
変更設定できる印刷データフォーマット変換装置を提供
することにある。
【００１６】
【課題を解決するための手段】前述した目的を実現する
ための本発明の第１観点にともなう印刷データフォーマ
ット変換装置は、１ライン当りＮバイトのデータを水平
印刷するようになされた水平印刷方式の印刷データフォ
ーマットを一度にＭバイトの単位に垂直印刷を実行させ
る垂直印刷方式の印刷データフォーマットに変換する印
刷データフォーマット変換装置において、水平印刷方式
のデータがアドレス順に順次貯蔵される第１貯蔵領域
と、データフォーマット変換された垂直印刷方式のデー
タを貯蔵するための第２貯蔵領域を備えるデータメモリ
手段と、１回のＤＭＡ動作サイクルに対応して所定の読
出開始アドレスデータについて前記Ｎ値に対応する読出
アドレスオフセット値データを加算して前記第１貯蔵領
域からＫバイトのデータを読み出すための読出アドレス
データを生成し、所定の記録開始アドレスデータについ
て前記Ｍ値に対応する記録アドレスオフセット値データ
を加算して前記第２貯蔵領域に対してＫバイトのデータ
を記録するための記録アドレスデータを生成するアドレ
ス発生手段と、前記データメモリ手段から読み出された
Ｋバイトのデータを同一なビット同士に分離組み合わせ
て前記第２貯蔵領域に貯蔵されるためのＫバイトのデー
タを生成するデータフォーマット変換手段と、ＤＭＡ動
作サイクルを設定するためのタイマーとを備え、前記タ
イマーからの出力信号に対応してＣＰＵについてバス要
求信号を出力し、ＣＰＵからバス許可信号が入力されれ
ば前記アドレス発生手段を制御してデータフォーマット
変換動作を実行制御するＤＭＡコントロール手段と、前
記ＤＭＡコントロール手段から出力されるバス要求信号
の回数がＭ値になればインタラプト信号を出力する計数
手段と、前記インタラプト信号に対応して前記アドレス
発生手段について読出及び記録開始アドレスデータと読
出及び記録アドレスオフセット値データを登録すると共
に前記タイマーを駆動制御するＣＰＵとを含んで構成さ
れることを特徴とする。
【００１７】また、前記記録アドレスオフセット値デー
タはＭ／Ｋに設定されることを特徴とする。そして、前
記アドレス発生手段は前記第１貯蔵領域から印刷データ
を読出すための読出開始アドレスデータと前記第２貯蔵
領域に印刷データを記録するための記録開始アドレスデ
ータを貯蔵するための開始アドレス貯蔵手段と、前記開
始アドレス貯蔵手段に貯蔵されている読出開始アドレス
データと記録開始アドレスデータを選択的に出力するた
めの第１マルチプレクサと、前記第１マルチプレクサか
ら出力される読出開始アドレスデータを順次に増やすた
めのカウンターと、読出／記録アドレスオフセット値貯
蔵手段を備え、前記第１マルチプレクサから出力される
読出または記録アドレスデータについて前記読出／記録
アドレスオフセット値を選択的に加算して出力する読出
／記録アドレス生成手段と、データバスを介して入力さ
れる読出／記録開始アドレスデータと、前記カウンター
または読出／記録アドレス生成手段から出力されるアド
レスデータに基づき前記開始アドレス貯蔵手段について
開始アドレスデータを登録する開始アドレス設定手段と
を含めて構成されることを特徴とする。
【００１８】また、本発明の第２観点による印刷データ
フォーマット変換装置は、データバス及びアドレスバス
と結合させるためのポートを備え、前記データバスを介
して入力される読出及び記録開始アドレスデータと読出
及び記録アドレスオフセット値を貯蔵するための貯蔵手
段を備え、所定の制御信号に応じて前記貯蔵手段に貯蔵
されたデータに基づき読出及び記録アドレスを生成する
アドレス発生手段と、前記アドレス発生手段から生成さ
れた読出アドレスデータにより読み出された所定バイト
のデータを同一なビット同士に分離組み合わせるデータ
フォーマット変換手段と、ＤＭＡ動作サイクルを設定す
るためのタイマーを備え、前記タイマーからの出力信号
に対応してバス要求信号を出力し、バス許可信号が入力
されればアドレス発生手段とデータフォーマット変換手
段を制御してデータフォーマット変換動作を実行制御す
るＤＭＡコントロール手段と、実行すべきＤＭＡ動作サ
イクルの実行回数を貯蔵するための貯蔵手段を備え、前
記バス要求信号の出力回数を計数してその計数値が前記
実行回数に達すればＤＭＡ実行終了信号を出力する計数
手段を含めて構成されることを特徴とする。
【００１９】前述した構成の本発明によれば、水平印刷
方式にともなう印刷データをハードウェアー的な構成を
通じて垂直印刷方式にともなう印刷データに変換するの
で、データ変換のためのソフトウェア的な負担が大幅に
軽減される。そして、前記印刷データフォーマット変換
動作がＤＭＡコントロール手段によるＤＭＡ動作を通じ
て実行されるので、データフォーマット変換のためのＣ
ＰＵの負担が大幅に軽減され、かつデータ変換速度を高
速で実行できるようになる。また、アドレス発生手段に
セットされる記録アドレスオフセット値データと読出ア
ドレスオフセット値データを変更することで、多様なプ
リンタエンジンの仕様に対応できるようになる。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。図５は本発明の一実施例による印刷デ
ータフォーマット変換装置の構成を示したブロック構成
図である。図５において、参照番号４０はファクシミリ
装置の全体を制御するためのＣＰＵであり、５０は印刷
するデータとデータフォーマット変換された印刷データ
が貯蔵されるデータメモリ、６０は前記ＣＰＵ４０から
入力される所定のデータ値、即ち読出開始アドレスデー
タ、記録開始アドレスデータ、読出アドレスオフセット
値（Source Address Offset Value ）及び記録アドレス
オフセット値（Destination Address Offset Value ）
と後述するＤＭＡコントローラ７０から印加される各種
制御信号に基づき前記データメモリ５０に対する読出ア
ドレス及び記録アドレスを生成するアドレス発生部であ
る。
【００２１】また、参照番号７０は、前記データメモリ
５０に対するＤＭＡ動作を制御するＤＭＡコントローラ
であって、これはＤＭＡ動作タイミングを決定するため
のタイマー７１と、前記データメモリ５０から読出され
たデータ、即ち一般的な水平印刷方式に対応するフォー
マットを備えたデータを垂直印刷方式にともなうデータ
フォーマットに変換するデータフォーマット変換部７２
を備えて構成される。また、参照番号８０は前記ＤＭＡ
コントローラ７０から出力されるバス要求信号ＢＲえが
クロック信号入力端ＣＫに結合され、そのバス要求信号
ＢＲの出力回数を計数するタイマー装置である。このタ
イマー装置８０は、内部に係数値データを貯蔵するため
のレジスターを備え、前記バス要求信号ＢＲの計数値が
前記計数値に達すれば、例えばハイレベルの計数完了信
号を出力するようになり、この計数完了信号はＣＰＵ４
０にインタラプト信号ＩＮＴとして入力される。また、
タイマー装置８０は前記計数完了信号と共に駆動停止信
号ＳＴＯＰをＤＭＡコントローラ７０に入力すること
で、ＤＭＡコントローラ７０の駆動を停止させる。
【００２２】また、前記タイマー装置８０から出力され
る計数完了信号は、例えばシフトレジスターより構成さ
れる遅延回路８１を通じてＯＲゲート８２の入力として
結合され、ＯＲゲート８２はこの遅延回路８１の出力と
システムリセット信号ＲＥＳＥＴを論理和して、その結
果信号を前記タイマー装置８０にクリア信号として入力
する。即ち、前記タイマー装置８０は該当装置から出力
される計数完了信号に応じてクリアされるよう構成され
ている。そして、前記ＣＰＵ４０とデータメモリ５０、
アドレス発生部６０、ＤＭＡコントローラ７０及びタイ
マー装置８０はアドレスバス９０とデータバス１００を
通じて相互結合され、前記アドレスバス９０及びデータ
バス１００はバスアビター（BUS Arbiter ）によりＣＰ
Ｕ４０やＤＭＡコントローラ７０が選択的に制御するよ
うに構成されている。
【００２３】引き続き、前記の構成よりなる印刷データ
フォーマット変換装置の動作概念を図６乃至図８に基づ
き説明する。図６は、図５に示した装置の動作タイミン
グを示した動作タイミング図であり、図７は本発明によ
りデータ変換される印刷データのフォーマット構成を示
した図である。また、図７は水平方向への印刷データ量
が３２４バイトであり、インクジェットプリンタ（また
はバブルジェットプリンタ）のヘッドピンが垂直方向に
５６（７バイト）個が備えられている例を示した図であ
る。そして図７においては、一番目の印刷ラインに対応
する３２４個のデータバイトがＢ（１、１）、Ｂ（１、
２）…、Ｂ（１、３２４）、二番目印刷ラインに対応す
るデータバイトがＢ（２、１）、Ｂ（２、２）…、Ｂ
（２、３２4）、ｎ番目印刷ラインに対応するデータバ
イトがＢ（ｎ、１）、Ｂ（ｎ、２）…、Ｂ（ｎ、３２
４）という方式で示されている。また、図８は、図７に
示した各データバイトがデータメモリ５０に貯蔵されて
いる状態を示した図であって、ここでは、図４に対応し
て印刷データがデータメモリ５０の６７００ＢＢＨのア
ドレス番地から順次に貯蔵されている例について説明す
る。
【００２４】図５において、データメモリ５０に貯蔵さ
れている印刷データに対するデータ変換動作はＤＭＡコ
ントローラ７０によるＤＭＡ動作を通じて実行され、こ
のようなＤＭＡ動作は、ＣＰＵ４０が前記ＤＭＡコント
ローラ７０に備えたタイマー７１を駆動制御する方法を
通じて実行される。即ち、ＣＰＵ４０は、ＤＭＡコント
ローラ７０のタイマー７１に備えたレジスターに対し、
アドレスバス９０とデータバス１００を通じて所定のデ
ータ値をセットした後、図６に示す通り、オン／オフ信
号（ＯＮ／ＯＦＦ）をハイレベルに設定することによ
り、前記タイマー７１を駆動させ、タイマー７１はその
セットされたデータ値に対応して一定時間の間隔にパル
ス信号を出力する。
【００２５】引き続き、ＤＭＡコントローラ７０は、前
記タイマー７１から出力されるパルス信号の上昇エッジ
に対応してＣＰＵ４０に対するバス要求信号ＢＲをロー
レベルに設定し、これに対してＣＰＵ４０がバス許可信
号ＢＲをローレベルに設定すれば、ＤＭＡ動作を通じて
データ変換動作を実行するようになる。また、このよう
なデータ変換動作が終了すれば、ＤＭＡコントローラ７
０は、前記バス要求信号をハイレベルに設定し、これに
対してＣＰＵ４０は、バス許可信号ＢＧをハイレベルに
設定することにより、１サイクルのＤＭＡ動作が終了す
る。即ち、前記タイマー７１のレジスターにセットされ
るデータ値は、１サイクルのＤＭＡ動作時間に対応す
る。そして、前記ＤＭＡ動作は、図６の（Ｂ）〜（Ｄ）
に示した通り、タイマー７１の出力の上昇エッジに対応
して実行が続けられる。このような持続的なＤＭＡ動作
はタイマー装置８０からの駆動停止信号ＳＴＯＰにより
終了する。
【００２６】また、前記ＤＭＡコントローラ７０は、前
記１サイクルのＤＭＡ動作中にデータメモリ５０に貯蔵
されている印刷データのうち例えば８バイトに対するデ
ータフォーマット変換を実行する。即ち、８バイトのデ
ータをデータメモリ５０から読出してデータフォーマッ
ト変換を実行した後、その変換された８バイトのデータ
を再びデータメモリ５０に貯蔵する。そして、データメ
モリ５０に対するデータ読出及び記録のためのアドレス
データはアドレス発生部６０により生成され出力され
る。
【００２７】一方、前記アドレス発生部６０は、ＣＰＵ
４０によりセットされる所定のデータ値、即ち読出開始
アドレスデータ及び記録開始アドレスデータと読出アド
レスオフセット値データ及び記録アドレスオフセット値
データに基づきデータメモリ５０に対する読出及び記録
アドレスデータを生成する。ここで、前記読出開始アド
レスデータは、図７及び図８において各フォーマット変
換ブロックの開始アドレスデータに対応する。即ち、図
７及び図８において前記読出開始アドレスデータは、”
６７００ＢＢＨ”、”６７０ＡＤＢＨ”…と設定され
る。そして、アドレス発生部６０は、前記、”６７００
ＢＢＨ”の読出開始アドレスデータと読出アドレスオフ
セット値データに基づき第１フォーマット変換ブロッ
ク、即ちＢ（１、１）からＢ（８、３２４）までのデー
タバイトを読出すためのアドレスデータを生成し、”６
７０ＡＤＢＨ”の読出開始アドレスデータと、読出アド
レスオフセット値データに基づき第２フォーマット変換
ブロック、即ちＢ（９、１）からＢ（１６、３２４）ま
でのデータバイトを読出すためのアドレスデータを生成
する。
【００２８】また、前記記録開始アドレスデータは、デ
ータフォーマット変換されたデータを再びデータメモリ
５０に対して貯蔵する場合の初期アドレスに対応するも
のであって、ＣＰＵ４０はデータメモリ５０に対する初
期記録アドレスが、例えば”５Ｅ７Ｃ０６Ｈ”の場合、
この値から後述する記録アドレスオフセット値”７Ｈ”
を減じた”５Ｅ７ＢＦＦＨ”を記録開始アドレスとして
設定する。そして、前記読出開始アドレスデータと記録
開始アドレスデータは一つのフォーマット変換ブロック
に対するデータフォーマットの変換が終了する際毎に、
ＣＰＵ４０によりセットされるが、ＣＰＵ４０は、タイ
マー装置８０からインタラプト信号ＩＮＴが印加される
毎にその以前の読出開始アドレスデータに対して３２４
×８、即ち、”Ａ２０Ｈ”を加算する方法を通じて新た
な読出開始アドレスデータを生成し、その以前の記録開
始アドレスデータに対して、”１Ｈ”を加算する方法を
通じて新たな記録開始アドレスデータを生成する。
【００２９】また、前記読出アドレスオフセット値デー
タは、水平方向への印刷データ量に対応し、記録アドレ
スオフセット値データは、インクジェットプリンタのプ
リンタヘッド構成に対応して設定されるものであって、
前述したように水平方向への印刷データ量、即ち図７に
示したように、１水平ラインに対応するデータバイトの
数が３２４の場合の読出アドレスオフセット値データ
は、１４４Ｈ（３２４=１×１６2＋４×１６1 ＋４×１
６0 ）即ち、”0100 0100”に設定され、プリンタヘッ
ドの垂直方向へのヘッドピン数が５６（７バイト）の場
合の記録アドレスオフセット値は７Ｈ、即ち、”0000 0
000 0111”に設定される。また、前記読出アドレスオフ
セット値及び記録アドレスオフセット値はＣＰＵ４０の
例えばプログラムメモリ（図示せず）に設定されるもの
で、これはファクシミリ装置を製造する際のプリンタの
エンジン特性によって適切な値に設定される。
【００３０】前記アドレス発生部６０は、優先的に、Ｃ
ＰＵ４０により設定された読出開始アドレスデータ、即
ち、”６７００ＢＢＨ”に対して読出アドレスオフセッ
ト値データ、即ち、”１４４Ｈ”を０〜７回加算する方
法を通じて８個の読出アドレス、即ち、”６７００ＢＢ
Ｈ”、”６７０１ＦＦＨ”…、”６７０８５３Ｈ”、”
６７０９９７Ｈ”の読出アドレスを生成して出力する。
従って、この時、データメモリ５０からは、図７及び図
８から分かるように、Ｂ（１、１）、Ｂ（２、１）、
…、Ｂ（７、１）、Ｂ（８、１）のデータバイトが読み
出されて出力される。引き続き、上記の通り読み出され
た８バイトのデータはＤＭＡコントローラ７０のデータ
フォーマット変換部７２に入力されてフォーマット変換
が実行された後、再び前記アドレス発生部６０により生
成出力される記録アドレスデータによって順次に前記デ
ータメモリ５０に貯蔵される。
【００３１】図９は前記ＤＭＡコントローラ７０に備え
るデータフォーマット変換部７２の構成を示した回路構
成図である。図９において、データフォーマット変換部
７２はデータバス１００に対して例えば８個のレジスタ
ー７２１〜７２８が並列に結合され、前記各レジスター
７２１〜７２８は所定のチップ選択信号ＣＳ１０〜ＣＳ
１７によりデータバス１００上のデータを貯蔵する。ま
た、前記レジスター７２１〜７２８の出力端には各レジ
スター７２１〜７２８の相互対応されるデータビットを
入力して貯蔵するための例えば８個のレジスター７３１
〜７３８が結合され、前記各レジスター７３１〜７３８
の８ビット出力データはマルチプレクサ７４０の入力と
して結合される。そして、前記マルチプレクサ７４０は
所定の３ビット選択データＳＡ０〜ＳＡ２により前記各
レジスター７３１〜７３８の出力データを選択的に出力
する。
【００３２】前記データフォーマット変換部７２は、前
述したようにデータメモリ５０からＢ１、即ちＢ（１、
１）、Ｂ（２、１）、Ｂ（３、１）…、Ｂ（８、１）の
印刷データが順次に読み出された場合、各印刷データは
チップ選択信号ＣＳ１０〜ＣＳ１７によりレジスター７
２１〜７２８に各々貯蔵され、このレジスター７２１〜
７２８に貯蔵されるデータは同一なビットデータ同士に
分離されて再びレジスター７３１〜７３８に貯蔵され
る。従って、マルチプレクサ７４０からは図１０に示し
た通り、データメモリ５０から読出されたデータ、即ち
Ｂ（１、１）、Ｂ（２、１）、Ｂ（３、１）、…、Ｂ
（８、１）がデータフォーマット変換されたＤＡＴＡ
１、ＤＡＴＡ２、…、ＤＡＴＡ８のデータが出力され
る。そして、前記マルチプレクサ７４０から出力される
データはアドレス発生部６０から出力される記録アドレ
スデータによってデータメモリ５０に貯蔵される。
【００３３】また、アドレス発生部６０は上記の通りＢ
（１、１）、Ｂ（２、１）、Ｂ（３、１）…、Ｂ（８、
１）に対するデータフォーマット変換が終了すれば、前
記Ｂ（１、１）に対する読出アドレスを１増加し、図７
及び図８においてＢ（１、２）に対する読出アドレスデ
ータ、即ち、”６７００ＢＣＨ”を生成した後、ここで
再度読出アドレスオフセット値データ、即ち”１４４
Ｈ”を０〜７回加算する方法を通じて８個の読出アドレ
ス、即ち、”６７００ＢＣＨ”、”６７０２００Ｈ”
…、”６７０８５４Ｈ”、”６７０９９８Ｈ”の読出ア
ドレスを生成することでデータメモリ５０からＢ（１、
２）、Ｂ（２、２）、Ｂ（３、２）…、Ｂ（８、２）の
データバイトを読出す。そして、このような方法を通じ
て１フォーマット変換ブロックの各データバイトＢ１、
Ｂ２…、Ｂ３２４を８バイトずつ読出すためのアドレス
データを生成して出力する。
【００３４】一方、前記アドレス発生部６０は、ＣＰＵ
４０によりセットされた記録開始アドレスデータ、例え
ば、”５Ｅ７ＢＦＦＨ”に対して記録アドレスオフセッ
ト値データ、例えば、”７Ｈ”を加算する方法を通じて
記録アドレスを発生させる。即ち、アドレス発生部６０
は、記録開始アドレスデータに対して、”７Ｈ”を順次
に加算することにより、”５Ｅ７Ｃ０６Ｈ”、”５Ｅ７
Ｃ０ＤＨ”、”５２７Ｃ１４Ｈ”、”５２７Ｃ１ＢＨ”
…の記録アドレスを順に生成して出力する。従って、図
１０のようにデータフォーマット変換された印刷データ
は、図１１に示した通り、”７Ｈ”のアドレス間隔を隔
てて順にデータメモリ５０に貯蔵される。
【００３５】一方、前述したようなデータフォーマット
変換動作が持続され、図７において斜線で示したＢ
（１、１）〜Ｂ（８、３２４）の印刷データに対するデ
ータフォーマットの変換が終了すれば、即ち８バイトず
つ印刷データを読出してデータフォーマット変換を実行
するＤＭＡ動作を３２４回実行すれば、ＣＰＵ４０は、
前述したようにアドレスバス９０及びデータバス１００
を通じて前記アドレス発生部６０に対して読出開始アド
レスデータ及び記録開始アドレスデータを再度セットす
るようになる。即ち、ＣＰＵ４０は、その読出開始アド
レスデータとして、その以前の読出開始アドレスデー
タ、”６７００ＢＢＨ”に対して”Ａ２０Ｈ”を加算す
る方法を通じて、図７において印刷データＢ（９、１）
を読出すためのアドレスデータ”６７０ＡＤＢＨ”をセ
ットし、記録開始アドレスデータとしてはその以前にセ
ットした記録開始アドレスデータ”５Ｅ７ＢＦＦＨ”
に”１Ｈ”を加算したデータ、即ち”５Ｅ７ＣＯＯＨ”
をセットする。
【００３６】従って、この場合は、図７においてＢ
（９、１）〜Ｂ（１６、１）、Ｂ（９、２）〜Ｂ（１
６、２）…、Ｂ（９、３２４）〜Ｂ（１６、３２４）に
対するデータフォーマット変換が実行され、そのフォー
マット変換されたデータは、図１１のＤＡＴＡ Ａ（Ｄ
ＡＴＡ Ａ１、ＤＡＴＡ Ａ２…）で示した通りデータメ
モリ５０に順次に記録される。そして、ＣＰＵ４０は、
前述した動作を印刷データＢ（５６、３２４）に到る時
まで順次実行することにより、第１印刷ブロックに対す
るデータフォーマット変換を実行するようになる。これ
により、前記第１印刷ブロックに対するデータフォーマ
ット変換動作が終了すれば、図１１に示した通り、Ｂ
（１、１）〜Ｂ（８、１）の最上位ビットＤ７がＤＡＴ
Ａ１、Ｂ（９、１）〜Ｂ（１６、１）のＤ７がＤＡＴＡ
Ａ1、Ｂ（１７、１）〜Ｂ（２４、１）のＤ７がＤＡＴ
Ａ Ｂ１…、Ｂ（４９、1）〜Ｂ（５６、１）のＤ７がＤ
ＡＴＡ Ｆ１、Ｂ（１、１）〜Ｂ（６、１）のＤ６がＤ
ＡＴＡ２、Ｂ（９、１）〜Ｂ（１６、１）のＤ６がＤＡ
ＴＡＡ２、Ｂ（１７、１）〜Ｂ（２４、１）のＤ６がＤ
ＡＴＡ Ｂ２…で、データメモリ５０の一連のアドレス
に対応して順次に貯蔵される。即ち、図２、図３におい
てａ、ｂ…で示した一連のデータがデータメモリ５０に
対してアドレス順に順次貯蔵されるので、データメモリ
５０に貯蔵されている印刷データを順次に読出してプリ
ンタ装置に出力することで印刷動作を実行できる。ま
た、このように第１印刷ブロックに対するデータフォー
マット変換動作が終了すれば、再び第２印刷ブロックに
対して前述した動作と同一な動作を実行することによ
り、データメモリ５０に貯蔵されている全ての印刷デー
タに対してデータフォーマット変換を実行する。
【００３７】一方、前記動作において３２４回のＤＭＡ
動作に対する検出は図５においてタイマー装置８０を通
じて実行される。即ち、ＣＰＵ４０は、ＤＭＡコントロ
ーラ７０のタイマー７１を駆動させる前に、タイマー装
置８０に対して、”３２４”の値をセットする。する
と、前記タイマー装置８０はＤＭＡコントローラ７０か
ら出力されるバス要求信号ＢＲの下降エッジ時毎に前記
セットされた計数データ値をダウンカウンティングし、
その結果値が”０”になれば、図６の（Ｅ）で示した通
り、ハイレベルのインタラプト信号ＩＮＴをＣＰＵ４０
に対して出力するようになる。そして、前記タイマー装
置８０から出力されるハイレベル信号は、遅延回路８１
とＯＲゲート８２を通じてタイマー装置８０のクリア信
号として入力されることによってタイマー装置８０はク
リアされる。
【００３８】引き続き、ＣＰＵ４０は前記タイマー装置
８０からハイレベルのインタラプト信号ＩＮＴが入力さ
れれば、図６のＡで示した通りＤＭＡコントローラ７０
のタイマー７１をオフさせる。また、前記タイマー装置
８０からの駆動停止信号ＳＴＯＰがＤＭＡコントローラ
７０に印加されることによってＤＭＡコントローラ７０
のデータ変換動作及びＤＭＡ動作は終了される。即ち、
タイマー装置８０の前記動作により一つのフォーマット
変換ブロックに対するフォーマット変換動作が終了され
る。そして、以後ＣＰＵ４０は再度アドレス発生部６０
とタイマー装置８０に対する初期値設定を実行し、次い
で前述したような方式、即ちアドレス発生部６０に対し
て読出及び記録開始アドレスデータと読出及び記録アド
レスオフセット値データをセットし、ＤＭＡコントロー
ラ７０のタイマー７１を駆動させる方法を通じて次のフ
ォーマット変換ブロックに対するデータフォーマット変
換動作を実行制御するようになる。
【００３９】一方、図１２は、前記アドレス発生部６０
の構成を示したブロック構成図である。図面において、
参照番号６００は前述したようにデータメモリ５０に対
してデータ読出を実行する読出開始アドレスデータと、
フォーマット変換されたデータを再度データメモリ５０
に貯蔵するための記録開始アドレスデータを貯蔵する開
始アドレス貯蔵部である。この開始アドレス貯蔵部６０
０はＣＰＵ４０から印加されるチップ選択信号ＣＳ１〜
ＣＳ６とＤＭＡコントローラ７０から印加される開始ア
ドレス貯蔵信号ＣＬ及び開始アドレス変換信号ＡCＨGに
基づき後述する開始アドレス設定部８００から印加され
る開始アドレスデータを貯蔵する。そして、このように
貯蔵された開始アドレスデータ、即ち読出開始アドレス
データと記録開始アドレスデータは、後述する第１マル
チプレクサ６５０の入力として結合される。
【００４０】図１３は前記開始アドレス貯蔵部６００の
具体的な構成を示した回路構成図であり、開始アドレス
貯蔵部６００は、読出開始アドレスデータ値を貯蔵する
ための読出開始アドレス貯蔵部６０１と、記録開始アド
レスデータ値を貯蔵するための記録開始アドレス貯蔵部
６０２を備えて構成される。そして、前記読出開始アド
レス貯蔵部６０１と記録開始アドレス貯蔵部６０２は、
各々所定の８ビットレジスター６０１ａ〜６０１ｃ、６
０２ａ〜６０２ｃを備えて構成されると共に、そのデー
タ入力端が、開始アドレス設定部８００の出力端に結合
されている。また、前記各レジスター６０１ａ〜６０１
ｃ、６０２ａ〜６０２ｃは、チップ選択信号入力端ＣＳ
に各々ＡＮＤゲート６０３〜６０８の出力端が結合され
ており、前記各ＡＮＤゲート６０３〜６０８はその一つ
の入力端が各々図５のＣＰＵ４０から出力されるチップ
選択信号ＣＳ１〜ＣＳ６に結合されると共に、他の入力
端は各々ＯＲゲート６０９、６１０の出力端に結合され
ている。また、前記ＯＲゲート６０９はＤＭＡコントロ
ーラ７０から印加される開始アドレス貯蔵信号ＣＬと開
始アドレス変換信号ＡＣＨＧが入力として結合される一
方、ＯＲゲート６１０は前記開始アドレス貯蔵信号ＣＬ
と前記開始アドレス変換信号ＡＣＨＧの反転信号が結合
される。
【００４１】一方、図１２において、参照番号６５０
は、前記開始アドレス貯蔵部６００から出力される読出
開始アドレスデータと記録開始アドレスデータがＡ入力
ポートとＢ入力ポートに各々結合された第１マルチプレ
クサである。この第１マルチプレクサ６５０は、読出モ
ードと記録モードを選択するための第１モード選択信号
ＭＯＤ１によりＡ入力ポートとＢ入力ポートに入力され
るアドレスデータを出力し、例えば第１モード選択信号
ＭＯＤ１がハイレベルの場合はＡ入力ポートに入力され
る読出開始アドレスデータを出力し、第１モード選択信
号ＭＯＤ１がローレベルの場合はＢ入力ポートに入力さ
れる記録開始アドレスデータを出力する。そして、第１
マルチプレクサ６５０から出力される開始アドレスは後
述するカウンター７００と読出／記録アドレス生成部７
５０の入力として結合される。
【００４２】また、図面において、参照番号７００は、
前記第１マルチプレクサ６５０から出力される開始アド
レスデータを１ずつアップカウントするカウンターであ
って、これはロード信号ＬＤがハイレベルになればクロ
ック信号ＣＫの上昇エッジで前記第１マルチプレクサ６
５０の出力をロードし、またイネーブル信号ＥＮがハイ
レベルになればクロック信号ＣＫの上昇エッジで前記ロ
ードされたデータをアップカウントするようになる。そ
して、このようにアップカウントされたデータは後述す
る開始アドレス設定部８００に印加される。特に、前記
カウンター７００は第１マルチプレクサ６５０から出力
される読出開始アドレスデータ、即ち読出開始アドレス
レジスター６０１に貯蔵されているアドレスデータを１
ほど増やすことによって、例えばＣＰＵ４０により設定
された読出開始アドレスデータが図７においてデータＢ
（１、１）を読出すためのものの場合はＢ（１、２）、
Ｂ（１、３）…、Ｂ（１、３２４）の順に順次に読出開
始アドレスデータを生成する。
【００４３】また、参照番号７５０は、前記第１マルチ
プレクサ６５から出力される開始アドレスデータに基づ
き図５のデータメモリ５０に対する読出及び記録アドレ
スを生成する読出／記録アドレス生成部である。この読
出／記録アドレス生成部７５０は第１モード選択信号Ｍ
ＯＤ１がハイレベル、即ち読出モードでは前記第１マル
チプレクサ６５０から出力される読出開始アドレスデー
タに対して読出アドレスオフセット値データ、例え
ば、”１４４Ｈ”を０〜７回加算することによって、図
７において読出開始アドレスデータがデータＢ（１、
１）を読出すためのものの場合はＢ（１、１）、Ｂ
（２、１）、Ｂ（３、１）…、Ｂ（８、１）のデータを
読出すためのアドレスデータを順次に生成して出力す
る。また、前記第１モード選択信号ＭＯＤ１がローレベ
ル、即ち記録モードでは前記第１マルチプレクサ６５０
から出力される記録開始アドレスデータに対して記録ア
ドレスオフセット値データ、例えば、”７Ｈ”を加算す
ることによってデータフォーマット変換されたデータを
データメモリ５０に記録するためのアドレスデータを生
成して出力する。
【００４４】そして、前記、読出／記録アドレスオフセ
ット値データは所定のチップ選択信号ＣＳ７、ＣＳ
７′、ＣＳ８、ＣＳ８′とデータバス１００を通じて読
出／記録アドレス生成部７５０にセットされる。図１４
は前記読出／記録アドレス生成部７５０の具体的な構成
を示したブロック構成図である。読出／記録アドレス生
成部７５０は、例えば１２ビットの読出アドレスオフセ
ット値と記録アドレスオフセット値を各々貯蔵するため
のレジスター７５１、７５２を備えて構成される。そし
て、前記読出アドレスオフセット値レジスター７５１と
記録アドレスオフセット値レジスター７５２は、そのデ
ータ入力端がデータバスに結合され、ＣＰＵ４０から印
加されるチップ選択信号ＣＳ７、ＣＳ７′、ＣＳ８、Ｃ
Ｓ８′によりそのデータバス上のデータを貯蔵、出力す
るようになる。前述したように前記読出アドレスオフセ
ット値は水平印刷方式にともなうデータフォーマット構
成に対応され、記録アドレスオフセット値はインクジェ
ットプリンタのプリンタヘッド構成に対応して設定され
ることであって、図２，図３、即ち一つの印刷ブロック
が水平方向に３２４バイトであり垂直方向に７バイトで
構成される場合を考慮する時、読出アドレスオフセット
値は１４４Ｈ（３２４）、即ち”0001 0100 0100”に設
定され、記録アドレスオフセット値は００７Ｈ（７）、
即ち”0000 0000 0111”に設定される。
【００４５】引き続き、前記読出及び記録アドレスオフ
セット値レジスター７５１、７５２の出力は、各々第２
マルチプレクサ７５３のＡポート及びＢポート入力とし
て結合される。第２マルチプレクサ７５３は選択信号Ｓ
ＥＬとして第１モード選択信号ＭＯＤ１が結合され、第
１モード選択信号ＭＯＤ１がハイレベル、即ち読出モー
ドの場合はＡポートに結合される読出アドレスオフセッ
ト値レジスター７５１からの入力データを出力し、前記
第１モード選択信号ＭＯＤ１がローレベル、即ち記録モ
ードの場合はＢポートに結合される記録アドレスオフセ
ット値レジスター７５２から入力データを出力する。
【００４６】また、図面において、参照番号７５４は前
記第２マルチプレクサ７５３の出力データがＡ入力ポー
トに結合されると共に、Ｂ入力ポートに、”０”の値を
有する１２ビットデータが結合され、ハイレベルの選択
信号ＳＥＬが入力される場合にはＡポート入力、ローレ
ベルの選択信号が入力される場合はＢポート入力を出力
する第３マルチプレクサである。そして、この第３マル
チプレクサ７５４の選択信号としては開始アドレス変換
信号ＡＣＨＧが結合されている。一方、図面において、
参照番号７５５は、図１２の第１マルチプレクサ６５０
から出力されるデータがＡポート入力に結合され、後述
するラッチ回路７５７の出力データがＢ入力ポートに結
合され、ハイレベルの選択信号ＳＥＬが入力される場合
にはＡポート入力、ローレベルの選択信号ＳＥＬが入力
される場合にはＢポート入力を出力する第４マルチプレ
クサである。
【００４７】また、図面において参照番号７５６は、前
記第４マルチプレクサ７５５から出力されるデータ、即
ち読出または記録アドレスデータに対して前記第３マル
チプレクサ７５４から出力される読出または記録アドレ
スオフセット値を加算する加算器であり、７５７は所定
のラッチ信号LＡにより前記加算器７５６の出力データ
をラッチするラッチ回路、７５８は所定の出力イネーブ
ル信号ＯＥによりラッチ回路７５７にラッチされている
データをアドレスデータとして出力する３状態バッファ
である。そして、図面において、参照番号７５９は前記
第４マルチプレクサ７５５のための選択信号ＳＥＬを出
力するＤフリップフロップであって、これはそのＤ入力
端に第１選択信号ＳＥＬ１が入力される共にクロック入
力端ＣＬＫに前記ラッチ信号LＡが結合され、クリア端
ＣＬRに所定のリセット信号ＲＥＳＥＴが結合されてい
る。即ち、前記Ｄフリップフロップ７５９は初期動作時
には前記第４マルチプレクサ７５５にローレベルの選択
信号ＳＥＬを出力し、以後に前記ラッチ信号LＡの上昇
エッジでＤ入力端を通じて入力される第１選択信号ＳＥ
Ｌ１を第４マルチプレクサ７５５の選択信号ＳＥＬとし
て出力する。
【００４８】また、前記ラッチ回路７５７の出力データ
は図１２において開始アドレス設定部８００の入力とし
て結合される。一方、図１２において、参照番号８００
は前述したカウンター７００と読出／記録アドレス生成
部７５０から出力されるアドレスデータに基づき前記開
始アドレス貯蔵部６００のための開始アドレスデータを
生成する開始アドレス設定部である。この開始アドレス
設定部８００はＡ入力ポートに前述したカウンター７０
０から出力されるアドレスデータが結合されると共に、
Ｂ入力ポートに読出／記録アドレス生成部７５０から出
力されるアドレスデータが結合され、開始アドレス変換
信号ＡＣＨＧがハイレベルの時Ａ入力ポート、開始アド
レス変換信号ＡＣＨＧがローレベルの時Ｂ入力ポートを
通じて入力されるアドレスデータを出力する第５マルチ
プレクサ８０１と、この第５マルチプレクサ８０１の出
力が入力として結合されると共に選択信号ＳＥＬとして
第２モード選択信号ＭＯＤ２が結合され、この第２モー
ド選択信号ＭＯＤ２がハイレベルの時入力データをＡ出
力ポート、第２モード信号ＭＯＤ２がローレベルの時入
力データをＢ出力ポートを通じて出力するデマルチプレ
クサ８０２、このデマルチプレクサ８０２のＡ出力ポー
トを通じて出力されるデータがＡ入力ポートに結合され
ると共に、Ｂ入力ポートにデータバスが結合され第２選
択信号ＳＥＬ２がハイレベルの時Ａ入力ポート、第２選
択信号ＳＥＬ２がローレベルの時Ｂ入力ポートを通じて
入力されるデータを出力する第６マルチプレクサ８０
３、及び前記デマルチプレクサ８０２のＢ出力ポートを
通じて出力されるデータがＡ入力ポートに結合されると
共にＢ入力ポートにデータバスが結合され第３選択信号
ＳＥＬ３がハイレベルの時Ａ入力ポート、第３選択信号
ＳＥＬ３がローレベルの時Ｂ入力ポートを通じて入力さ
れるデータを出力する第７マルチプレクサ８０４を含ん
で構成されている。
【００４９】引き続き、前記の構成よりなる装置の動作
を図１５に示した動作タイミング図を参照して説明す
る。図５において、データメモリ５０に印刷するデータ
が貯蔵されれば、ＣＰＵ４０は優先的にアドレス発生部
６０に対して読出及び記録開始アドレスデータと読出及
び記録アドレスオフセット値をセットする。即ち、図１
２及び図１３において、ＣＰＵ４０は、まず開始アドレ
ス設定部８００の第６及び第７マルチプレクサ８０３、
８０４に対してローレベルの第２及び第３選択信号ＳＥ
Ｌ２、ＳＥＬ３を出力して第６及び第７マルチプレクサ
８０３、８０４のＢポート入力を出力として設定するよ
うになる。そして、ＣＰＵ４０は優先的に第１乃至第３
チップ選択信号ＣＳ１〜ＣＳ３を順次にローレベルに設
定すると共にデータバスＤ０〜Ｄ７を通じて順次に所定
のデータを出力することで読出開始アドレス貯蔵部６０
１のレジスター６０１ａ〜６０１ｃに対して読出開始ア
ドレスデータ、例えば”６７００ＢＢＨ”をセットした
後、再び第４乃至第６チップ選択信号ＣＳ４〜ＣＳ６を
順次にローレベルに設定すると共にデータバスＤ０〜Ｄ
７を通じて所定のデータを出力することで、記録開始ア
ドレス貯蔵部６０２の各レジスター６０２ａ〜６０２ｃ
に対し記録開始アドレスデータ、例えば、”５Ｅ７ＢＦ
ＦＨ”をセットする。
【００５０】また、ＣＰＵ４０は図１２及び図１４にお
いて読出／記録アドレス生成部７５０の読出及び記録ア
ドレスオフセット値レジスター７５１、７５２に対して
ローレベルのチップ選択信号ＣＳ７、ＣＳ７′、ＣＳ
８、ＣＳ８′を順次に供給しながらデータバスＤ０〜Ｄ
７を通じて読出及び記録アドレスオフセット値データ、
例えば１４４Ｈ、７Ｈ、即ち”0001 0100 0100”及び”
0000 0000 0111”を順次に出力することで該当オフセッ
ト値データを読出アドレスオフセット値レジスター７５
１と記録アドレスオフセット値レジスター７５２に各々
セットする。そして、前記ＣＰＵ４０は、図１２の第６
及び第７マルチプレクサ８０３、８０４に対する選択信
号を再びハイレベルに設定することによってデマルチプ
レクサ８０２からの入力、即ち前記第６及び第７マルチ
プレクサ８０３、８０４のＡポート入力を開始アドレス
貯蔵部６００の入力として結合させる。また、ＣＰＵ４
０はアドレスバス９０とデータバス１００を通じて図５
のタイマー装置８０に対してＤＭＡ動作回数を指定する
ためのデータ値、例えば”３２４”をセットする。
【００５１】引き続き、前記動作によって、アドレス発
生部６０及びタイマー装置８０に対する初期データ設定
が終了すれば、ＣＰＵ４０は、図５及び図６において説
明した通り、ＤＭＡコントローラ７０のタイマー７１に
対して所定のタイミングデータをセットすると共に、オ
ン／オフ信号（ＯＮ／ＯＦＦ）をハイレベルに設定する
ことによって前記タイマー７１を駆動する。前記動作に
よりタイマー７１が駆動されて図６において説明した通
り、タイマー７１からの出力レベルがハイレベルに上昇
すれば、ＤＭＡコントローラ７０は図１５の（Ａ）で示
した通り、ＣＰＵ４０に対してバス要求信号ＢＲを出力
するようになり、これに対してＣＰＵ４０からバス許可
信号ＢＧが入力すると、ＤＭＡコントローラ７０はアド
レス発生部６０を制御することでデータフォーマット変
換を実行する。
【００５２】図１２及び図１５において、まず、初期状
態で第１モード選択信号ＭＯＤ１はローレベルに設定さ
れるので、開始アドレス貯蔵部６００から出力される読
出開始アドレスデータが第１マルチプレクサ６５０を通
じて出力されてカウンター７００及び読出／記録アドレ
ス生成部７５０に入力される。引き続き、カウンター７
００においては図１５の（Ｅ）〜（Ｇ）で示した通り、
ロード信号ＬＤのハイレベル状態でクロック信号ＣＫが
入力されれば、第１マルチプレクサ６５０から出力され
る読出開始アドレスデータをロードした後、イネーブル
信号ＥＮのハイレベル状態でクロック信号ＣＫが入力さ
れれば、そのロードされた読出開始アドレスデータ、即
ち”６７００ＢＢＨ”を１ほど増やして”６７００ＢＣ
Ｈ”を出力する。そして、このカウンター７００の出力
データは開始アドレス設定部７００の第５マルチプレク
サ８０１のＡ入力ポートに結合される。
【００５３】そして、この時開始アドレス設定部８００
においては図１５の（Ｊ）及び（Ｋ）に示した通り、開
始アドレス変換信号ＡＣＨＧと第２モード選択信号ＭＯ
Ｄ２がローレベルに設定され、また前述したように第２
選択信号ＳＥＬ２がハイレベルに設定されるので、前記
カウンター７００の出力データは第５マルチプレクサ８
０１とデマルチプレクサ８０２及び第６マルチプレクサ
８０３を通じて開始アドレス貯蔵部６００に入力され
る。また、図１３の開始アドレス貯蔵部６００において
は、図１５の（Ｈ）及び（Ｊ）に示した通り、開始アド
レス貯蔵信号ＣＬ及び開始アドレス変換信号ＡＣＨＧが
ローレベルに設定されて読出開始アドレス貯蔵部６０１
の各レジスター６０１ａ〜６０１ｃにローレベルのチッ
プ選択信号ＣＳが入力されるので、前記カウンター７０
０の出力データ、即ち、”６７００ＢＣＨ”は新たな読
出開始アドレスデータとして読出開始アドレス貯蔵部６
０１に貯蔵される。
【００５４】一方、上記の通り第１マルチプレクサ６５
０から”６７００ＢＢＨ”の読出開始アドレスデータが
出力された状態で、図１４に示した読出／記録アドレス
生成部７５０においてはＤフリップフロップ７５９の出
力と開始アドレス変換信号ＡＣＨＧがローレベルに設定
されるので、第３及び第４マルチプレクサ７５４、７５
５はＢポート入力を出力データとして出力する。従っ
て、前記第１マルチプレクサ６５０から出力されたアド
レスデータは第４マルチプレクサ７５５と加算器７５６
を通じてラッチ回路７５７に入力され、ラッチ回路７５
７は、図１５の（Ｄ）で示したラッチ信号LＡの上昇エ
ッジで入力されるアドレスデータをラッチする。そし
て、３状態バッファ７５８は所定の出力イネーブル信号
ＯＥにより前記ラッチ回路７５７にラッチされたアドレ
スデータをアドレスバス９０を通じて出力する。即ち、
前記初期動作状態ではＣＰＵ４０により開始アドレス貯
蔵部６００に貯蔵された読出開始アドレスデータ、即
ち、”６７００ＢＢＨ”がアドレスバス９０を通じ出力
されることによって、前述したように図７及び図８にお
いて印刷データＢ（１、１）が読出される。
【００５５】一方、前記動作中にラッチ回路７５７に対
するラッチ信号ＬＡがハイレベルに上昇すれば、その上
昇エッジでＤフリップフロップ７５９はＤ入力端に結合
される信号レベルを出力ポートQを通じて出力するが、
この時前記Ｄフリップフロップ７５９のＤ入力端に結合
される第１選択信号ＳＥＬ１は図１５の（I）で示した
通りハイレベルに設定されるので、前記第４マルチプレ
クサ７５５にはハイレベルの選択信号ＳＥＬが入力され
る。また、前述したようにカウンター７００の出力デー
タが開始アドレス貯蔵部６００に貯蔵された後には開始
アドレス変換信号ＡＣＨＧも再度ハイレベルで設定され
るので、第３マルチプレクサ７５４にもハイレベルの選
択信号ＳＥＬが入力される。従って、第４マルチプレク
サ７５５はＡポート入力、即ちラッチ回路７５７にラッ
チされていたそれ以前に生成されたアドレスデータを出
力し、第３マルチプレクサ７５４は第２マルチプレクサ
７５３から入力されるデータを出力する。また、この時
第１モード選択信号ＭＯＤ１がローレベルに設定されて
第２マルチプレクサ７５３は読出アドレスオフセット値
レジスター７５１に貯蔵されているオフセット値データ
を出力するので、結局第３マルチプレクサ７５４は読出
アドレスオフセット値データを出力する。
【００５６】そして、前記第３及び第４マルチプレクサ
７５４、７５５の出力データは加算器７５６で加算され
出力されるところ、これに伴いラッチ回路７５７からは
ラッチ信号ＬＡの上昇エッジ時毎に読出アドレスオフセ
ット値だけ増加されたアドレスデータが出力される。即
ち、本実施例においては前記読出アドレスオフセット値
として３２４（１４４Ｈ）が設定されるので、図７及び
図８においてＢ（１、１）、Ｂ（２、１）、Ｂ（３、
１）…、Ｂ（８、１）の印刷データがデータメモリ５０
から読出されてデータバス１００を通じて出力される。
引き続き、上記の通り読み出された８バイトのデータは
ＤＭＡコントローラ７０のデータフォーマット変換部７
２に入力されてそのデータフォーマットが変換された
後、以後に前記アドレス発生部６０により生成される記
録アドレスに対応して再びデータメモリ５０に貯蔵され
る。
【００５７】一方、図１５の（Ｄ）及び（Ｉ）で示した
通り、図１４におけるラッチ回路７５７に対する８番目
ラッチ信号ＬＡの上昇エッジ時に、第１選択信号ＳＥＬ
１がローレベルに設定されている。従って、前記第８ラ
ッチ信号ＬＡの上昇エッジでＤフリップフロップ７５９
の出力Ｑは、ローレベルに下降するようになり、これに
伴い、第４マルチプレクサ７５５は、Ｂポート入力が出
力される状態で設定される。また、図１５の（Ｃ）及び
（Ｋ）で示した通り、８番目のラッチ信号ＬＡが出力さ
れた後には第１及び第２モード選択信号ＭＯＤ１、ＭＯ
Ｄ２がハイレベルに上昇するようになる。即ちアドレス
発生部６０が記録モードに設定される。従って、この
時、図１２において第１マルチプレクサ６５０はＢポー
ト入力が出力として設定されるので、第１マルチプレク
サ６５０は開始アドレス設定部６００に設定されている
記録開始アドレスデータを出力し、読出／記録アドレス
生成部７５０の第２マルチプレクサ７５３もＢポート入
力、即ち記録アドレスオフセット値レジスター７５２に
貯蔵されている記録アドレスオフセット値データを出力
する。また、開始アドレス設定部８００においては第５
マルチプレクサ８０１が第２モード選択信号ＭＯＤ２に
よりＢポート入力、即ち読出／記録アドレス生成部７５
０から出力されるアドレスデータをデマルチプレクサ８
０２に入力する状態で設定される。
【００５８】一方、上記の通り、第１マルチプレクサ６
５０から出力される記録開始アドレスデータが読出／記
録アドレス生成部７５０に入力されれば、該当アドレス
データは図１４において第４マルチプレクサ７５５を通
じて加算器７５６に入力されて第３マルチプレクサ７５
４から出力される記録アドレスオフセット値データと加
算され、その結果データはラッチ回路７５７に入力され
る。そして、ラッチ回路７５７は図１５の（Ｄ）に示し
たラッチ信号ＬＡの上昇エッジで入力される記録アドレ
スデータをラッチして３状態バッファ７５８に出力し、
３状態バッファ７５８は所定の出力イネーブル信号ＯＥ
により前記記録アドレスデータをアドレスバス９０を通
じて出力される。即ち、前記記録モードの初期動作状態
ではＣＰＵ４０により開始アドレス貯蔵部６００に貯蔵
された記録開始アドレスデータ、即ち、”５Ｅ７ＢＦＦ
Ｈ”に対して記録アドレスオフセット値データ、即ち”
７Ｈ”が加算された”５Ｅ７ＣＯ６Ｈ”がアドレスバス
９０を通じて出力されることによって、図１０及び図１
１において説明した通りデータフォーマット変換された
ＤＡＴＡ１が前記”５Ｅ７Ｃ０６Ｈ”のアドレスでデー
タメモリ５０に貯蔵される。
【００５９】引き続き、上記の通りラッチ信号ＬＡが出
力されれば、その時図１５の（Ｉ）のように第１選択信
号ＳＥＬ１がハイレベルに設定されるので、ラッチ信号
ＬＡの上昇エッジでＤフリップフロップ７５９の出力Ｑ
がハイレベルに設定される。従って、第４マルチプレク
サ７５５はＡポート入力、即ちラッチ回路７５７にラッ
チされていたその以前に生成されたアドレスデータを出
力する。従って、以後には前記ラッチ回路７５７にラッ
チされたアドレスデータが第３及び第４マルチプレクサ
７５４、７５５の出力データ、即ち記録アドレスオフセ
ット値データと加算器７５６で加算されて出力されると
ころ、これに伴いラッチ回路７５７からはラッチ信号Ｌ
Ａの上昇エッジ時毎に記録アドレスオフセット値ほど増
加されたアドレスデータを出力する。即ち、本実施例に
おいては前記記録アドレスオフセット値として、”７
Ｈ”が設定されるので、図１０及び図１１においてデー
タフォーマット変換されたＤＡＴＡ１、ＤＡＴＡ２、Ｄ
ＡＴＡ３…、ＤＡＴＡ８の印刷データが、”７Ｈ”アド
レス間隔を隔ててデータメモリ５０に記録される。
【００６０】一方、上記の通り記録モード動作時に８番
目のラッチ信号ＬＡが出力された後には図１５の（Ｈ）
で示した通り、開始アドレス貯蔵信号ＣＬがローレベル
に下降するが、この時、前述したように第２モード選択
信号ＭＯＤ２は、ハイレベル状態なので、図１４におい
てラッチ回路７５７にラッチされている８番目記録アド
レスデータが図１２において開始アドレス設定部８００
の第５マルチプレクサ８０１とデマルチプレクサ８０２
及び第７マルチプレクサ８０４を通じて開始アドレス貯
蔵部６００に入力される。また、この時開始アドレス変
換信号ＡＣＨＧがハイレベルに設定されるので、前記第
７マルチプレクサ８０４から出力される記録アドレスデ
ータは記録開始アドレスレジスター６０２に貯蔵され
る。即ち、図１０及び図１１においてデータフォーマッ
ト変換された８番目データのＤＡＴＡ８をデータメモリ
５０に貯蔵するためのアドレスデータが次のデータフォ
ーマット変換動作の記録開始アドレスデータとして登録
される。
【００６１】一方、上記の通り、８バイトのデータ、即
ち図７においてＢ（１、１）、Ｂ（２、１）…、Ｂ
（８、１）に対するデータフォーマット変換動作が終了
すれば、ＤＭＡコントローラ７０は、図１５の（Ａ）で
示した通り、バス要求信号ＢＲをハイレベルに設定し、
また、これに対してＣＰＵ４０は、図１５の（Ｂ）で示
した通りバス許可信号ＢＧをハイレベルに設定すること
によって１回のＤＭＡ動作を終了する。引き続き、図５
及び図６において説明した通り、ＤＭＡコントローラ７
０はタイマー７１から再びハイレベル信号が出力されれ
ば、ＣＰＵ４０に対してバス要求信号ＢＲを出力し、Ｃ
ＰＵ４０はこれに対してバス許可信号ＢＧを出力するこ
とで、次のＤＭＡ動作を実行するが、この時は図１２に
おいて開始アドレス貯蔵部６００に貯蔵されているアド
レスデータ、即ちその以前のＤＭＡ動作中にセットされ
たアドレスデータを開始アドレスにしてデータフォーマ
ット変換動作を実行するので、第２回目のＤＭＡ動作中
には図７においてＢ（１、２）、Ｂ（２、２）…、Ｂ
（８、２）に対するデータフォーマット変換がなされ
る。
【００６２】そして、前述した動作を繰り返し、図７に
おいてＢ（１、３２４）、Ｂ（２、３２４）…、Ｂ
（８、３２４）に対するデータフォーマット変換動作が
終了すれば、図５及び図６において説明した通り、タイ
マー装置８０からインタラプト信号ＩＮＴが出力され、
ＣＰＵ４０は再度アドレス発生部６０に対して読出／記
録開始アドレスデータをセットし、タイマー装置８０に
対して所定の計数値をセットする動作を実行した後、Ｄ
ＭＡコントローラ７０のタイマー７１を起動させる方法
を通じて次のフォーマット変換ブロック、即ち図７にお
いてＢ（９、1）〜Ｂ（１６、３２４）に対するデータ
フォーマット変換動作を実行制御する。また、このよう
なデータフォーマット変換動作をデータメモリ５０に貯
蔵されている全体の印刷データに対して実行し続けるこ
とによってデータ変換動作を終了する。
【００６３】即ち、前記実施例によれば、水平印刷方式
にともなう印刷データをハードウェアー的な構成を通じ
て垂直印刷方式にともなう印刷データに変換するので、
データ変換のためのソフトウェア的な負担が大幅に軽減
される。そして、前記印刷データフォーマット変換動作
がＤＭＡコントローラ７０によるＤＭＡ動作を通じて実
行されるので、データフォーマット変換のためのＣＰＵ
４０の負担が大幅に軽減され、またデータ変換速度を高
速で実行できる。また、前記実施例においてはアドレス
発生部６０にセットされる記録アドレスオフセット値デ
ータと読出アドレスオフセット値データを変更すること
により多様なプリンタエンジンの仕様に対応できるの
で、多様な使用環境に容易に適用して実施できる。
【００６４】また、本発明は前記実施例に限らず本発明
の技術的要旨を逸脱しない範囲内で多様に変形させ実施
できる。即ち、例えば図５の構成においてアドレス発生
部６０とＤＭＡコントローラ７０及びタイマー装置８０
等はゲートアレイ（Gate Array）やＡＳＩＣ（Applicat
ionSpecific ＩＣ）などを利用して、一つのディバイス
で構成することも望ましい。図１６は本発明の他の実施
例にともなう印刷データフォーマット変換装置の構成を
示したブロック構成図であって、これは、アドレス発生
部６０とＤＭＡコントローラ７０及びタイマー装置８０
などを一つのディバイスで構成した場合を示した図であ
る。また、図１６において前述した図５と実質に同じ構
成要素には同じ参照番号を付する。図１６において、印
刷データフォーマット変換装置１５０は、図５において
説明した通り、アドレス発生部６０とＤＭＡコントロー
ラ７０、タイマー７１、データフォーマット変換部７
２、及びタイマー装置８０を備える。そして、これら構
成要素は、図５のものと実質に同じ構成を備えると共に
同じ機能を実行する。また、ＤＲＡＭコントローラ１６
０は、例えばＤＲＡＭよりなるデータメモリ５０に対す
るＲＡＳ（Row Address Strobe）制御信号とＣＡＳ（Co
lumn Address Strobe）制御信号を生成すると共に、該
当データメモリ５０に対するリフレッシュ制御を実行す
る。
【００６５】また、図面に具体的に示されていないが、
前記アドレス発生部６０、ＤＭＡコントローラ７０、デ
ータフォーマット変換部７２及びタイマー装置８０は、
内部的にアドレスバス及びデータバスを通じて結合さ
れ、ＤＭＡコントローラ７０は前述したように、図１５
に示した各種のタイミング信号をアドレス発生部６０に
ついて供給することによってデータフォーマット変換を
実行制御する。そして、ＣＰＵ４０がアドレスバス９０
とデータバス１００を通じてアドレス発生部６０につい
て読出及び記録開始アドレスデータと読出及び記録アド
レスオフセット値データをロードした後タイマー７１と
タイマー装置８０を駆動するよう、ＣＰＵ４０を適切に
プログラミングすることによって印刷データフォーマッ
ト変換を実行できる。即ち、前記構成においては印刷デ
ータフォーマット変換装置が一つのディバイスとして構
成されるので、該当装置をプリンタやファクシミリ装置
に容易に適用して使用できる。そして、前記装置による
フォーマット変換動作はアドレス発生部６０にロードさ
れる読出及び記録開始アドレスデータと読出及び記録ア
ドレスオフセット値データによりなされるので、前記装
置とアドレスバス１００とデータバス９０を通じて結合
されるＣＰＵを適切にプログラミングする方法を通じて
多様な機器の仕様に適したデータフォーマット変換を実
行できる。
【００６６】
【発明の効果】以上述べたように、本発明によれば、Ｃ
ＰＵの処理速度に影響を与えなく高速でデータ変換を実
行でき、またファクシミリ装置やプリンタ装置に採用さ
れるプリンタエンジンの仕様に応じてその印刷データフ
ォーマットを容易に変更設定できる印刷データフォーマ
ット変換装置を実現できる。
【図面の簡単な説明】
【図１】一般のファクシミリ装置の構成を概略的に示し
たブロック構成図である。
【図２】水平印刷方式にともなう印刷データフォーマッ
トと垂直印刷方式にともなう印刷データフォーマットを
説明するための図面である。
【図３】水平印刷方式にともなう印刷データフォーマッ
トと垂直印刷方式にともなう印刷データフォーマットを
説明するための図面である。
【図４】水平印刷方式にともなう印刷データがデータメ
モリに貯蔵された形態を示したメモリマップ図である。
【図５】本発明の一実施例にともなう印刷データフォー
マット変換装置を示したブロック構成図である。
【図６】図５に示した装置の動作タイミング図である。
【図７】本発明の基本的な概念を説明するための図面で
ある。
【図８】本発明の基本的な概念を説明するための図面で
ある。
【図９】図５においてデータフォーマット変換部７２の
具体的な構成を示した回路構成図である。
【図１０】図９に示した装置のデータフォーマット変換
動作を説明するための図面である。
【図１１】本発明によりデータフォーマット変換された
印刷データがデータメモリに貯蔵された形態を示したメ
モリマップ図である。
【図１２】図５においてアドレス発生部６０の構成を示
した構成図である。
【図１３】図１２において開始アドレス貯蔵部６００の
具体的な構成を示した回路構成図である。
【図１４】図１２において読出／記録アドレス生成部７
５０の具体的な構成を示した回路構成図である。
【図１５】本発明に係る印刷データフォーマット変換装
置の動作を説明するための動作タイミング図である。
【図１６】本発明に係る印刷データフォーマット変換装
置を一つのディバイスで構成した場合を示したブロック
構成図である。
【符号の説明】
４０ ＣＰＵ ５０ データメモリ ６０ アドレス発生部 ７０ ＤＭＡコントローラ ８０ タイマー装置 ９０ アドレスバス １００ データバス

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 １ライン当りＮバイトのデータを水平印
    刷するようになされた水平印刷方式の印刷データフォー
    マットを、一度にＭバイトの単位に垂直印刷を実行する
    垂直印刷方式の印刷データフォーマットに変換する印刷
    データフォーマット変換装置において、 水平印刷方式のデータがアドレス順に順次貯蔵される第
    １貯蔵領域と、 データフォーマット変換された垂直印刷方式のデータを
    貯蔵するための第２貯蔵領域を備えるデータメモリ手段
    と、 １回のＤＭＡ動作サイクルに対応して所定の読出開始ア
    ドレスデータについて前記Ｎ値に対応する読出アドレス
    オフセット値データを加算して前記第１貯蔵領域からＫ
    バイトのデータを読み出すための読出アドレスデータを
    生成し、所定の記録開始アドレスデータについて前記Ｍ
    値に対応する記録アドレスオフセット値データを加算し
    て前記第２貯蔵領域に対してＫバイトのデータを記録す
    るための記録アドレスデータを生成するアドレス発生手
    段と、 前記データメモリ手段から読み出されたＫバイトのデー
    タを同一なビット同士に分離組み合わせて前記第２貯蔵
    領域に貯蔵するためのＫバイトのデータを生成するデー
    タフォーマット変換手段と、ＤＭＡ動作サイクルを設定
    するためのタイマーとを備え、前記タイマーからの出力
    信号に対応してＣＰＵにバス要求信号を出力し、ＣＰＵ
    からバス許可信号が入力すると前記アドレス発生手段を
    制御してデータフォーマット変換動作を実行制御するＤ
    ＭＡコントロール手段と、 前記ＤＭＡコントロール手段から出力されるバス要求信
    号の回数がＭ値になればインタラプト信号を出力する計
    数手段と、 前記インタラプト信号に対応して前記アドレス発生手段
    について読出及び記録開始アドレスデータと読出及び記
    録アドレスオフセット値データを登録すると共に前記タ
    イマーを駆動制御するＣＰＵとを含んで構成されること
    を特徴とする印刷データフォーマット変換装置。
  2. 【請求項２】 前記記録アドレスオフセット値データ
    は、Ｍ／Ｋに設定されることを特徴とする請求項１に記
    載の印刷データフォーマット変換装置。
  3. 【請求項３】 前記アドレス発生手段は、前記第１貯蔵
    領域から印刷データを読出すための読出開始アドレスデ
    ータと前記第２貯蔵領域に印刷データを記録するための
    記録開始アドレスデータを貯蔵するための開始アドレス
    貯蔵手段と、 前記開始アドレス貯蔵手段に貯蔵されている読出開始ア
    ドレスデータと記録開始アドレスデータを選択的に出力
    するための第１マルチプレクサと、 前記第１マルチプレクサから出力される読出開始アドレ
    スデータを順次増加するためのカウンターと、 読出／記録アドレスオフセット値貯蔵手段を備え、前記
    第１マルチプレクサから出力される読出または記録アド
    レスデータについて前記読出／記録アドレスオフセット
    値を選択的に加算して出力する読出／記録アドレス生成
    手段と、 データバスを介して入力される読出／記録開始アドレス
    データと、前記カウンターまたは読出／記録アドレス生
    成手段から出力されるアドレスデータに基づき前記開始
    アドレス貯蔵手段について開始アドレスデータを登録す
    る開始アドレス設定手段とを含めて構成されることを特
    徴とする請求項１に記載の印刷データフォーマット変換
    装置。
  4. 【請求項４】 前記データフォーマット変換手段はデー
    タバスに入力端が結合され、所定の選択信号に応じてデ
    ータバスを通じて入力されるデータを貯蔵して出力する
    多数の第１レジスターと、 前記第１レジスターそれぞれの同一なビット出力が入力
    端に結合され、所定の選択信号に応じて入力されるデー
    タを貯蔵して出力する多数の第２レジスターと、 所定の選択信号に応じて前記第２レジスターの出力を選
    択的にデータバスに結合させるマルチプレクサとを備え
    て構成されることを特徴とする請求項１に記載の印刷デ
    ータフォーマット変換装置。
  5. 【請求項５】 データバス及びアドレスバスと結合させ
    るためのポートを備え、 前記データバスを介して入力される読出及び記録開始ア
    ドレスデータと読出及び記録アドレスオフセット値を貯
    蔵するための貯蔵手段を備え、所定の制御信号に応じて
    前記貯蔵手段に貯蔵されたデータに基づき読出及び記録
    アドレスを生成するアドレス発生手段と、 前記アドレス発生手段から生成された読出アドレスデー
    タにより読み出された所定バイトのデータを同一なビッ
    ト同士に分離組み合わせるデータフォーマット変換手段
    と、 ＤＭＡ動作サイクルを設定するためのタイマーを備え、
    前記タイマーからの出力信号に対応してバス要求信号を
    出力し、バス許可信号が入力するとアドレス発生手段と
    データフォーマット変換手段を制御してデータフォーマ
    ット変換動作を実行制御するＤＭＡコントロール手段
    と、 実行すべきＤＭＡ動作サイクルの実行回数を貯蔵するた
    めの貯蔵手段を備え、前記バス要求信号の出力回数を計
    数してその計数値が前記実行回数に達すればＤＭＡ実行
    終了信号を出力する計数手段とを含めて構成されること
    を特徴とする印刷データフォーマット変換装置。
  6. 【請求項６】 前記アドレスバス及びデータバスに結合
    されるメモリを制御するためのメモリコントロール手段
    をさらに含めて構成されることを特徴とする請求項５に
    記載の印刷データフォーマット変換装置。
  7. 【請求項７】 前記アドレス発生手段はデータバスを介
    して入力される読出開始アドレスデータと記録開始アド
    レスデータを貯蔵するための開始アドレス貯蔵手段と、 前記開始アドレス貯蔵手段に貯蔵されている読出開始ア
    ドレスデータと記録開始アドレスデータを選択的に出力
    するための第１マルチプレクサと、 前記第１マルチプレクサから出力される読出開始アドレ
    スデータを順次増加するためのカウンターと、 読出／記録アドレスオフセット値貯蔵手段を備え、前記
    第１マルチプレクサから出力される読出または記録アド
    レスデータについて前記読出／記録アドレスオフセット
    値を選択的に加算して出力する読出／記録アドレス生成
    手段と、 データバスを介して入力される読出／記録開始アドレス
    データと、前記カウンターまたは読出／記録アドレス生
    成手段から出力されるアドレスデータに基づき前記開始
    アドレス貯蔵手段に対して開始アドレスデータを登録す
    る開始アドレス設定手段とを含めて構成されることを特
    徴とする請求項５に記載の印刷データフォーマット変換
    装置。
  8. 【請求項８】 前記データフォーマット変換手段はデー
    タバスに入力端が結合され、所定の選択信号に応じてデ
    ータバスを介して入力されるデータを貯蔵して出力する
    多数の第１レジスターと、 前記第１レジスターそれぞれの同一なビット出力が入力
    端に結合され、所定の選択信号に応じて入力されるデー
    タを貯蔵して出力する多数の第２レジスターと、 所定の選択信号に応じて前記第２レジスターの出力を選
    択的にデータバスに結合させるマルチプレクサとを備え
    て構成されることを特徴とする請求項５に記載の印刷デ
    ータフォーマット変換装置。
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