JPS6324466A - 画素密度変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 所定画素密度を有する多値レベルの画像信号を、他の画
素密度を有する多値レベルの画像信号に変換する画素密
度変換回路であって、入力する画像信号の画素密度変換
をプログラムに基づく制御で実施していたため、大容量
の画像データメモリを必要とし、且つその処理速度が遅
くなることを解決するために、ハードウェアで画素密度
を変換する手段を構成することにより、歩容量の画像デ
ータメモリで構成し、しかも迅速な処理が可能となる。

〔産業上の利用分野〕

本発明は、所定の画素密度を存する多値レベルの画像信
号を、他の画素密度の多値レベル画像信号に変換する画
素密度変換回路に関する。

例えば、画像処理装置やファクシミリ装置等では、スキ
ャナ等で読取った画像データを高速に転送したり、高速
に表示又は印字するために、その画素密度を変換する画
素密度変換処理手段を備えているものがある。

一方、現在実用化されている装置で処理する画素密度と
しては、２００　　ドツト／インチ、２４０ドツト／イ
ンチ、３００　　ドツト／インチ、４００ドツト／イン
チ等がある。

しかし、例えば４００　　ドツト／インチの画素密度を
有する画像信号が入力されても、プリンタ等で印字する
場合の画素密度が２４０　ドツト／インチの場合は、そ
れに応じた画素密度の変換を必要とする。

かかる画素密度変換が、簡易な回路構成で迅速に処理出
来る画素密度変換方式の実用化が期待されている。

〔従来の技術〕

第７図は従来例を説明するブロック図を示す。

第７図に示すブロック図は、画像処理装置の従来例を示
し、その概要構成は、 プログラムに基づき内部の処理を制御する処理装置（以
下ｃｐｕ　と称する）１と、 画像データを画像データ読取部２１にて読取るスキャナ
２と、 スキャナ２で読取った画像データを格納する画像データ
メモリ３と、 画像データメモリ３に格納している画像データをＣＰＵ
Ｉとの遺り取りにより所定画素密度に変換して表示する
表示装置４と、 画像データメモリ３に格納している画像データをＣＰＵ
Ｉとの遺り取りにより所定画素密度に変換して印字する
プリンタ５とを具備して構成されている。

例えば、４００　　ビット７インチの画素密度で８４版
の画像を読取る場合、１ラインは４０９６ドツトの画素
であり、ライン数は５７３２ラインで構成さているため
、（４０９６Ｘ５７３２）　　ビットが８４版の画素を
成している。

又、画像の階調を取るために６４階調分のビット数がこ
れに乗算されるため、画像データメモリ３に格納するた
めには、画像データメモリ３としては少な（とも（４０
９６ｘ５７３２ｘ　６）　　ビットの容量を必要とする
。

このように、画像データ読取部２１にて読取り、画像デ
ータメモリ３に格納した画像データを、プリンタ５で例
えば画素密度２４０　ドツト／インチで印字する場合、
ＣＰＩＪＩは画像データメモリ３から例えばドツト単位
に画像データを読出し、これを４００　ドツト／インチ
から２４０　　ドツト／インチに画素密度変換プログラ
ムに基づき変換処理してプリンタ５に送出し、印字処理
する。

〔発明が解決しようとする問題点〕

上述のように、従来の方式で画素密度を変換する場合、
画像データメモリ３に格納している画像データを読出し
、それを変換する画素密度に応じた画素密度変換プログ
ラムで変換処理しているため、プログラムの量が膨大と
なると共に、変換処理の度にＣＰＵＩとの遺り取りが必
要になるため、その処理速度も遅くなり、しかもＣＰＵ
Ｉの処理効率をも低下させる等の問題点がある。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す原理ブロック図は、本発明に関する画素密
度変換回路７０をハードウェア回路で構成する原理ブロ
ックを示しており、その構成は、入力する画像信号■を
格納しながら所定ステンプ分遅延させる遅延手段７１と
、 遅延手段７１からの出力を予め格納している所定式に応
じて計算する複数の計算回路を有する計算手段７２と、 計算手段７２から出力される複数の計算結果を加算する
加算手段７３と、 加算手段７３にて加算した結果を、新たな画素密度を存
する画像信号■として出力するタイミングを制御する出
力ｆｉｌ制御手段７４とを具備し構成されている。

〔作用〕

所定画素密度を有する入力画像信号■を遅延手段７１に
より、所要分だけ入力と同期を取り遅延させ、その遅延
信号を予め格納している複数の計算式に応じて計算手段
７２で計算し、その計算結果を加算手段７３で加算処理
することにより、変換した画素密度を有する出力画像信
号■を得て、出力制御手段７４にて変換した画素密度に
応じたタイミングで出力画像信号■を送出するように構
成することにより、ｃｐｕを効率的に使用出来ると共に
、歩容量の画像データメモリで構成し、且つ迅速な画素
密度変換処理が可能となる。

〔実施例〕

以下本発明の要旨を第２図〜第６図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明における画素密度変換の一実施例を説明するブロ
ック図、第４図は本発明の一実施例における変換処理状
況を説明する図、第５図は本発明における画素密度変換
の他の実施例を説明するブロック図、第６図は本発明の
他の実施例における変換処理状況を説明する図をそれぞ
れ示す。

尚、全図を通じて同一符号は同一対象物を示す。

第２図に示す実施例は画素密度変換回路７０を第７図で
説明したスキャナ２内に備えた例を示す。

又、この画素密度変換回路７０の実施例を第３図及び第
５図に示す。

第３図に示す実施例は画素密度を４００　ドツト／イン
チから３００　ドツト／インチへ変換する場合の実施例
であり、その構成は、 第４図（Ａ）に示す画素Ａ−Ｄを格納するレジスタ７１
ａ、７１ｂからなる遅延手段７１と、レジスタ７１ａの
出力を格納して、その出力を予め格納している計算式（
例えば、入力データを１７２、１／３．１／４等にする
計算式）で計算して出力するメモリ（ＲＯＭ）　７２ａ
と、メモリ（ＲＯＭ）　７２ａの出力をクロック＊ＣＬ
１の１ステップ分遅延させて格納しているレジス、タフ
１ｂの出力を格納して、その出力を予め格納している計
算式で計算して出力する゛メモリ（ＲＯＭ）７２ｂとか
らなる計算手段７２と、メモリ（ＲＯＭ）　７２ａとメ
モリ（ＲＯＭ）　７２ｂとから出力される計算結果を加
算する加算器７３（第１図の加算手段に相当する）と、 加算器７３で加算処理した結果を格納して、クロック＊
ＣＬ２のタイミングで出力するレジスタ７４（第１図の
出力制御手段に相当する）とから構成されている。

画像データ読取部２１で読取ったアナログデータ信号を
、ディジタルデータ信号に変換された画像データ信号■
が、第４図（Ａ）に示すような画素Ａ−Ｄとして、逐次
レジスタ７１ａに格納され、クロック＊　ＣＬＩと同期
してレジスタ７１ｂに転送され格納される。

尚、クロック＊ＣＬ１　、クロック＊　Ｃｌ３及び変換
位置制御信号■等は、例えばＣＰＵＩからの指示でスキ
ャナ２内部の図示してない回路から出力するもとする。

レジスタ７’ｌ　ａ及びレジスタ７１ｂの出力は、それ
ぞれ対応するメモリ（ＲＯＭ）　７２ａ　、　７２ｂに
送出され、メモリ（ＲＯＭ）、７２ａ、　７２ｂをアク
セスするアドレス信号となる。

一方、第４図（Ｂ）に示すように画素Ａ〜Ｄを変換した
画素Ｘ−Ｚに対応する変換位置制御信号■が、メモリ（
ＲＯＭ）　７２ａ、　７２ｂをアクセスするもう１つの
アドレス信号として加えられる。

メモリ（ＲＯ門）７２ａ、７２ｂには入力するレジスタ
７１ａ及びレジスタ７１ｂの出力を１／４．　ｌ／２．
３／４にする値が予め書込まれており、上述の２種のア
ドレス信号により選択され、出力される。

加算器７３ではこのメモリ（ＲＯＭ）　７２ａ　、　７
２ｂの出力を下記のように、即ち画素Ａ−Ｄを変換後の
画素Ｘ〜Ｚに加算処理する。

Ｘ＝　（３Ａ＋Ｂ）／４・・・ｆｌ） Ｙ＝　（Ｂ　＋Ｃ）／２・・・（２） Ｚ≠（３Ｄ＋Ｃ）／４・・・（３） 上記のように加算し変換された画素Ｘ−Ｚは、レジスタ
７４に送出し格納され、３００　ドツト／インチの出力
タ身ミングに合わせたクロック＊　Ｃｌ３により３００
　　ドツト／インチの画像信号■として画像データメモ
リ３に転送する。

次に、第５図に示す実施例は画素密度を４００ドツト／
インチから２４０　　ドツト／インチへ変換する場合の
実施例であり、その構成は、 遅延手段７１は３つのレジスタ７１ｃ〜７１ｅを、計算
手段７２は２つのマルチプレクサ７２ｃ、　？２ｅ及び
２つのメモリ（ＲＯＭ）　？２ｄ　、　７２　ｆを、加
算手段７３は２つの加算器７３ａ、７３ｂを、出力制御
手段７４は１つのレジスタをそれぞれ具備して画素密度
変換回路７０を構成している。

レジスタ７１ｃには画素Ａ−Ｅからなる画像信号■が逐
次格納され、クロック＊　ＣＬＩと同期してレジスタ７
１ｄに転送され、次のクロ・ツク＊ＣＬ１と同期してレ
ジスタ７１ｄからレジスタ７１ｅに転送され、格納され
る。

マルチプレクサ７２ｃはレジスタ７１ｃ又はレジスタ７
１ｄのどちらかの一方の出力を選択し、それをメモリ（
ＲＯＭ）　７２ｄに送出する。又、マルチプレクサ７２
ｅはレジスタ７１ｄ、レジスタ７１ｅ及び加算器７３ａ
のどちらかの１つの出力を選択し、それをメモリ（ＲＯ
門）７２ｆに送出する。

加算器７３ａはレジスタ７１ｃとレジスタ７１ｅとの出
力を加算処理し、マルチプレクサ７２ｅに送出し、加算
器７３ｂはメモリ（ＲＯＭ）　７２ｄ、　７２ｆの出力
を第６図に示すように加算処理して、その結果を出力画
像信号■としてレジスタ７４を介して送出する。

尚、加算器７３ｂにおける加算処理した画素Ｘ〜Ｚは、
下記の式にて加算処理される。

Ｘ　＝　（３Ａ＋２Ｂ）１５　−　・・・（４１Ｙ＝　
　（３ｃ十Ｂ　　＋ｏ）１５・Ｈ−（５１Ｚ　＝　（３
Ｅ＋２Ｄ）１５　　・・・・（６）上記式（４）〜（６
）で求められた画素Ｘ−Ｚはレジスタ７４に送出し格納
され、２４０　ドツト／インチの出力タイミングに合わ
せたクロック＊　Ｃｌ３により２４０　ドツト／インチ
の画像信号■として画像データメモリ３に転送する。

〔発明の効果〕

以上のような本発明によれば、画素密度変換手段を有す
る装置のＣＰＵを効率的に使用出来、歩容量の画像デー
タメモリで構成で、しかも迅速な画素密度変換処理が出
来る画素密度変換手段を提供出来ると言う効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明に
おける画素密度変換の一実施例を説明するブロック図、 第４図は本発明の一実施例における変換処理状況を説明
する図、 第５図は本発明における画素密度変換の他の実施例を説
明するブロック図、 第６図は本発明の他の実施例における変換処理状況を説
明する図、 第７図は従来例を説明するブロック図、をそれぞれ示す
。 図において、 １はＣＰＵ　、　’　　　　　　　２はスキャナ、３は
画像データメモリ、４は表示装置、５はプリンタ、　　
　　２１は画像データ読取部、７０は画素密度変換回路
、 ７１は遅延手段、 ７１ａ〜７１ｅはレジスタ、７２は計算手段、７２ａ、
　７２ｂ、　７２ｄ、　７２ｆ　はメモリ（ＲＯＭ）　
、７２ｃ、　？２ｅはマルチプレクサ、 ７３は加算手段（加算器）、 ７３ａ、　７３ｂは加算器、 ７４は出力制御手段（レジスタ）、 をそれぞれ示す。 虐」も′州の承理諷兇明σ６フ゛ロッフ２亭　　１　　
図 Ａ〈４こ８月の笑そイヲ′］と３兇日劇ろフ゛ロツノ２
茅　２　２ 刀〈頃シ℃日（二光りろ遅り素ツプン係ン史の一笑多ぞ
町ン”］よ錠り月４ｂフ゛Ｕソフタロ千　　３　　図 茅　　４　　区

Claims (1)

1. 【特許請求の範囲】 所定画素密度を有する多値レベルの画像信号（１）を入
   力し、他の画素密度を有する多値レベルの画像信号（２
   ）に変換する画素密度変換回路（７０）であって、 入力する前記画像信号（１）を格納しながら所定ステッ
   プ分遅延させる遅延手段（７１）と、前記遅延手段（７
   １）からの出力を予め格納している所定式に応じて計算
   する複数の計算回路を有する計算手段（７２）と、 前記計算手段（７２）から出力される複数の計算結果を
   加算する加算手段（７３）と、 前記加算手段（７３）にて加算した結果を、新たな画素
   密度を有する画像信号（２）として出力するタイミング
   を制御する出力制御手段（７４）とを設けたことを特徴
   とする画素密度変換回路。