JP2000124452A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000124452A JP10296618A JP29661898A JP2000124452A JP 2000124452 A JP2000124452 A JP 2000124452A JP 10296618 A JP10296618 A JP 10296618A JP 29661898 A JP29661898 A JP 29661898A JP 2000124452 A JP2000124452 A JP 2000124452A
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Abstract

(57)【要約】 【課題】 ドレイン−ソース間の降伏電圧を高くしなが
ら、オン抵抗を低くした横型ＭＯＳＦＥＴを製造する。 【解決手段】 延長ドレイン領域３３の内部にＰ型埋込
領域３７を形成する。Ｐ型埋込領域３７は、厚膜レジス
ト３５を用いた高エネルギーボロンイオン注入法によっ
て形成される。厚膜レジスト３５は、比較的薄いレジス
ト層を積層することによって形成する。各レジスト層を
形成する際、レジストの塗布および加熱を繰り返すこと
によって膜厚均一性に優れた厚膜レジストが得られる。
各レジスト層に対する熱処理条件を最適化し、パターン
転写後のレジスト断面形状を整えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。特に、本発明は、ドレイン−ソ
ース間の降伏電圧を高くしながら、オン抵抗が低減され
たパワーＭＯＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】まず、図１０を参照しながら、ドレイン
−ソース間の降伏電圧を改善するための構造を備えた半
導体装置の従来例を説明する。この半導体装置は、特開
平４−１０７８７７号公報（出願人：松下電子工業株式
会社）に記載されている。
【０００３】この装置は、Ｐ型単結晶シリコン基板１０
４に形成されたＮ型ソース領域１０７およびＮ型延長ド
レイン領域１０３と、Ｎ型延長ドレイン領域１０３に囲
まれたＰ型埋込領域１０２とを備えている。Ｎ型延長ド
レイン領域１０３の一部にはドレインコンタクト領域１
０４が設けられており、ドレインコンタクト領域１０４
はドレイン電極１１０に接触している。Ｎ型ソース領域
１０７は、Ｐ型単結晶シリコン基板１０４の表面に形成
された基板コンタクト領域１０８とともに、ソース電極
１１１に接触している。ソース領域１０７および基板コ
ンタクト領域１０８を囲むようにアンチパンチスルー領
域１０９が設けられている。
【０００４】ソース領域１０７と延長ドレイン領域１０
３との間はチャネル領域として機能する。Ｐ型シリコン
基板１０４の表面には、ゲート絶縁膜を介してチャネル
領域上にゲート電極１０６が設けられている。基板１０
４の表面は熱酸化膜１０５によって覆われている。
【０００５】この半導体装置の特徴は、Ｐ型基板１０４
内に拡散工程により形成された不純物濃度の比較的に低
いＮ型延長ドレイン領域１０３と、Ｎ型延長ドレイン領
域１０３の内部に形成されたＰ型埋込領域１０２とを備
えていることにある。
【０００６】図１１は、図１０のＸ―Ｘ’線に沿った深
さ方向不純物濃度分布およびキャリア濃度分布を示して
いる。半導体の特定領域の導電型がＰ型またはＮ型のど
ちらになるかは、その特定領域におけるＰ型不純物濃度
とＮ型不純物濃度とを比較して、どちらの濃度が高いか
によって決定される。なお、Ｎ型不純物濃度が高い程、
ＭＯＳＦＥＴのオン抵抗は小さくなる。
【０００７】この半導体装置の導通（オン）状態及び非
導通（オフ）状態の各場合を以下に説明する。
【０００８】Ｐ型埋込領域１０２は延長ドレイン領域１
０３に対して逆バイアス状態になる。ＭＯＳＦＥＴがオ
フ状態にあるとき、Ｐ型埋込領域１０２と延長ドレイン
領域１０３との間の接合から空乏層が広がるとともに、
Ｐ型基板１０４と延長ドレイン領域１０３との間の接合
からも空乏層が広がる。この空乏層を利用することによ
り、ＭＯＳＦＥＴの高耐圧化が可能となる。
【０００９】ＭＯＳＦＥＴがオン状態にあるとき、延長
ドレイン領域２１を電子が移動する。より正確には、延
長ドレイン領域１０３内のＮ型不純物濃度が最も高い基
板表面領域およびＰ型埋込領域１０２の下の領域を電子
は移動する。Ｐ型埋込領域１０２が通常の拡散層によっ
て形成されていると、基板表面はＰ型である。その場
合、Ｎ型不純物濃度が最も高い基板表面でさえ、その導
電型がＰ型に反転しているため、Ｎ型キャリア濃度が低
下し、オン抵抗が高くなる。したがってこの構造ではＭ
ＯＳＦＥＴの高耐圧特性を向上しながらオン抵抗を低下
させることが可能となる。
【００１０】特開平４−１０７８７７号公報によれば、
Ｐ型基板１０４へのイオン注入および拡散により延長ド
レイン領域１０３を形成する工程、延長ドレイン領域１
０３内にボロンイオンを注入した後、熱処理を行う工
程、および、基板表面を熱酸化する工程が実行される。
最後の熱酸化工程によって、Ｐ型埋込領域１０２と基板
表面との間からＰ型不純物が減少し、その部分の導電型
がＮ型化される。この熱酸化工程は、シリコン酸化膜と
シリコンとの間にある偏析係数の違いを利用し、それに
よってＰ型埋込領域１０２の上部におけるボロンイオン
をシリコン酸化膜１０５内に取り込む。この熱酸化工程
の結果、基板表面からＮ型化された薄い領域を挟んで離
れた位置にＰ型埋込領域１０２が存在することとなり、
Ｐ型埋込領域１０２は延長ドレイン領域１０３内に埋め
込まれた状態になる。Ｐ型埋込領域１０２の上部におけ
るボロン濃度を低下させ、その領域の導電型をＮ型に反
転させるには、ある程度の厚さ（例えば１μｍ）以上の
厚い熱酸化膜を形成する必要がある。
【００１１】
【発明が解決しようとする課題】上記従来の製造方法に
よれば、Ｐ型埋込領域１０２を基板表面から深い位置に
形成することと、Ｐ型埋込領域１０２と基板表面との間
の領域のキャリア濃度を制御することとが、熱酸化膜１
０５の形成条件によって左右されることになる。その結
果、延長ドレイン領域１０３の表面部濃度は、熱酸化膜
１０５の形成工程におけるプロセスパラメータの変動
（例えば温度や酸素ガス流量などの変動）によって影響
される。より具体的には、熱酸化膜の形成速度や形成す
る熱酸化膜の最終的な厚さのばらつきに応じて延長ドレ
イン領域２１の表面濃度は敏感であるため、延長ドレイ
ン領域１０３の表面濃度を熱酸化工程で制御することは
非常に難しい。
【００１２】図１１に示すように半導体基板表面におい
てＰ型キャリア濃度とＮ型キャリアの濃度の違いはわず
かであり、この濃度のバランスが製造要因で変動しやす
く、Ｐ型埋込領域１０２の形成において表面部のＰ型の
キャリア濃度の減少の度合いによりＰ型拡散層表面が完
全にＮ型に反転しない場合が発生したり、Ｎ型に反転し
ても表面部濃度が毎回大きく異なるといった状態とな
る。このことは、ゲート領域からドレイン電極間の延長
ドレイン領域内を通過する電流によるオン抵抗ならびに
特性のばらつきを大きくさせる（例えば単位面積当たり
１．２〜２．０Ω）要因となる。
【００１３】このばらつきを低減するため、例えば、図
１２（ａ）に示すように、Ｐ型基板２７内に延長ドレイ
ン領域２６を形成した後、１〜２ＭｅＶの高エネルギー
にてボロンイオンを基板２７に注入するという方法が考
えられる。この方法によれば、３〜４μｍ程度の厚膜レ
ジスト２４をＰ型基板２７表面に塗布した後、リソグラ
フィ工程によって厚膜レジスト２４を露光・現像し、厚
膜レジスト２４内に開口部を形成する。この後、厚膜レ
ジスト２４の開口部を介して高エネルギーでボロンイオ
ンを基板２７に注入する。ボロンイオンは延長ドレイン
領域２６の表面から１μｍ程度の内部に入り、図１２
（ｂ）に示されるように、Ｐ型埋込層２８が形成され
る。この方法によれば、延長ドレイン領域２６の表面濃
度の均一性は延長ドレイン領域２６そのもの形成状態に
依存することとなるため、前述の従来技術のようにＰ型
領域表面のボロンイオンを酸化膜１０５内に取り込んで
Ｎ型に反転させるという工程が不要となり、また、ＭＯ
ＳＦＥＴのオン抵抗ばらつきが改善されうる。
【００１４】しかし、このような高エネルギーイオン注
入法でＰ型埋込層領域２８を形成するためには、パター
ニングされたイオン注入マスク（レジスト、金属膜また
は絶縁膜等）が基板上に形成される。パターニングされ
たイオン注入マスクのエッジ側面は、イオン注入方向に
対して完全には平行とならない。そのため、高エネルギ
ー注入によって基板内に注入された不純物の分布は、イ
オン注入マスクのエッジ側面の下方において基板の表面
側にシフトする。イオン注入マスクの遮蔽効果を確保す
るには、注入エネルギーが高くなるほどレジストを厚く
する必要がある。通常、イオン注入装置内の真空度を保
つためには、事前に半導体基板を加熱することによっ
て、レジストに含まれる溶剤や水分を蒸発させなくては
ならない。レジストが厚い場合、通常より長時間または
高温の加熱を実施する必要がある。そのような加熱を行
うと、図１２（ｂ）に示すように、厚膜レジスト２４の
エッジは傾斜し、厚膜レジスト２４の断面形状は台形に
近くなりやすい。厚膜レジスト２４の変形は、厚膜レジ
スト２４のうち基板２７に密着している部分よりも、そ
れ以外の部分が収縮するために生じるからである。この
ような変形レジスト２４を用いてイオン注入を行うと、
厚膜レジスト２４のエッジにおける薄い部分は不十分な
マスク効果しか奏せず、図１２（ｂ）に示すように、不
純物イオンがレジスト２４を突き抜けて基板の表面部に
近い領域に注入されることになる。その結果、埋込領域
２８の外周縁部分は基板表面に向かって上方向に突出
し、基板表面に達するようなＰ型領域を形成してしま
う。基板表面に達するＰ型領域は、ゲート領域とドレイ
ン電極との間においてドレイン電流経路を横切るように
形成されるため、オン抵抗を増大させる。
【００１５】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、変形レジスト
による問題を解決した半導体装置の製造方法を提供する
ことにある。
【００１６】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、第１導電型の半導体層と、前記半導体層
内に形成された第２導電型のソース領域と、前記半導体
層内に形成された第２導電型のドレイン領域と、前記ソ
ース領域と前記ドレイン領域との間に設けられたチャネ
ル領域と、前記チャネル領域の上に形成されたゲート電
極と、少なくとも一部分が前記ドレイン領域内に含まれ
る第１導電型の埋込領域とを備えている半導体装置の製
造方法であって、前記ドレイン領域のための第２導電型
不純物を前記半導体層にドープする工程と、前記埋込領
域のための第１導電型不純物を前記半導体層にドープす
る工程とを包含し、前記埋込領域のためのドープ工程
は、多層レジストマスクを形成する工程と、前記第１導
電型不純物のイオンを高エネルギーイオン注入法によっ
て前記半導体層内に注入する工程とを包含する。
【００１７】前記埋込領域のためのドープ工程は、前記
第１導電型不純物のイオンとしてボロンイオンを用い、
注入加速エネルギーが１ＭｅＶ以上２ＭｅＶ以下でドー
ズ量が１×１０13ｃｍ-2以上３×１０13ｃｍ-2以下の注
入条件で実行することが好ましい。
【００１８】前記多層レジストの厚さは３μｍ以上５μ
ｍ以下の範囲内に設定することが好ましい。
【００１９】本発明による他の半導体装置の製造方法
は、第１導電型の半導体層と、前記半導体層内に形成さ
れた第２導電型のソース領域と、前記半導体層内に形成
された第２導電型のドレイン領域と、前記ソース領域と
前記ドレイン領域との間に設けられたチャネル領域と、
前記チャネル領域の上に形成されたゲート電極と、少な
くとも一部分が前記ドレイン領域内に含まれる第１導電
型の埋込領域とを備えている半導体装置の製造方法であ
って、前記ドレイン領域のための第２導電型不純物を前
記半導体層にドープする工程と、前記埋込領域のための
第１導電型不純物を前記半導体層にドープする工程と、
を包含し、前記埋込領域のためのドープ工程は、厚さ１
μｍ以上１．２μｍ以下のレジスト層を積層することに
よって多層レジストマスクを形成する工程と、前記第１
導電型不純物のイオンを高エネルギーイオン注入法によ
って前記半導体層内に注入する工程とを包含する。
【００２０】前記多層レジストマスクを形成する工程
は、回転塗布法によって前記各レジスト層を形成する工
程と、前記各レジスト層を第１の温度で加熱する工程
と、前記クレームレジスト層を前記第１の温度よりも高
い第２の温度で加熱する工程と、を包含することが好ま
しい。
【００２１】前記第１の温度を１１０℃以下に設定し、
前記第２の温度を１１０℃以上１３０℃以下の範囲内に
設定することが好ましい。
【００２２】前記多層レジストを現像した後、１００℃
以下の温度で前記多層レジストを加熱することが好まし
い。
【００２３】好ましい実施形態では、前記多層レジスト
を粘度２０〜２５ｃｐのレジスト溶液を用いて形成す
る。
【００２４】本発明による更に他の半導体装置の製造方
法は、第１導電型の半導体層と、前記半導体層内に形成
された第２導電型のソース領域と、前記半導体層内に形
成された第２導電型のドレイン領域と、前記ソース領域
と前記ドレイン領域との間に設けられたチャネル領域
と、前記チャネル領域の上に形成されたゲート電極と、
少なくとも一部分が前記ドレイン領域内に含まれる第１
導電型の埋込領域とを備えている半導体装置の製造方法
であって、前記ドレイン領域のための第２導電型不純物
を前記半導体層にドープする工程と、前記埋込領域のた
めの第１導電型不純物を前記半導体層にドープする工程
と、第２導電型不純物を前記半導体層にドープし、それ
によって第２導電型高濃度領域を、少なくとも前記半導
体層の表面と前記埋込領域との間に形成する工程と、を
包含し、前記埋込領域のためのドープ工程は、多層レジ
ストマスクを形成する工程と、前記第１導電型不純物の
イオンを高エネルギーイオン注入法によって前記半導体
層内に注入する工程とを包含する。
【００２５】前記第２導電型高濃度領域の厚さを０．５
μｍ以上に設定することが好ましい。
【００２６】前記第２導電型高濃度領域が１×１０17ｃ
ｍ-3以上の第２導電型不純物濃度を有する部分を含んで
いることが好ましい。
【００２７】
【発明の実施の形態】図１（ａ）および（ｂ）を参照し
ながら、本発明による半導体装置の実施形態を説明す
る。図１（ａ）は本半導体装置の断面構造を示し、図１
（ｂ）は本半導体装置における幾つかの要素の平面レイ
アウトを示している。
【００２８】この半導体装置は、Ｐ型不純物濃度が約１
×１０14〜３×１０14ｃｍ-3程度に設定されたＰ型単結
晶シリコン基板４に形成された横型ＭＯＳＦＥＴ構造を
有している。より詳細には、この半導体装置は、Ｐ型シ
リコン基板４内に形成されたＮ型ソース領域７およびＮ
型延長ドレイン領域（「ドレイン領域」と呼んでも良
い）３と、Ｎ型延長ドレイン領域３に実質的に取り囲ま
れたＰ型埋込領域２とを具備している。本実施形態のＮ
型ソース領域７は、Ｐ型単結晶シリコン基板４の表面に
形成されたＰ型基板コンタクト領域８に隣接する位置に
設けられている。Ｎ型ソース領域７およびＰ型基板コン
タクト領域８は、ともに、ソース電極１１に接触してい
る。なお、図１（ｂ）では、Ｐ型埋込領域２がＮ型延長
ドレイン領域３から外側に延び、Ｐ型基板４と電気的に
接続されていることが示されている。Ｐ型埋込領域２と
Ｐ型基板４との間の電気的導通形態は、図１（ｂ）に示
すレイアウトでＰ型埋込領域２を形成する場合に限定さ
れない。Ｐ型埋込領域２の一部がＮ型延長ドレイン領域
３から外側（基板内）に延びていればよい。ただし、Ｐ
型埋込領域２はチャネル領域の存在する側に突出するこ
とは好ましくない。
【００２９】本実施形態では、Ｎ型延長ドレイン領域３
中のＮ型不純物の表面濃度を約１×１０16〜１×１０17
ｃｍ-3程度に設定している。Ｎ型延長ドレイン領域３の
厚さは約６〜７μｍ程度である。Ｐ型埋込領域２は、シ
リコン基板４の表面からの深さが約１〜約１．５μｍの
位置に形成されている。Ｐ型埋込領域２の厚さは、約
０．８〜１．２μｍ程度である。
【００３０】この半導体装置の特徴部は、更に、Ｐ型シ
リコン基板４の表面とＰ型埋込領域２との間に設けられ
たＮ型高濃度領域（厚さ：約０．５〜１μｍ）１を備え
ている点にある。Ｎ型高濃度領域１はＰ型埋込領域３上
に位置しているが、図１に示すように、Ｐ型埋込領域２
から離れていても良いし、Ｐ型埋込領域２に接触してい
ても良い。本実施形態では、Ｎ型高濃度領域１のシート
抵抗を例えば０．８から１．０Ω／□とするため、Ｎ型
不純物の表面濃度が１×１０17から１×１０18ｃｍ-3程
度の範囲内となるようにドーピングレベルを設定してい
る。なお、Ｎ型高濃度領域１におけるＮ型不純物の表面
濃度は、ＭＯＳＦＥＴとしての動作に必要とされる「オ
ン抵抗」に応じて適宜決定される。オン抵抗を低減する
には、Ｎ型高濃度領域１におけるＮ型不純物の表面濃度
を高くし、Ｎ型高濃度領域１の厚く形成することが好ま
しい。
【００３１】ソース領域７と延長ドレイン領域３との間
はチャネル領域として機能する。ソース領域７および基
板コンタクト領域８は、Ｐ型不純物が低濃度に拡散され
たアンチパンチスルー領域９中に形成されている。Ｐ型
シリコン基板４のチャネル領域の上には、ゲート絶縁膜
を介してゲート電極６が設けられている。絶縁膜（厚
さ：１〜２μｍ程度）５がゲート電極６を覆うように半
導体基板４上に形成されている。
【００３２】図１（ａ）および（ｂ）に示す装置のＮ型
高濃度領域１は、延長ドレイン領域３の延長方向に沿っ
て、埋込領域２の一端上方から他端上方まで延びてい
る。言いかえると、Ｎ型高濃度領域１３は、図１（ａ）
における埋込領域２の右端部および左端部を越えて両外
側に広がっている。本実施形態では、Ｎ型高濃度領域１
３の一部がドレイン電極１０に直接的に接触しているた
め、ドレインコンタクト領域は特別に形成されていな
い。このような場合でも、Ｎ型高濃度領域１３が通常の
ドレインコンタクト領域の不純物濃度と同程度の不純物
濃度を有していれば、充分に低いコンタクト抵抗が得ら
れる。
【００３３】ＭＯＳＦＥＴが導通状態（オン状態）にあ
るときに形成される電流経路は、図１（ａ）中の破線矢
印および図１（ｂ）中の実線矢印で示されるように、Ｎ
型高濃度領域１および延長ドレイン領域３を通って、ソ
ース領域７に向かう。
【００３４】図２は、図１のＹ−Ｙ’線に沿った深さ方
向不純物濃度プロファイルを示している。図２から、基
板４の表面と埋込領域２との間に形成した高濃度領域１
におけるＮ型不純物濃度が、従来の延長ドレイン領域に
おけるＮ型不純物濃度（図１１参照）よりも高いことが
わかる。Ｎ型高濃度領域１の存在により、ＭＯＳＦＥＴ
のオン抵抗が低減される。延長ドレイン領域３が形成さ
れている部分の表面におけるＮ型不純物濃度は、その表
面におけるＰ型不純物濃度に比べて十分に高いため、製
造プロセスパラメータの変動に起因してトランジスタの
オン抵抗が増加したり、大きくばらつくことは生じにく
い。
【００３５】Ｎ型延長ドレイン領域３の内部にＰ型埋込
領域を形成する際、埋込領域と半導体表面との間にはＮ
型不純物とＰ型不純物の両方が存在する。図１０に示す
従来の半導体装置の場合、Ｎ型延長ドレイン領域３の上
面領域に反転層が形成されるなどして、ドレイン電流経
路が分断されるおそれがあるが、本実施形態の装置の場
合、特別に設けられたＮ型高濃度層によって抵抗を従来
よりも大きく軽減できる。
【００３６】次に、図３（ａ）〜（ｆ）および図４
（ａ）および（ｂ）を参照しながら、本発明による半導
体装置の製造方法の実施形態を説明する。図３（ａ）〜
（ｃ）および図４（ａ）は、製造工程の主要段階におけ
る装置の断面を示している。図３（ｄ）〜（ｆ）および
図４（ｂ）は、それぞれ、図３（ａ）〜（ｃ）および図
４（ａ）に示される各工程段階での装置の平面レイアウ
ト図である。
【００３７】まず、図３（ａ）および図３（ｃ）に示す
ように、Ｐ型半導体基板４内にＮ型延長ドレイン領域３
を形成する。延長ドレイン領域３は通常の熱拡散法によ
って形成され得る。半導体基板１の表面は絶縁膜５’に
よって覆われている。
【００３８】次に、図３（ｂ）および図３（ｅ）に示す
ように、高エネルギーイオン注入法を用いて、Ｐ型埋込
領域２をＰ型半導体基板４内に形成する。Ｐ型埋込領域
２の大部分は延長ドレイン領域３に覆われているが、Ｐ
型埋込領域２の一端部は延長ドレイン領域３から外側の
領域に広がり、Ｐ型半導体基板４と電気的に接触してい
る。図１（ａ）および図１（ｂ）に示している配置と異
なり、この実施形態のＰ型埋込領域２は、その一端が、
ドレイン領域電流の流れる方向とは反対の方向に突出す
る形状を有している。
【００３９】次に、図３（ｃ）および図３（ｆ）に示す
ように、レジストマスク１２でＰ型半導体基板４の表面
を部分的に覆った後、イオン注入法を用いてＮ型高濃度
領域１のための不純物イオンをＰ型半導体基板４に注入
し、高濃度領域１を形成する。本実施形態のように、高
濃度領域１を不純物ドーピングによって形成すれば、高
濃度領域１の不純物濃度および厚さを高い自由で設計で
きる。図１０の半導体装置では、図１１のグラフに示さ
れるように、半導体表面と埋込領域との間のＮ型層の厚
さは０．５μｍより小さい。図１０の装置を製造する従
来の方法によれば、このＮ型層の厚さを０．５μｍ以上
にすることは困難である。そのため、延長ドレイン領域
の表面部分の抵抗が充分に低減できない。これに対し、
本実施形態の方法によれば、表面部分の抵抗低減を容易
に達成できる。
【００４０】次に、図４（ａ）および図４（ｂ）に示す
ように、レジストマスク１３でＰ型半導体基板４の表面
を部分的に覆った後、イオン注入法を用いてドーズ１×
１０15ｃｍ-2のＰ型不純物イオンを１００ｋｅＶの加速
エネルギーでＰ型半導体基板４に注入し、チャネルスト
ップ領域（アンチパンチスルー領域を含む）１４を形成
する。Ｐ型埋込領域２の一端部は、チャネルストップ領
域１４に接続される。耐圧を高くするためにＰ型埋込領
域２の不純物濃度は比較的に低く設定されているので、
Ｐ型埋込領域２とＰ型基板４との間の接触抵抗は比較的
に高くなる。そのため、チャネルストップ領域１４の不
純物濃度を比較的に高めに設定し、Ｐ型埋込領域２とチ
ャネルストップ領域１４との間の接触抵抗を低減してい
る。この結果、動作時においては、基板電位がチャネル
ストップ領域１４を介してＰ型埋込領域２に効率良く供
給されることになる。電気的接続抵抗を低減するという
観点から、チャネルストップ領域１４のＰ型不純物濃度
はＰ型埋込領域２のＰ型不純物濃度よりも高いことが好
ましい。
【００４１】チャネルストップ領域１４を形成した後、
公知の半導体製造方法を用いて、図５に示す半導体装置
を製造する。図５の装置は、素子分離のためにＬＯＣＯ
Ｓ１５を有している。図５では、ＬＯＣＯＳ１５がチャ
ネルストップ領域１４内に形成されているように記載さ
れている。ＬＯＣＯＳ１５は、延長ドレイン領域４を覆
うように形成されていても良いし、覆わないように形成
されていても良い。チャネルストップ領域１４のうち、
ＬＯＣＯＳ１５が形成されなかった領域には、ソース領
域７、チャネル領域および基板コンタクト領域が形成さ
れる。ただし、本実施形態の場合、Ｎ型高濃度層の一部
が基板コンタクト領域として機能する。また、チャネル
ストップ領域１４のうちソース領域７を囲む部分は、ア
ンチパンチスルー領域（図１（ａ）の参照符号「９」で
示されている部分）として機能する。ゲート電極６は、
ゲート絶縁膜５ａ上に形成され、層間絶縁膜５ｂによっ
て覆われている。層間絶縁膜５ｂの上には、ドレイン電
極１０およびソース電極１１が形成される。
【００４２】図６（ａ）〜（ｄ）は、本発明による半導
体装置の主要要素の平面レイアウトの幾つかを示してい
る。図では、Ｎ型高濃度領域１、Ｐ型埋込領域２、延長
ドレイン領域３、およびゲート電極６の配置関係が示さ
れている。なお、図中の矢印は電流経路を示す。埋込領
域２が形成されている領域での延長ドレイン領域３の厚
さは、埋込領域２の上側に位置する部分の厚さと、埋込
領域２の下側に位置する部分の厚さとを合計したもので
ある（図１（ａ）参照）。従って、延長ドレイン領域３
の厚さは、埋込領域２が形成されていない領域では相対
的に厚く、埋込領域２が形成されている領域では相対的
に薄くなっている。場所に応じて延長ドレイン領域３の
厚さが変化するため、延長ドレイン領域３のシート抵抗
は場所に応じて変化する。電流は、シート抵抗の低い部
分を多く流れようとするため、電流はＮ型高濃度領域１
を優先的に流れようとする。図６（ａ）〜（ｄ）中の矢
印は電流経路を示す。
【００４３】図６（ａ）に示す例の場合、Ｎ型高濃度領
域１は、延長ドレイン領域３のＰ型埋込領域２が設けら
れていない部分から、埋込領域２の一部の上を跨いで、
延長ドレイン領域３のＰ型埋込領域２が設けられていな
い他の部分にまで延びている。言いかえると、Ｎ型高濃
度領域１は、延長ドレイン領域３のシート抵抗が埋込領
域の存在によって増加した部分を貫いて、延長ドレイン
領域３のシート抵抗の低い部分同士を相互接続してい
る。その結果、Ｐ型埋込領域２を形成するためにドープ
されたＰ型キャリアによって、基板表面とＰ型埋込領域
２との間におけるＮ型キャリア濃度が低下していても、
Ｎ型高濃度領域１が低抵抗の電流経路を提供するため、
オン抵抗の増加を低減することができる。
【００４４】図６（ｂ）および（ｃ）に示すＮ型高濃度
領域１の配置例は、オン抵抗を更に低減することができ
る。図６（ｂ）の例では、Ｎ型高濃度領域１は延長ドレ
イン領域の延長方向に沿って、ドレインコンタクト領域
からゲート電極に向かって延びている。ここで、ドレイ
ンコンタクト領域とは、延長ドレイン領域３とドレイン
電極１０とが接触する領域であり、Ｎ型高濃度領域１と
は別にＮ型高濃度不純物拡散領域を設け、そのＮ型高濃
度不純物拡散領域にドレインコンタクト領域として機能
させてもよい。電流（ドレイン領域）は、ドレインコン
タクト領域からチャネル領域に向かってスムーズに流
れ、オン抵抗がより低下する。図６（ｃ）の例では、埋
込領域２と電流経路とが交差する部分を覆うようにＮ型
高濃度層１が形成されている。この結果、図７（ｂ）の
Ｐ型領域８０が電流経路と交差することがなくなる。図
６（ｄ）の例では、Ｎ型高濃度領域１がＰ型埋込領域３
に完全に覆ってる。このようにすることによって、オン
抵抗はより低下する。なお、図１（ａ）は、図６（ｄ）
の断面を示している。
【００４５】Ｎ型高濃度領域１は、Ｐ型埋込領域２と基
板表面との間において、その一部に形成されていてもオ
ン抵抗を低減することに寄与するが、広い範囲に形成さ
れるほうがオン抵抗を低減する効果が増加することは言
うまでもない。従って、図６（ａ）〜（ｃ）のレイアウ
トよりも、図６（ｄ）のレイアウトの方がオン抵抗低減
に適している。
【００４６】次に、図７（ａ）および（ｂ）ならびに図
８（ａ）〜（ｃ）を参照し、高エネルギーイオン注入法
によってＰ型埋込領域３を形成する場合の製造方法の主
要工程を詳細に説明する。
【００４７】まず、図７（ａ）に示すように、Ｐ型シリ
コン基板４の特定領域にＮ型不純物をドープし、それに
よってＮ型延長ドレイン領域３をシリコン基板４内に形
成する。次に、シリコン基板４の表面に酸化膜５’を形
成した後、リソグラフィ技術を用いて、厚膜レジスト
（厚さ：３〜５μｍ）１６ａでシリコン基板４の表面を
覆う。この厚膜レジスト１６ａは、埋込領域の形状と位
置を規定する開口部を有している。この開口部を介し
て、注入ドーズが１〜３×１０13ｃｍ-2程度のボロンイ
オンを１〜２ＭｅＶの高エネルギーにてシリコン基板４
に注入する。
【００４８】高エネルギーイオン注入を行うことによ
り、ボロンイオンは延長ドレイン領域３の表面から１μ
ｍ程度の内部に注入される。その後、ボロンイオンを活
性化するために約９００〜１０００℃での熱処理を行
い、Ｐ型埋込領域２を形成する。
【００４９】高エネルギーイオン注入のためレジストを
厚くした場合、イオン注入の際に装置の真空度を保つ目
的で、事前にレジスト内に含まれる溶剤や水分を加熱し
て蒸発させる。この加熱はレジストの形状を悪くするた
め、イオン注入工程で、不純物イオンがレジストの一部
を突き抜ける。その結果、図７（ｂ）の点線で示す部分
に、Ｐ型領域８０が形成される。Ｐ型領域８０が電流経
路と交差するように残存すると、オン抵抗低減に悪影響
が及ぶことになる。
【００５０】次に、図８（ａ）に示すように、レジスト
（膜厚：１〜２μｍ程度）１２で基板表面を覆った後、
延長ドレイン領域３の表面にＮ型不純物（例えば、リン
またはヒ素）のイオンを注入し、Ｐ型領域８を含む領域
をＮ型化すれば、Ｐ型領域８０は消滅する。注入ドーズ
量は、１×１０13ｃｍ-2以上に設定し、注入エネルギー
は３０〜８０ｋｅＶ程度にすることが好ましい。ＭＯＳ
ＦＥＴのオン抵抗をより低下させる必要がある場合に
は、より高いドーズのＮ型不純物を延長ドレイン領域３
の表面の広い範囲に注入し、Ｎ型キャリア濃度を全体的
に高くすればよい。図８（ｂ）は、Ｐ型埋込領域２を覆
うようにＮ型高濃度領域１が形成された状態を示す。
【００５１】図８（ｃ）には、Ｎ型高濃度領域１を相対
的に厚く形成することによって、Ｎ型高濃度領域１の下
面とＰ型埋込領域２の上面とが接触している。言いかえ
ると、Ｎ型高濃度領域１とＰ型埋込領域２との間に不純
物濃度の低い領域が介在しない構成が示されている。
【００５２】Ｎ型高濃度領域１の形成方法は、イオン注
入に限定されない。液体・固体等の不純物源（ドーパン
トソース）を基板表面に塗布したり、蒸着するなどすれ
ば、Ｎ型高濃度領域１の形成を簡単に行うことができ
る。例えば、ＰＯＣｌ3を不純物源とする拡散を行って
も良い。
【００５３】なお、Ｎ型高濃度領域１は、延長ドレイン
領域３の外周端部のうちチャネル領域に隣接している部
分から距離をおいて形成される。空乏層を利用した耐圧
向上の観点から、距離Ｌｗは、Ｎ型高濃度領域１の厚さ
Ｔｗ以上であること（Ｌｗ≧Ｔｗ）が好ましい。
【００５４】次に、図９（ａ）〜（ｃ）を参照しなが
ら、本発明による半導体装置の製造方法の他の実施形態
を説明する。本実施形態では、高エネルギーイオン注入
法を用いずに、Ｐ型埋込領域２を形成する。この実施形
態によれば、高エネルギー注入の際のレジスト形状の悪
化による影響は現れず、複雑な工程を必要としない。
【００５５】まず、公知の製造方法を用いた工程を実行
して、延長ドレイン領域３をシリコン基板４内に形成す
る。その後、図９（ａ）に示すように、レジスト１６ｂ
で基板４の表面を覆った後、注入ドーズ量１〜３×１０
13ｃｍ-2程度のボロンイオンを加速エネルギー３０〜８
０ｋｅＶで注入する。この程度の加速エネルギーであれ
ば、レジスト１６ｂの厚さが１〜１．５μｍでも充分に
イオン注入を遮蔽することができる。ボロンイオンの注
入加速エネルギーが低いため、注入ボロンの深さ方向プ
ロファイルのピークは基板表面に近く、ボロン注入を受
けた基板表面はＰ型に反転する。
【００５６】次に、図９（ｂ）に示すように、レジスト
（膜厚：１〜２μｍ程度）１２で基板４の表面を覆った
後、注入ドーズ量が１×１０13ｃｍ-2以上のＮ型不純物
（リンまたはヒ素）のイオンを加速エネルギー３０〜５
０ｋｅＶ程度で基板４に注入する。ＭＯＳＦＥＴのオン
抵抗を大きく低下させる必要がある場合には、前述のよ
うに、基板表面のＮ型キャリア濃度を更に全体的に高く
すればよい。ＭＯＳＦＥＴのオン抵抗を効果的に低減す
るには、図４（ｄ）に示すようにＰ型埋込領域２を完全
に覆う広い範囲にＮ型不純物イオンを注入することが望
ましい。図９（ｃ）は、Ｎ型高濃度領域１が形成される
ことにより、Ｐ型領域１０が埋め込まれた状態を示す。
【００５７】前述の実施形態と同様に、表面部のＮ型高
濃度領域を形成する方法はイオン注入法に限定されな
い。液体・固体等の不純物源の塗布・蒸着等によっても
容易に高濃度領域を形成できる。
【００５８】上記実施形態では、半導体基板内に延長ド
レイン領域等の不純物拡散領域を形成したが、本発明は
これに限定されない。例えば、半導体基板上にエピタキ
シャル成長した半導体層内に各種の不純物拡散層を設け
ても良い。また、絶縁性基板上に堆積した半導体層内に
各種の不純物拡散層を設けても良い。
【００５９】なお、延長ドレイン領域のための第２導電
型不純物を半導体層にドープする工程と、埋込領域のた
めの第１導電型不純物を半導体層にドープする工程と、
第２導電型不純物を半導体層にドープし、それによって
第２導電型高濃度領域を、少なくとも半導体層の表面と
埋込領域との間に形成する工程とは、それらの順序を入
れ変えて実施しても良い。
【００６０】以下、図１３および図１４を参照しなが
ら、本発明による半導体装置の製造方法の他の実施形態
を説明する。
【００６１】まず、図１３（ａ）に示すように、Ｐ型シ
リコン基板３１上に注入マスク３２を形成した後、ドー
ズ量が６×１０12／ｃｍ2のリンイオンを加速エネルギ
ー１５０ｋｅＶでＰ型シリコン基板３１に注入する。注
入マスク３２を除去した後、１２００℃での熱拡散処理
（ドライブイン）を６時間程度実行する。こうして、延
長ドレイン領域３３がシリコン基板３１の所定領域に形
成される。この延長ドレイン領域３３は、内部にＰ型埋
め込み領域３を形成するに充分な拡散深さ（例えば、
６．０〜７．０μｍ）を有する。
【００６２】次に、図１３（ｂ）に示すように、延長ド
レイン領域３３をレジストマスク３５ａで覆った後、延
長ドレイン領域３３の周辺領域に対してドーズ量が３×
１０12／ｃｍ2のボロンイオンを加速エネルギー１５０
ｋｅＶで注入する。レジストマスク３５ａを除去した
後、シリコン基板３１の露出表面を熱酸化することによ
ってシリコン基板３１の所定領域にＬＯＣＯＳ（厚さ：
１μｍ程度）３４を形成する。この熱酸化時に延長ドレ
イン領域３３の周辺領域に注入されたボロンイオンが拡
散し、アンチパンチスルー領域３６が形成される。アン
チパンチスルー領域３６は、ドレイン電極に高電圧が印
加されたときに延長ドレイン領域３３とＰ型シリコン基
板３１との間のＰＮ接合部から伸びる空乏層がソース領
域（図１４（ｃ）において参照番号「４０ｂ」が付され
ている領域）に接触させないように機能する。言い換え
ると、アンチパンチスルー領域３６は、上記ＰＮ接合部
から伸びる空乏層がソース領域に接触した場合に生じる
リーク電流の発生（パンチスルー現象）を防止する。
【００６３】次に、図１３（ｃ）に示すように、形成す
べきＰ型埋込領域３７の位置と平面形状を規定する開口
部を備えた厚膜レジスト３５ｂをフォトリソグラフィ工
程で形成した後、高エネルギイオン注入技術によってド
ーズ量が３×１０12／ｃｍ2のボロンイオン３６を加速
エネルギー１２５０ｋｅＶで注入する。こうして、Ｐ型
埋め込み領域３７のためＰ型不純物がＮ型延長ドレイン
領域３３内にドープされる。
【００６４】以下、本実施形態で採用する厚膜レジスト
３５の形成方法について詳細を説明する。
【００６５】本実施形態では、レジストを塗布する前に
シリコン基板３１とレジストとの密着を高め、レジスト
をシリコン基板３１上に均一に広げるために、シリコン
基板３１を窒素ガス加圧下でＨＭＤＳ（ヘキサメチルジ
シラザン）蒸気中に１０〜２０分程度さらす。
【００６６】次に、シリコン基板３１を回転させなが
ら、その上にレジスト溶液を適下することによって、レ
ジストの塗布工程を実行する。使用するレジストの種類
はポジ型およびネガ型の何れであってもよい。ここで
は、ポジ型レジストを用いた場合について説明を行う。
【００６７】３μｍ以上の厚さを持つ厚膜レジスト３５
ｂを形成するために、本実施形態では、粘度が約２０〜
２５ｃｐ程度と比較的低いレジスト溶液をシリコン基板
３１に滴下する。その際、シリコン基板３１を４５００
〜５０００ｒｐｍ程度の速度で回転させる。このような
回転塗布によって厚さ約１〜１．２μｍのレジスト層が
形成される。こうして形成した比較的に薄いレジスト層
を多層に重ねることによって、最終的に３μｍ以上の厚
さを持つ均一性に優れた厚膜レジスト３５を形成するこ
とができる。なお、各レジスト層が薄すぎる場合は、目
的の厚さを有する厚膜レジスト３５ｂを得るために積層
する合計の層数を多くする必要がある。一方、各レジス
ト層が厚すぎると、各レジスト層の厚さがシリコン基板
３１の面内でばらつき、膜厚ムラが発生する。このた
め、各レジスト層の厚さは約１〜１．２μｍの範囲内に
設定することが好ましい。
【００６８】本実施形態では、レジスト層内に含まれて
いる溶剤を蒸発させるために、表面にレジスト層が形成
されたシリコン基板１をホットプレートで１１０℃以下
の温度にて１分間程度加熱する（第１熱処理）。比較的
低温でレジスト層を加熱することによって溶剤をゆっく
りと蒸発させる。そうすることによって、露光時の紫外
線照射がレジスト中に発生させるガスを前もって除去
し、それによって露光時のレジスト破裂を防止すること
ができる。その後、１１０〜１３０℃にて２分間程度の
加熱（第２熱処理）を続け、レジスト層からの溶剤除去
処理を完了する。第２熱処理によれば、レジスト中に残
存する溶剤を比較的に短時間で除去することができる。
また、このような第２熱処理を行っておくことで、現像
後に行う加熱工程の温度を低くすることが可能になる。
【００６９】上述のような塗布工程および加熱工程を繰
り返すことによって、２層目以降のレジスト層を積層す
る。ここで重要な点は、２層目以降のレジスト層に対す
る加熱工程を各レジスト層の塗布工程後に行うという点
にある。レジスト層を塗布する毎に塗布したレジスト層
に対する加熱工程を行えば、２層目以降のレジスト層中
に含まれる溶剤が下のレジスト層に浸透するのを防ぐこ
とができる。その結果、溶剤の浸透によって下層レジス
ト層が膨張し、それによって膜厚が不均一化するという
現象を防止できる。また、溶剤除去の効率を向上させる
ことも可能になる。本実施形態では、上記加熱をレジス
ト層の塗布直後（塗布後５分以内）に行う。このように
レジスト層の塗布工程と加熱工程と必要な回数を繰り返
すことによって、目的の厚さを備え、形状の崩れが生じ
にくい厚膜レジスト３５を得ることができる。露光工程
の前に、このような加熱処理を行えば、前述のように、
露光時の紫外線照射時にレジスト内部に発生しやすいガ
スを前もってレジストから除去できる。
【００７０】なお、上記方法に代えて、シリコン基板３
１を５０００〜６５００ｒｐｍ程度で回転させながら粘
度が約５０ｃｐ〜６０ｃｐのレジストを塗布してもよ
い。その場合、ホットプレート上で１１０℃以下の温度
にて約１分間の加熱（第１熱処理）を行った後、１１０
〜１３０℃にて３分間の加熱（第２熱処理）を行えばよ
い。この場合、第１熱処理の時間が比較的に長いのは、
粘度の高いレジスト内部に含まれる溶剤が除去しにくい
ためである。
【００７１】次に、ｇ線ステッパーを用いて厚膜レジス
ト３５ｂに対する露光を行った後、現像工程を行う。現
像工程に用いる現像液およびリンス液はレジストに浸透
しやすい水分を含んでいる。そのため、現像工程後、こ
のような水分をレジスト３５ｂから除去するため、再度
加熱工程（第３熱処理）を行う。この加熱は１００℃以
下の低温で短時間行うのが望ましい。高温で長い時間加
熱すると、パターンされた厚膜レジスト２５の断面形状
が劣化してしまうからである。本実施形態の場合、８０
℃での加熱を約１５０秒間実施する。比較的低温での加
熱処理を行うため、現像直後のレジストパターンを維持
したまま、現像工程中に厚膜レジスト３５ｂ中に浸透し
た水分を除去することができる。ｇ線ステッパーという
解像度の高い露光装置を用いることにより、転写パター
ンの境界がぼけることなく厚膜レジスト３５ｂにパター
ンが転写され、厚膜レジストの断面が矩形に近いレジス
トパターンを得ることができる。
【００７２】なお、Ｐ型埋め込み領域３７を形成するた
めのＰ型不純物イオン注入は、ＬＯＣＯＳ３４を形成し
た後に実行する必要がある。この不純物イオン注入をＬ
ＯＣＯＳ３４の形成前に行うと、ＬＯＣＯＳ３４形成時
の熱処理によって注入不純物イオン（ボロンイオン）が
シリコン基板３１の表面へ拡散するため、延長ドレイン
領域３３の表面におけるＮ型キャリアがＰ型キャリアに
よってうち消され、ＭＯＳＦＥＴのオン抵抗が増加して
しまうからである。
【００７３】次に、図１３（ｄ）を参照する。厚膜レジ
スト３５ｂを除去した後、シリコン基板３１の露出表面
上にゲート酸化膜３８を形成する。その後、図１４
（ａ）に示すように、多結晶シリコン膜からなるゲート
電極３９を形成する。このゲート電極３９は、多結晶シ
リコン膜をシリコン基板３１上に堆積した後、リソグラ
フィおよびエッチング技術を用いて多結晶シリコン膜を
パターニングすることによって得られる。次に、不図示
の注入マスクでシリコン基板３１の表面を覆った後、ド
ーズ量が６．０×１０15／ｃｍ2のヒ素イオンを加速エ
ネルギー６０ｋｅＶでシリコン基板３１に注入し、図１
４（ｂ）に示すように、ドレインコンタクト領域４０ａ
またはソース領域４０ｂとして機能するＮ+型不純物領
域をシリコン基板３１内に形成する。
【００７４】この後、上記注入マスクを除去した後、更
に他の注入マスク（不図示）でシリコン基板３１の表面
を覆った後、ドーズ量が２．０×１０15／ｃｍ2のボロ
ンイオンを加速エネルギー５０ｋｅＶでシリコン基板３
１に注入し、アンチパンチスルー領域３６中などにＰ+
型不純物領域４０ｃを形成する。Ｐ+型不純物領域４０
ｃは、シリコン基板３１およびアンチパンチスルー領域
３６と、これらに所定の電位を与えるための電極との間
のコンタクト抵抗を低減する役割を果たす。
【００７５】次に、図１４（ｃ）に示すように、層間絶
縁膜（厚さ：約１〜１．５μｍ）４１を堆積した後、そ
の層間絶縁膜４１にコンタクト窓を形成する。このコン
タクト窓を介して、シリコン基板３１内の不純物拡散領
域４０ａ〜４０ｃに接触するドレイン電極４２びソース
電極４３を形成した後、これらの構造を保護膜４４によ
って覆う。
【００７６】上記工程を経て、本実施形態にかかる横型
ＭＯＳＦＥＴが作製される。本実施形態によれば、多層
レジストマスクを用いた高エネルギーイオン注入法によ
ってＰ型埋込領域３７を形成しているため、Ｐ型埋込領
域３７を再現性良く均一に形成でき、トランジスタ特性
のばらつきを低減できる。特に、多層レジストを形成す
る際、レジスト溶液を薄く塗布し、薄いレジスト層を形
成した後に比較的低温の加熱によってレジスト層からレ
ジスト溶剤をゆっくりと除去すれば、露光時のレジスト
の破裂を防止し、しかも、その後の高温加熱によってレ
ジスト溶剤を除去する工程に要する時間も短縮できる。
また、このレジスト塗布工程および加熱工程を２回以上
繰り返すことによって、高エネルギーイオン注入のマス
クとして必要な厚さを備えたレジスト膜を面内での均一
性を向上させて形成することが可能になる。２層目以降
のレジスト層を形成する際、レジスト溶液の塗布直後に
加熱を行うことで、レジスト溶液中の溶剤が下層のレジ
スト層に拡散するのを防止し、膜厚の均一性を向上させ
るとともに効率よく溶剤を除去することが可能になる。
【００７７】また、露光をステッパーを用いて行えば、
高い解像度が実現し、レジスト断面形状が矩形の良好な
パターンを得ることができる。また、現像後の加熱を低
温で行うことによって、厚膜多層レジストの収縮を防
ぎ、現像後においても良好な断面形状を維持することが
できる。
【００７８】なお、本実施形態の製造方法に対して、他
の実施形態にかかる製造方法で実行したＮ型高濃度領域
形成のための不純物ドーピング工程を付加しても良い。
そうすることによって「オン抵抗」をいっそう低減でき
る。しかしながら、本実施形態の製造方法によれば、図
１２（ｂ）に示すレジスト変形の問題が解決されるた
め、シリコン基板表面と埋込領域との間にあえてＮ型高
濃度領域を形成しなくとも充分に低いオン抵抗が再現性
良く実現され得る。
【００７９】また、上記各実施形態の各導電型を反転さ
せた場合でも、本発明は有効にその効果を発揮すること
は言うまでもない。
【００８０】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、多層レジストマスクを用いて第１導電型不純物のイ
オンを高エネルギーイオン注入法によって半導体層内に
注入し、それによって、埋込領域を形成する。多層レジ
ストマスクを用いることによって、露光・現像後のレジ
ストマスクの断面形状が整えられるため、埋込領域を歩
留まりよく形成できる。
【００８１】多層レジストマスク構成するレジスト層の
厚さを１μｍ以上１．２μｍ以下に設定することによっ
て、膜厚均一性に優れた厚膜レジストを効率的に形成で
きる。
【００８２】前記多層レジストマスクを形成する際に、
回転塗布法によって前記各レジスト層を形成する工程
と、各レジスト層を第１の温度で加熱する工程と、各レ
ジスト層を前記第１の温度よりも高い第２の温度で加熱
する工程と実行することによって、膜厚均一性を向上さ
せるとともに、露光工程で生じやすいレジストマスクの
変形等を防止できる。
【００８３】また、第２導電型不純物を半導体層にドー
プし、それによって第２導電型高濃度領域を、少なくと
も半導体層の表面と埋込領域との間に形成すれば、トラ
ンジスタのオン抵抗をいっそう低減することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明による半導体装置の実施形態の
断面図であり、（ｂ）はその平面レイアウト図である。
【図２】図１のＹ−Ｙ’線に沿った深さ方向不純物濃度
プロファイルを示すグラフである。
【図３】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法の主要工程段階における半導体装置の断面を
示し、（ｄ）から（ｆ）は、（ａ）〜（ｃ）の各工程段
階での半導体装置の平面レイアウト図である。
【図４】（ａ）は、本発明による半導体装置の製造方法
のある工程段階における半導体装置の断面を示し、
（ｂ）のその工程段階での半導体装置の平面レイアウト
図である。
【図５】本発明による半導体装置の製造方法によって製
造された半導体装置の断面図である。
【図６】（ａ）から（ｄ）は本発明による半導体装置の
主要要素のレイアウト例を示す平面図である。
【図７】（ａ）および（ｂ）は、本発明による半導体装
置の製造方法に関しており、高エネルギーイオン注入法
によってＰ型埋込領域を形成する場合の製造方法の主要
工程を示す工程断面図である。
【図８】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法に関しており、高エネルギーイオン注入法に
よってＰ型埋込領域を形成する場合の製造方法の主要工
程を示す工程断面図である。
【図９】（ａ）から（ｃ）は、本発明による半導体装置
の他の製造方法に関しており、高エネルギーイオン注入
法によらずにＰ型埋込領域を形成する場合の製造方法の
主要工程を示す工程断面図である。
【図１０】延長ドレイン領域内に埋込領域を有する従来
の半導体装置の断面図である。
【図１１】図１０のＸ−Ｘ’線に沿った深さ方向不純物
濃度プロファイルを示すグラフである。
【図１２】（ａ）および（ｂ）は、高エネルギーイオン
注入法によってＰ型埋込領域を形成する工程を示す工程
断面図である。
【図１３】（ａ）から（ｄ）は、本発明による半導体装
置の製造方法の他の実施形態を説明するための工程断面
図である。
【図１４】（ａ）から（ｃ）は、本発明による半導体装
置の製造方法の他の実施形態を説明するための工程断面
図である。
【符号の説明】
１ Ｎ型高濃度領域 ２ Ｐ型埋込領域 ３ 延長ドレイン領域 ４ Ｐ型基板 ５ 酸化膜 ５’ 酸化膜 ６ ゲート電極 ７ ソース領域 ８ 基板コンタクト領域 ９ レジスト １０ ドレイン電極 １１ ソース電極 １２ レジスト １３ レジスト １４ チャネルストップ領域 １９ アンチパンチスルー領域 １６ａ 厚膜レジスト １６ｂ レジスト ３１ Ｐ型シリコン基板 ３２ 注入マスク ３３ 延長ドレイン領域 ３４ ＬＯＣＯＳ ３５ レジストマスク ３６ アンチパンチスルー領域 ３７ Ｐ型埋め込み領域 ３８ ゲート酸化膜 ３９ ゲート電極 ４０ａ ドレインコンタクト領域 ４０ｂ ソース領域 ４０ｃ Ｐ+型不純物領域 ４１ 層間絶縁膜 ４２ ドレイン電極 ４３ ソース電極 ４４ 保護膜 ８０ Ｐ型領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１１月２５日（１９９９．１１．
２５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置の製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。特に、本発明は、ドレイン−ソ
ース間の降伏電圧を高くしながら、オン抵抗が低減され
たパワーＭＯＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】まず、図１０を参照しながら、ドレイン
−ソース間の降伏電圧を改善するための構造を備えた半
導体装置の従来例を説明する。この半導体装置は、特開
平４−１０７８７７号公報（出願人：松下電子工業株式
会社）に記載されている。
【０００３】この装置は、Ｐ型単結晶シリコン基板１０
４に形成されたＮ型ソース領域１０７およびＮ型延長ド
レイン領域１０３と、Ｎ型延長ドレイン領域１０３に囲
まれたＰ型埋込領域１０２とを備えている。Ｎ型延長ド
レイン領域１０３の一部にはドレインコンタクト領域１
１４が設けられており、ドレインコンタクト領域１１４
はドレイン電極１１０に接触している。Ｎ型ソース領域
１０７は、Ｐ型単結晶シリコン基板１０４の表面に形成
された基板コンタクト領域１０８とともに、ソース電極
１１１に接触している。ソース領域１０７および基板コ
ンタクト領域１０８を囲むようにアンチパンチスルー領
域１０９が設けられている。
【０００４】ソース領域１０７と延長ドレイン領域１０
３との間はチャネル領域として機能する。Ｐ型シリコン
基板１０４の表面には、ゲート絶縁膜を介してチャネル
領域上にゲート電極１０６が設けられている。基板１０
４の表面は熱酸化膜１０５によって覆われている。
【０００５】この半導体装置の特徴は、Ｐ型基板１０４
内に拡散工程により形成された不純物濃度の比較的に低
いＮ型延長ドレイン領域１０３と、Ｎ型延長ドレイン領
域１０３の内部に形成されたＰ型埋込領域１０２とを備
えていることにある。
【０００６】図１１は、図１０のＸ―Ｘ’線に沿った深
さ方向不純物濃度分布およびキャリア濃度分布を示して
いる。半導体の特定領域の導電型がＰ型またはＮ型のど
ちらになるかは、その特定領域におけるＰ型不純物濃度
とＮ型不純物濃度とを比較して、どちらの濃度が高いか
によって決定される。なお、Ｎ型不純物濃度が高い程、
ＭＯＳＦＥＴのオン抵抗は小さくなる。
【０００７】この半導体装置の導通（オン）状態及び非
導通（オフ）状態の各場合を以下に説明する。
【０００８】Ｐ型埋込領域１０２は延長ドレイン領域１
０３に対して逆バイアス状態にする。ＭＯＳＦＥＴがオ
フ状態にあるとき、Ｐ型埋込領域１０２と延長ドレイン
領域１０３との間の接合から空乏層が広がるとともに、
Ｐ型基板１０４と延長ドレイン領域１０３との間の接合
からも空乏層が広がる。この空乏層を利用することによ
り、ＭＯＳＦＥＴの高耐圧化が可能となる。
【０００９】ＭＯＳＦＥＴがオン状態にあるとき、延長
ドレイン領域１０３を電子が移動する。したがって、こ
の構造ではＭＯＳＦＥＴの高耐圧特性を向上しながらオ
ン抵抗を低下させることが可能となる。ここで、延長ド
レイン領域１０３を電子が移動する状態を説明すると、
延長ドレイン領域１０３内のＮ型不純物濃度が最も高い
基板表面領域およびＰ型埋込領域１０２の下の領域を電
子は移動する。ところで、Ｐ型埋込領域１０２が通常の
拡散層によって形成されていると、基板表面領域はＰ型
である。つまり、Ｎ型不純物濃度が最も高い基板表面領
域でさえ、その導電型がＰ型に反転している。このた
め、基板表面領域のＮ型キャリア濃度が低下し、オン抵
抗が高くなる。
【００１０】特開平４−１０７８７７号公報によれば、
Ｐ型基板１０４へのイオン注入および拡散により延長ド
レイン領域１０３を形成する工程、延長ドレイン領域１
０３内にボロンイオンを注入した後、熱処理を行う工
程、および、基板表面を熱酸化する工程が実行される。
最後の熱酸化工程によって、Ｐ型埋込領域１０２と基板
表面との間からＰ型不純物が減少し、その部分の導電型
がＮ型化される。この熱酸化工程は、シリコン酸化膜と
シリコンとの間にある偏析係数の違いを利用し、それに
よってＰ型埋込領域１０２の上部におけるボロンイオン
をシリコン酸化膜１０５内に取り込む。この熱酸化工程
の結果、基板表面からＮ型化された薄い領域を挟んで離
れた位置にＰ型埋込領域１０２が存在することとなり、
Ｐ型埋込領域１０２は延長ドレイン領域１０３内に埋め
込まれた状態になる。Ｐ型埋込領域１０２の上部におけ
るボロン濃度を低下させ、その領域の導電型をＮ型に反
転させるには、ある程度の厚さ（例えば１μｍ）以上の
厚い熱酸化膜を形成する必要がある。
【００１１】
【発明が解決しようとする課題】上記従来の製造方法に
よれば、Ｐ型埋込領域１０２を基板表面から深い位置に
形成することと、Ｐ型埋込領域１０２と基板表面との間
の領域のキャリア濃度を制御することとが、熱酸化膜１
０５の形成条件によって左右されることになる。その結
果、延長ドレイン領域１０３の表面部濃度は、熱酸化膜
１０５の形成工程におけるプロセスパラメータの変動
（例えば温度や酸素ガス流量などの変動）によって影響
される。より具体的には、熱酸化膜の形成速度や形成す
る熱酸化膜の最終的な厚さのばらつきに応じて延長ドレ
イン領域１０３の表面濃度は敏感であるため、延長ドレ
イン領域１０３の表面濃度を熱酸化工程で制御すること
は非常に難しい。
【００１２】図１１に示すように半導体基板表面におい
てＰ型キャリア濃度とＮ型キャリアの濃度の違いはわず
かであり、この濃度のバランスが製造要因で変動しやす
く、Ｐ型埋込領域１０２の形成において表面部のＰ型の
キャリア濃度の減少の度合いによりＰ型拡散層表面が完
全にＮ型に反転しない場合が発生したり、Ｎ型に反転し
ても表面部濃度が毎回大きく異なるといった状態とな
る。このことは、ゲート領域からドレイン電極間の延長
ドレイン領域内を通過する電流によるオン抵抗ならびに
特性のばらつきを大きくさせる（例えば単位面積当たり
１．２〜２．０Ω）要因となる。
【００１３】このばらつきを低減するため、例えば、図
１２（ａ）に示すように、Ｐ型基板２７内に延長ドレイ
ン領域２６を形成した後、１〜２ＭｅＶの高エネルギー
にてボロンイオンを基板２７に注入するという方法が考
えられる。この方法によれば、３〜４μｍ程度の厚膜レ
ジスト２４をＰ型基板２７表面に塗布した後、リソグラ
フィ工程によって厚膜レジスト２４を露光・現像し、厚
膜レジスト２４内に開口部を形成する。この後、厚膜レ
ジスト２４の開口部を介して高エネルギーでボロンイオ
ンを基板２７に注入する。ボロンイオンは延長ドレイン
領域２６の表面から１μｍ程度の内部に入り、図１２
（ｂ）に示されるように、Ｐ型埋込層２８が形成され
る。この方法によれば、延長ドレイン領域２６の表面濃
度の均一性は延長ドレイン領域２６そのもの形成状態に
依存することとなるため、前述の従来技術のようにＰ型
領域表面のボロンイオンを酸化膜１０５内に取り込んで
Ｎ型に反転させるという工程が不要となり、また、ＭＯ
ＳＦＥＴのオン抵抗ばらつきが改善されうる。
【００１４】しかし、このような高エネルギーイオン注
入法でＰ型埋込層領域２８を形成するためには、パター
ニングされたイオン注入マスク（レジスト、金属膜また
は絶縁膜等）が基板上に形成される。パターニングされ
たイオン注入マスクのエッジ側面は、イオン注入方向に
対して完全には平行とならない。そのため、高エネルギ
ー注入によって基板内に注入された不純物の分布は、イ
オン注入マスクのエッジ側面の下方において基板の表面
側にシフトする。イオン注入マスクの遮蔽効果を確保す
るには、注入エネルギーが高くなるほどレジストを厚く
する必要がある。通常、イオン注入装置内の真空度を保
つためには、事前に半導体基板を加熱することによっ
て、レジストに含まれる溶剤や水分を蒸発させなくては
ならない。レジストが厚い場合、通常より長時間または
高温の加熱を実施する必要がある。そのような加熱を行
うと、図１２（ｂ）に示すように、厚膜レジスト２４の
エッジは傾斜し、厚膜レジスト２４の断面形状は台形に
近くなりやすい。厚膜レジスト２４の変形は、厚膜レジ
スト２４のうち基板２７に密着している部分よりも、そ
れ以外の部分が収縮するために生じるからである。この
ような変形レジスト２４を用いてイオン注入を行うと、
厚膜レジスト２４のエッジにおける薄い部分は不十分な
マスク効果しか奏せず、図１２（ｂ）に示すように、不
純物イオンがレジスト２４を突き抜けて基板の表面部に
近い領域に注入されることになる。その結果、埋込領域
２８の外周縁部分は基板表面に向かって上方向に突出
し、基板表面に達するようなＰ型領域を形成してしま
う。基板表面に達するＰ型領域は、ゲート領域とドレイ
ン電極との間においてドレイン電流経路を横切るように
形成されるため、オン抵抗を増大させる。
【００１５】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、変形レジスト
による問題を解決した半導体装置の製造方法を提供する
ことにある。
【００１６】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、第１導電型の半導体層と、前記半導体層
内に形成された第２導電型のソース領域と、前記半導体
層内に形成された第２導電型のドレイン領域と、前記ソ
ース領域と前記ドレイン領域との間に設けられたチャネ
ル領域と、前記チャネル領域の上に形成されたゲート電
極と、少なくとも一部分が前記ドレイン領域内に含まれ
る第１導電型の埋込領域とを備えている半導体装置の製
造方法であって、前記ドレイン領域のための第２導電型
不純物を前記半導体層にドープする工程と、前記埋込領
域のための第１導電型不純物を前記半導体層にドープす
る工程とを包含し、前記埋込領域のためのドープ工程
は、多層レジストマスクを形成する工程と、前記第１導
電型不純物のイオンを高エネルギーイオン注入法によっ
て前記半導体層内に注入する工程とを包含する。
【００１７】前記埋込領域のためのドープ工程は、前記
第１導電型不純物のイオンとしてボロンイオンを用い、
注入加速エネルギーが１ＭｅＶ以上２ＭｅＶ以下でドー
ズ量が１×１０13ｃｍ-2以上３×１０13ｃｍ-2以下の注
入条件で実行することが好ましい。
【００１８】前記多層レジストの厚さは３μｍ以上５μ
ｍ以下の範囲内に設定することが好ましい。
【００１９】本発明による他の半導体装置の製造方法
は、第１導電型の半導体層と、前記半導体層内に形成さ
れた第２導電型のソース領域と、前記半導体層内に形成
された第２導電型のドレイン領域と、前記ソース領域と
前記ドレイン領域との間に設けられたチャネル領域と、
前記チャネル領域の上に形成されたゲート電極と、少な
くとも一部分が前記ドレイン領域内に含まれる第１導電
型の埋込領域とを備えている半導体装置の製造方法であ
って、前記ドレイン領域のための第２導電型不純物を前
記半導体層にドープする工程と、前記埋込領域のための
第１導電型不純物を前記半導体層にドープする工程と、
を包含し、前記埋込領域のためのドープ工程は、厚さ１
μｍ以上１．２μｍ以下のレジスト層を積層することに
よって多層レジストマスクを形成する工程と、前記第１
導電型不純物のイオンを高エネルギーイオン注入法によ
って前記半導体層内に注入する工程とを包含する。
【００２０】前記多層レジストマスクを形成する工程
は、回転塗布法によって前記各レジスト層を形成する工
程と、前記各レジスト層を第１の温度で加熱する工程
と、前記クレームレジスト層を前記第１の温度よりも高
い第２の温度で加熱する工程と、を包含することが好ま
しい。
【００２１】前記第１の温度を１１０℃以下に設定し、
前記第２の温度を１１０℃以上１３０℃以下の範囲内に
設定することが好ましい。
【００２２】前記多層レジストを現像した後、１００℃
以下の温度で前記多層レジストを加熱することが好まし
い。
【００２３】好ましい実施形態では、前記多層レジスト
を粘度２０〜２５ｃｐのレジスト溶液を用いて形成す
る。
【００２４】本発明による更に他の半導体装置の製造方
法は、第１導電型の半導体層と、前記半導体層内に形成
された第２導電型のソース領域と、前記半導体層内に形
成された第２導電型のドレイン領域と、前記ソース領域
と前記ドレイン領域との間に設けられたチャネル領域
と、前記チャネル領域の上に形成されたゲート電極と、
少なくとも一部分が前記ドレイン領域内に含まれる第１
導電型の埋込領域とを備えている半導体装置の製造方法
であって、前記ドレイン領域のための第２導電型不純物
を前記半導体層にドープする工程と、前記埋込領域のた
めの第１導電型不純物を前記半導体層にドープする工程
と、第２導電型不純物を前記半導体層にドープし、それ
によって第２導電型高濃度領域を、少なくとも前記半導
体層の表面と前記埋込領域との間に形成する工程と、を
包含し、前記埋込領域のためのドープ工程は、多層レジ
ストマスクを形成する工程と、前記第１導電型不純物の
イオンを高エネルギーイオン注入法によって前記半導体
層内に注入する工程とを包含する。
【００２５】前記第２導電型高濃度領域の厚さを０．５
μｍ以上に設定することが好ましい。
【００２６】前記第２導電型高濃度領域が１×１０17ｃ
ｍ-3以上の第２導電型不純物濃度を有する部分を含んで
いることが好ましい。
【００２７】
【発明の実施の形態】図１（ａ）および（ｂ）を参照し
ながら、本発明による半導体装置の実施形態を説明す
る。図１（ａ）は本半導体装置の断面構造を示し、図１
（ｂ）は本半導体装置における幾つかの要素の平面レイ
アウトを示している。
【００２８】この半導体装置は、Ｐ型不純物濃度が約１
×１０14〜３×１０14ｃｍ-3程度に設定されたＰ型単結
晶シリコン基板４に形成された横型ＭＯＳＦＥＴ構造を
有している。より詳細には、この半導体装置は、Ｐ型シ
リコン基板４内に形成されたＮ型ソース領域７およびＮ
型延長ドレイン領域（「ドレイン領域」と呼んでも良
い）３と、Ｎ型延長ドレイン領域３に実質的に取り囲ま
れたＰ型埋込領域２とを具備している。本実施形態のＮ
型ソース領域７は、Ｐ型単結晶シリコン基板４の表面に
形成されたＰ型基板コンタクト領域８に隣接する位置に
設けられている。Ｎ型ソース領域７およびＰ型基板コン
タクト領域８は、ともに、ソース電極１１に接触してい
る。なお、図１（ｂ）では、Ｐ型埋込領域２がＮ型延長
ドレイン領域３から外側に延び、Ｐ型基板４と電気的に
接続されていることが示されている。Ｐ型埋込領域２と
Ｐ型基板４との間の電気的導通形態は、図１（ｂ）に示
すレイアウトでＰ型埋込領域２を形成する場合に限定さ
れない。Ｐ型埋込領域２の一部がＮ型延長ドレイン領域
３から外側（基板内）に延びていればよい。ただし、Ｐ
型埋込領域２はチャネル領域の存在する側に突出するこ
とは好ましくない。
【００２９】本実施形態では、Ｎ型延長ドレイン領域３
中のＮ型不純物の表面濃度を約１×１０16〜１×１０17
ｃｍ-3程度に設定している。Ｎ型延長ドレイン領域３の
厚さは約６〜７μｍ程度である。Ｐ型埋込領域２は、シ
リコン基板４の表面からの深さが約１〜約１．５μｍの
位置に形成されている。Ｐ型埋込領域２の厚さは、約
０．８〜１．２μｍ程度である。
【００３０】この半導体装置の特徴部は、更に、Ｐ型シ
リコン基板４の表面とＰ型埋込領域２との間に設けられ
たＮ型高濃度領域（厚さ：約０．５〜１μｍ）１を備え
ている点にある。Ｎ型高濃度領域１はＰ型埋込領域２上
に位置しているが、図１（ａ）に示すように、Ｐ型埋込
領域２から離れていても良いし、Ｐ型埋込領域２に接触
していても良い。本実施形態では、Ｎ型高濃度領域１の
シート抵抗を例えば０．８から１．０Ω／□とするた
め、Ｎ型不純物の表面濃度が１×１０17から１×１０18
ｃｍ-3程度の範囲内となるようにドーピングレベルを設
定している。なお、Ｎ型高濃度領域１におけるＮ型不純
物の表面濃度は、ＭＯＳＦＥＴとしての動作に必要とさ
れる「オン抵抗」に応じて適宜決定される。オン抵抗を
低減するには、Ｎ型高濃度領域１におけるＮ型不純物の
表面濃度を高くし、Ｎ型高濃度領域１の厚く形成するこ
とが好ましい。
【００３１】ソース領域７と延長ドレイン領域３との間
はチャネル領域として機能する。ソース領域７および基
板コンタクト領域８は、Ｐ型不純物が低濃度に拡散され
たアンチパンチスルー領域９中に形成されている。Ｐ型
シリコン基板４のチャネル領域の上には、ゲート絶縁膜
を介してゲート電極６が設けられている。絶縁膜（厚
さ：１〜２μｍ程度）５がゲート電極６を覆うように半
導体基板４上に形成されている。
【００３２】図１（ａ）および（ｂ）に示す装置のＮ型
高濃度領域１は、延長ドレイン領域３の延長方向に沿っ
て、埋込領域２の一端上方から他端上方まで延びてい
る。言いかえると、Ｎ型高濃度領域１は、図１（ａ）に
おける埋込領域２の右端部および左端部を越えて両外側
に広がっている。本実施形態では、Ｎ型高濃度領域１の
一部がドレイン電極１０に直接的に接触しているため、
ドレインコンタクト領域は特別に形成されていない。こ
のような場合でも、Ｎ型高濃度領域１が通常のドレイン
コンタクト領域の不純物濃度と同程度の不純物濃度を有
していれば、充分に低いコンタクト抵抗が得られる。
【００３３】ＭＯＳＦＥＴが導通状態（オン状態）にあ
るときに形成される電流経路は、図１（ａ）中の破線矢
印および図１（ｂ）中の実線矢印で示されるように、Ｎ
型高濃度領域１および延長ドレイン領域３を通って、ソ
ース領域７に向かう。
【００３４】図２は、図１のＹ−Ｙ’線に沿った深さ方
向不純物濃度プロファイルを示している。図２から、基
板４の表面と埋込領域２との間に形成した高濃度領域１
におけるＮ型不純物濃度が、従来の延長ドレイン領域に
おけるＮ型不純物濃度（図１１参照）よりも高いことが
わかる。Ｎ型高濃度領域１の存在により、ＭＯＳＦＥＴ
のオン抵抗が低減される。延長ドレイン領域３が形成さ
れている部分の表面におけるＮ型不純物濃度は、その表
面におけるＰ型不純物濃度に比べて十分に高いため、製
造プロセスパラメータの変動に起因してトランジスタの
オン抵抗が増加したり、大きくばらつくことは生じにく
い。
【００３５】Ｎ型延長ドレイン領域３の内部にＰ型埋込
領域を形成する際、埋込領域と半導体表面との間にはＮ
型不純物とＰ型不純物の両方が存在する。図１０に示す
従来の半導体装置の場合、Ｎ型延長ドレイン領域３の上
面領域に反転層が形成されるなどして、ドレイン電流経
路が分断されるおそれがあるが、本実施形態の装置の場
合、特別に設けられたＮ型高濃度層によって抵抗を従来
よりも大きく軽減できる。
【００３６】次に、図３（ａ）〜（ｆ）および図４
（ａ）および（ｂ）を参照しながら、本発明による半導
体装置の製造方法の実施形態を説明する。図３（ａ）〜
（ｃ）および図４（ａ）は、製造工程の主要段階におけ
る装置の断面を示している。図３（ｄ）〜（ｆ）および
図４（ｂ）は、それぞれ、図３（ａ）〜（ｃ）および図
４（ａ）に示される各工程段階での装置の平面レイアウ
ト図である。
【００３７】まず、図３（ａ）および図３（ｄ）に示す
ように、Ｐ型半導体基板４内にＮ型延長ドレイン領域３
を形成する。延長ドレイン領域３は通常の熱拡散法によ
って形成され得る。半導体基板１の表面は絶縁膜５’に
よって覆われている。
【００３８】次に、図３（ｂ）および図３（ｅ）に示す
ように、高エネルギーイオン注入法を用いて、Ｐ型埋込
領域２をＰ型半導体基板４内に形成する。Ｐ型埋込領域
２の大部分は延長ドレイン領域３に覆われているが、Ｐ
型埋込領域２の一端部は延長ドレイン領域３から外側の
領域に広がり、Ｐ型半導体基板４と電気的に接触してい
る。図１（ａ）および図１（ｂ）に示している配置と異
なり、この実施形態のＰ型埋込領域２は、その一端が、
ドレイン領域での電流の流れる方向とは反対の方向に突
出する形状を有している。
【００３９】次に、図３（ｃ）および図３（ｆ）に示す
ように、レジストマスク１２でＰ型半導体基板４の表面
を部分的に覆った後、イオン注入法を用いてＮ型高濃度
領域１のための不純物イオンをＰ型半導体基板４に注入
し、高濃度領域１を形成する。本実施形態のように、高
濃度領域１を不純物ドーピングによって形成すれば、高
濃度領域１の不純物濃度および厚さを高い自由度で設計
できる。図１０の半導体装置では、図１１のグラフに示
されるように、半導体表面と埋込領域との間のＮ型層の
厚さは０．５μｍより小さい。図１０の装置を製造する
従来の方法によれば、このＮ型層の厚さを０．５μｍ以
上にすることは困難である。そのため、延長ドレイン領
域の表面部分の抵抗が充分に低減できない。これに対
し、本実施形態の方法によれば、表面部分の抵抗低減を
容易に達成できる。
【００４０】次に、図４（ａ）および図４（ｂ）に示す
ように、レジストマスク１３でＰ型半導体基板４の表面
を部分的に覆った後、イオン注入法を用いてドーズ１×
１０ 15ｃｍ-2のＰ型不純物イオンを１００ｋｅＶの加速
エネルギーでＰ型半導体基板４に注入し、チャネルスト
ップ領域（アンチパンチスルー領域を含む）１４を形成
する。Ｐ型埋込領域２の一端部は、チャネルストップ領
域１４に接続される。耐圧を高くするためにＰ型埋込領
域２の不純物濃度は比較的に低く設定されているので、
Ｐ型埋込領域２とＰ型基板４との間の接触抵抗は比較的
に高くなる。そのため、チャネルストップ領域１４の不
純物濃度を比較的に高めに設定し、Ｐ型埋込領域２とチ
ャネルストップ領域１４との間の接触抵抗を低減してい
る。この結果、基板電位がチャネルストップ領域１４を
介してＰ型埋込領域２に効率良く供給されることにな
る。電気的接続抵抗を低減するという観点から、チャネ
ルストップ領域１４のＰ型不純物濃度はＰ型埋込領域２
のＰ型不純物濃度よりも高いことが好ましい。
【００４１】チャネルストップ領域１４を形成した後、
公知の半導体製造方法を用いて、図５に示す半導体装置
を製造する。図５の装置は、素子分離のためにＬＯＣＯ
Ｓ１５を有している。図５では、ＬＯＣＯＳ１５がチャ
ネルストップ領域１４内に形成されているように記載さ
れている。ＬＯＣＯＳ１５は、延長ドレイン領域３を覆
うように形成されていても良いし、覆わないように形成
されていても良い。チャネルストップ領域１４のうち、
ＬＯＣＯＳ１５が形成されなかった領域には、ソース領
域７、チャネル領域および基板コンタクト領域が形成さ
れる。ただし、本実施形態の場合、Ｎ型高濃度層の一部
が基板コンタクト領域として機能する。また、チャネル
ストップ領域１４のうちソース領域７を囲む部分は、ア
ンチパンチスルー領域（図１（ａ）の参照符号「９」で
示されている部分）として機能する。ゲート電極６は、
ゲート絶縁膜５ａ上に形成され、層間絶縁膜５ｂによっ
て覆われている。層間絶縁膜５ｂの上には、ドレイン電
極１０およびソース電極１１が形成される。
【００４２】図６（ａ）〜（ｄ）は、本発明による半導
体装置の主要要素の平面レイアウトの幾つかを示してい
る。図では、Ｎ型高濃度領域１、Ｐ型埋込領域２、延長
ドレイン領域３、およびゲート電極６の配置関係が示さ
れている。なお、図中の矢印は電流経路を示す。埋込領
域２が形成されている領域での延長ドレイン領域３の厚
さは、埋込領域２の上側に位置する部分の厚さと、埋込
領域２の下側に位置する部分の厚さとを合計したもので
ある（図１（ａ）参照）。従って、延長ドレイン領域３
の厚さは、埋込領域２が形成されていない領域では相対
的に厚く、埋込領域２が形成されている領域では相対的
に薄くなっている。場所に応じて延長ドレイン領域３の
厚さが変化するため、延長ドレイン領域３のシート抵抗
は場所に応じて変化する。電流は、シート抵抗の低い部
分を多く流れようとするため、電流はＮ型高濃度領域１
を優先的に流れようとする。図６（ａ）〜（ｄ）中の矢
印は電流経路を示す。
【００４３】図６（ａ）に示す例の場合、Ｎ型高濃度領
域１は、延長ドレイン領域３のＰ型埋込領域２が設けら
れていない部分から、埋込領域２の一部の上を跨いで、
延長ドレイン領域３のＰ型埋込領域２が設けられていな
い他の部分にまで延びている。言いかえると、Ｎ型高濃
度領域１は、延長ドレイン領域３のシート抵抗が埋込領
域の存在によって増加した部分を貫いて、延長ドレイン
領域３のシート抵抗の低い部分同士を相互接続してい
る。その結果、Ｐ型埋込領域２を形成するためにドープ
されたＰ型キャリアによって、基板表面とＰ型埋込領域
２との間におけるＮ型キャリア濃度が低下していても、
Ｎ型高濃度領域１が低抵抗の電流経路を提供するため、
オン抵抗の増加を低減することができる。
【００４４】図６（ｂ）および（ｃ）に示すＮ型高濃度
領域１の配置例は、オン抵抗を更に低減することができ
る。図６（ｂ）の例では、Ｎ型高濃度領域１は延長ドレ
イン領域の延長方向に沿って、ドレインコンタクト領域
からゲート電極に向かって延びている。ここで、ドレイ
ンコンタクト領域とは、延長ドレイン領域３とドレイン
電極１０（図５を参照）とが接触する領域であり、Ｎ型
高濃度領域１とは別にＮ型高濃度不純物拡散領域を設
け、そのＮ型高濃度不純物拡散領域にドレインコンタク
ト領域として機能させてもよい。電流（ドレイン領域）
は、ドレインコンタクト領域からチャネル領域に向かっ
てスムーズに流れ、オン抵抗がより低下する。図６
（ｃ）の例では、埋込領域２と電流経路とが交差する部
分を覆うようにＮ型高濃度層１が形成されている。この
結果、図７（ｂ）のＰ型領域８０が電流経路と交差する
ことがなくなる。図６（ｄ）の例では、Ｎ型高濃度領域
１がＰ型埋込領域２を完全に覆っている。このようにす
ることによって、オン抵抗はより低下する。なお、図１
（ａ）は、図６（ｄ）の断面を示している。
【００４５】Ｎ型高濃度領域１は、Ｐ型埋込領域２と基
板表面との間において、その一部に形成されていてもオ
ン抵抗を低減することに寄与するが、広い範囲に形成さ
れるほうがオン抵抗を低減する効果が増加することは言
うまでもない。従って、図６（ａ）〜（ｃ）のレイアウ
トよりも、図６（ｄ）のレイアウトの方がオン抵抗低減
に適している。
【００４６】次に、図７（ａ）および（ｂ）ならびに図
８（ａ）〜（ｃ）を参照し、高エネルギーイオン注入法
によってＰ型埋込領域２を形成する場合の製造方法の主
要工程を詳細に説明する。
【００４７】まず、図７（ａ）に示すように、Ｐ型シリ
コン基板４の特定領域にＮ型不純物をドープし、それに
よってＮ型延長ドレイン領域３をシリコン基板４内に形
成する。次に、シリコン基板４の表面に酸化膜５’を形
成した後、リソグラフィ技術を用いて、厚膜レジスト
（厚さ：３〜５μｍ）１６ａでシリコン基板４の表面を
覆う。この厚膜レジスト１６ａは、埋込領域の形状と位
置を規定する開口部を有している。この開口部を介し
て、注入ドーズが１〜３×１０13ｃｍ-2程度のボロンイ
オンを１〜２ＭｅＶの高エネルギーにてシリコン基板４
に注入する。
【００４８】高エネルギーイオン注入を行うことによ
り、ボロンイオンは延長ドレイン領域３の表面から１μ
ｍ程度の内部に注入される。その後、ボロンイオンを活
性化するために約９００〜１０００℃での熱処理を行
い、Ｐ型埋込領域２を形成する。
【００４９】高エネルギーイオン注入のためレジストを
厚くした場合、イオン注入の際に装置の真空度を保つ目
的で、事前にレジスト内に含まれる溶剤や水分を加熱し
て蒸発させる。この加熱はレジストの形状を悪くするた
め、イオン注入工程で、不純物イオンがレジストの一部
を突き抜ける。その結果、図７（ｂ）の点線で示す部分
に、Ｐ型領域８０が形成される。Ｐ型領域８０が電流経
路と交差するように残存すると、オン抵抗低減に悪影響
が及ぶことになる。
【００５０】次に、図８（ａ）に示すように、レジスト
（膜厚：１〜２μｍ程度）１２で基板表面を覆った後、
延長ドレイン領域３の表面にＮ型不純物（例えば、リン
またはヒ素）のイオンを注入し、Ｐ型領域８０を含む領
域をＮ型化すれば、Ｐ型領域８０は消滅する。注入ドー
ズ量は、１×１０13ｃｍ-2以上に設定し、注入エネルギ
ーは３０〜８０ｋｅＶ程度にすることが好ましい。ＭＯ
ＳＦＥＴのオン抵抗をより低下させる必要がある場合に
は、より高いドーズのＮ型不純物を延長ドレイン領域３
の表面の広い範囲に注入し、Ｎ型キャリア濃度を全体的
に高くすればよい。図８（ｂ）は、Ｐ型埋込領域２を覆
うようにＮ型高濃度領域１が形成された状態を示す。
【００５１】図８（ｃ）には、Ｎ型高濃度領域１を相対
的に厚く形成することによって、Ｎ型高濃度領域１の下
面とＰ型埋込領域２の上面とが接触している。言いかえ
ると、Ｎ型高濃度領域１とＰ型埋込領域２との間に不純
物濃度の低い領域が介在しない構成が示されている。
【００５２】Ｎ型高濃度領域１の形成方法は、イオン注
入に限定されない。液体・固体等の不純物源（ドーパン
トソース）を基板表面に塗布したり、蒸着するなどすれ
ば、Ｎ型高濃度領域１の形成を簡単に行うことができ
る。例えば、ＰＯＣｌ3 を不純物源とする拡散を行って
も良い。
【００５３】なお、Ｎ型高濃度領域１は、延長ドレイン
領域３の外周端部のうちチャネル領域に隣接している部
分から距離をおいて形成される。空乏層を利用した耐圧
向上の観点から、距離Ｌｗは、Ｎ型高濃度領域１の厚さ
Ｔｗ以上であること（Ｌｗ≧Ｔｗ）が好ましい。
【００５４】次に、図９（ａ）〜（ｃ）を参照しなが
ら、本発明による半導体装置の製造方法の他の実施形態
を説明する。本実施形態では、高エネルギーイオン注入
法を用いずに、Ｐ型埋込領域２を形成する。この実施形
態によれば、高エネルギー注入の際のレジスト形状の悪
化による影響は現れず、複雑な工程を必要としない。
【００５５】まず、公知の製造方法を用いた工程を実行
して、延長ドレイン領域３をシリコン基板４内に形成す
る。その後、図９（ａ）に示すように、レジスト１６ｂ
で基板４の表面を覆った後、注入ドーズ量１〜３×１０
13ｃｍ-2程度のボロンイオンを加速エネルギー３０〜８
０ｋｅＶで注入する。この程度の加速エネルギーであれ
ば、レジスト１６ｂの厚さが１〜１．５μｍでも充分に
イオン注入を遮蔽することができる。ボロンイオンの注
入加速エネルギーが低いため、注入ボロンの深さ方向プ
ロファイルのピークは基板表面に近く、ボロン注入を受
けた基板表面はＰ型に反転する。
【００５６】次に、図９（ｂ）に示すように、レジスト
（膜厚：１〜２μｍ程度）１２で基板４の表面を覆った
後、注入ドーズ量が１×１０13ｃｍ-2以上のＮ型不純物
（リンまたはヒ素）のイオンを加速エネルギー３０〜５
０ｋｅＶ程度で基板４に注入する。ＭＯＳＦＥＴのオン
抵抗を大きく低下させる必要がある場合には、前述のよ
うに、基板表面のＮ型キャリア濃度を更に全体的に高く
すればよい。ＭＯＳＦＥＴのオン抵抗を効果的に低減す
るには、図９（ｂ）に示すようにＰ型埋込領域２を完全
に覆う広い範囲にＮ型不純物イオンを注入することが望
ましい。図９（ｃ）は、Ｎ型高濃度領域１が形成される
ことにより、Ｐ型領域２が埋め込まれた状態を示す。
【００５７】前述の実施形態と同様に、表面部のＮ型高
濃度領域を形成する方法はイオン注入法に限定されな
い。液体・固体等の不純物源の塗布・蒸着等によっても
容易に高濃度領域を形成できる。
【００５８】上記実施形態では、半導体基板内に延長ド
レイン領域等の不純物拡散領域を形成したが、本発明は
これに限定されない。例えば、半導体基板上にエピタキ
シャル成長した半導体層内に各種の不純物拡散層を設け
ても良い。また、絶縁性基板上に堆積した半導体層内に
各種の不純物拡散層を設けても良い。
【００５９】なお、延長ドレイン領域のための第２導電
型不純物を半導体層にドープする工程と、埋込領域のた
めの第１導電型不純物を半導体層にドープする工程と、
第２導電型不純物を半導体層にドープし、それによって
第２導電型高濃度領域を、少なくとも半導体層の表面と
埋込領域との間に形成する工程とは、それらの順序を入
れ変えて実施しても良い。
【００６０】以下、図１３および図１４を参照しなが
ら、本発明による半導体装置の製造方法の他の実施形態
を説明する。
【００６１】まず、図１３（ａ）に示すように、Ｐ型シ
リコン基板３１上に注入マスク３２を形成した後、ドー
ズ量が６×１０12／ｃｍ2 のリンイオンを加速エネルギ
ー１５０ｋｅＶでＰ型シリコン基板３１に注入する。注
入マスク３２を除去した後、１２００℃での熱拡散処理
（ドライブイン）を６時間程度実行する。こうして、延
長ドレイン領域３３がシリコン基板３１の所定領域に形
成される。この延長ドレイン領域３３は、内部に後述す
るＰ型埋め込み領域３７を形成するのに充分な拡散深さ
（例えば、６．０〜７．０μｍ）を有する。
【００６２】次に、図１３（ｂ）に示すように、延長ド
レイン領域３３をレジストマスク３５ａで覆った後、延
長ドレイン領域３３の周辺領域に対してドーズ量が３×
１０ 12／ｃｍ2 のボロンイオンを加速エネルギー１５０
ｋｅＶで注入する。レジストマスク３５ａを除去した
後、シリコン基板３１の露出表面を熱酸化することによ
ってシリコン基板３１の所定領域にＬＯＣＯＳ（厚さ：
１μｍ程度）３４を形成する。この熱酸化時に延長ドレ
イン領域３３の周辺領域に注入されたボロンイオンが拡
散し、アンチパンチスルー領域３６が形成される。アン
チパンチスルー領域３６は、ドレイン電極に高電圧が印
加されたときに延長ドレイン領域３３とＰ型シリコン基
板３１との間のＰＮ接合部から伸びる空乏層がソース領
域（図１４（ｃ）において参照番号「４０ｂ」が付され
ている領域）に接触させないように機能する。言い換え
ると、アンチパンチスルー領域３６は、上記ＰＮ接合部
から伸びる空乏層がソース領域に接触した場合に生じる
リーク電流の発生（パンチスルー現象）を防止する。
【００６３】次に、図１３（ｃ）に示すように、形成す
べきＰ型埋込領域３７の位置と平面形状を規定する開口
部を備えた厚膜レジスト３５ｂをフォトリソグラフィ工
程で形成した後、高エネルギイオン注入技術によってド
ーズ量が３×１０12／ｃｍ2のボロンイオン３６を加速
エネルギー１２５０ｋｅＶで注入する。こうして、Ｐ型
埋め込み領域３７のためＰ型不純物がＮ型延長ドレイン
領域３３内にドープされる。
【００６４】以下、本実施形態で採用する厚膜レジスト
３５ｂの形成方法について詳細に説明する。
【００６５】本実施形態では、レジストを塗布する前に
シリコン基板３１とレジストとの密着を高め、レジスト
をシリコン基板３１上に均一に広げるために、シリコン
基板３１を窒素ガス加圧下でＨＭＤＳ（ヘキサメチルジ
シラザン）蒸気中に１０〜２０分程度さらす。
【００６６】次に、シリコン基板３１を回転させなが
ら、その上にレジスト溶液を適下することによって、レ
ジストの塗布工程を実行する。使用するレジストの種類
はポジ型およびネガ型の何れであってもよい。ここで
は、ポジ型レジストを用いた場合について説明を行う。
【００６７】３μｍ以上の厚さを持つ厚膜レジスト３５
ｂを形成するために、本実施形態では、粘度が約２０〜
２５ｃｐ程度と比較的低いレジスト溶液をシリコン基板
３１に滴下する。その際、シリコン基板３１を４５００
〜５０００ｒｐｍ程度の速度で回転させる。このような
回転塗布によって厚さ約１〜１．２μｍのレジスト層が
形成される。こうして形成した比較的に薄いレジスト層
を多層に重ねることによって、最終的に３μｍ以上の厚
さを持つ均一性に優れた厚膜レジスト３５ｂを形成する
ことができる。なお、各レジスト層が薄すぎる場合は、
目的の厚さを有する厚膜レジスト３５ｂを得るために積
層する合計の層数を多くする必要がある。一方、各レジ
スト層が厚すぎると、各レジスト層の厚さがシリコン基
板３１の面内でばらつき、膜厚ムラが発生する。このた
め、各レジスト層の厚さは約１〜１．２μｍの範囲内に
設定することが好ましい。
【００６８】本実施形態では、レジスト層内に含まれて
いる溶剤を蒸発させるために、表面に厚膜レジスト３５
ｂが形成されたシリコン基板３１をホットプレートで１
１０℃以下の温度にて１分間程度加熱する（第１熱処
理）。比較的低温でレジスト層を加熱することによって
溶剤をゆっくりと蒸発させる。そうすることによって、
露光時の紫外線照射が厚膜レジスト３５ｂ中に発生させ
るガスを前もって除去し、それによって露光時のレジス
ト破裂を防止することができる。その後、１１０〜１３
０℃にて２分間程度の加熱（第２熱処理）を続け、レジ
スト層からの溶剤除去処理を完了する。第２熱処理によ
れば、レジスト中に残存する溶剤を比較的に短時間で除
去することができる。また、このような第２熱処理を行
っておくことで、現像後に行う加熱工程の温度を低くす
ることが可能になる。
【００６９】上述のような塗布工程および加熱工程を繰
り返すことによって、２層目以降のレジスト層を積層す
る。ここで重要な点は、２層目以降のレジスト層に対す
る加熱工程を各レジスト層の塗布工程後に行うという点
にある。レジスト層を塗布する毎に塗布したレジスト層
に対する加熱工程を行えば、２層目以降のレジスト層中
に含まれる溶剤が下のレジスト層に浸透するのを防ぐこ
とができる。その結果、溶剤の浸透によって下層レジス
ト層が膨張し、それによって膜厚が不均一化するという
現象を防止できる。また、溶剤除去の効率を向上させる
ことも可能になる。本実施形態では、上記加熱をレジス
ト層の塗布直後（塗布後５分以内）に行う。このように
レジスト層の塗布工程と加熱工程とを必要な回数だけ繰
り返すことによって、目的の厚さを備え、形状の崩れが
生じにくい厚膜レジスト３５ｂを得ることができる。露
光工程の前に、このような加熱処理を行えば、前述のよ
うに、露光時の紫外線照射時にレジスト内部に発生しや
すいガスを前もってレジストから除去できる。
【００７０】なお、上記方法に代えて、シリコン基板３
１を５０００〜６５００ｒｐｍ程度で回転させながら粘
度が約５０ｃｐ〜６０ｃｐのレジストを塗布してもよ
い。その場合、ホットプレート上で１１０℃以下の温度
にて約１分間の加熱（第１熱処理）を行った後、１１０
〜１３０℃にて３分間の加熱（第２熱処理）を行えばよ
い。この場合、第１熱処理の時間が比較的に長いのは、
粘度の高いレジスト内部に含まれる溶剤が除去しにくい
ためである。
【００７１】次に、ｇ線ステッパーを用いて厚膜レジス
ト３５ｂに対する露光を行った後、現像工程を行う。現
像工程に用いる現像液およびリンス液はレジストに浸透
しやすい水分を含んでいる。そのため、現像工程後、こ
のような水分を厚膜レジスト３５ｂから除去するため、
再度加熱工程（第３熱処理）を行う。この加熱は１００
℃以下の低温で短時間行うのが望ましい。高温で長い時
間加熱すると、パターン化された厚膜レジスト３５ｂの
断面形状が劣化してしまうからである。本実施形態の場
合、８０℃での加熱を約１５０秒間実施する。比較的低
温での加熱処理を行うため、現像直後のレジストパター
ンを維持したまま、現像工程中に厚膜レジスト３５ｂ中
に浸透した水分を除去することができる。ｇ線ステッパ
ーという解像度の高い露光装置を用いることにより、転
写パターンの境界がぼけることなく厚膜レジスト３５ｂ
にパターンが転写され、厚膜レジスト３５ｂの断面が矩
形に近いレジストパターンを得ることができる。
【００７２】なお、Ｐ型埋め込み領域３７を形成するた
めのＰ型不純物イオン注入は、ＬＯＣＯＳ３４を形成し
た後に実行する必要がある。この不純物イオン注入をＬ
ＯＣＯＳ３４の形成前に行うと、ＬＯＣＯＳ３４形成時
の熱処理によって注入不純物イオン（ボロンイオン）が
シリコン基板３１の表面へ拡散するため、延長ドレイン
領域３３の表面におけるＮ型キャリアがＰ型キャリアに
よってうち消され、ＭＯＳＦＥＴのオン抵抗が増加して
しまうからである。
【００７３】次に、図１３（ｄ）を参照する。厚膜レジ
スト３５ｂを除去した後、シリコン基板３１の露出表面
上にゲート酸化膜３８を形成する。その後、図１４
（ａ）に示すように、多結晶シリコン膜からなるゲート
電極３９を形成する。このゲート電極３９は、多結晶シ
リコン膜をシリコン基板３１上に堆積した後、リソグラ
フィおよびエッチング技術を用いて多結晶シリコン膜を
パターニングすることによって得られる。次に、不図示
の注入マスクでシリコン基板３１の表面を覆った後、ド
ーズ量が６．０×１０15／ｃｍ2 のヒ素イオンを加速エ
ネルギー６０ｋｅＶでシリコン基板３１に注入し、図１
４（ｂ）に示すように、ドレインコンタクト領域４０ａ
またはソース領域４０ｂとして機能するＮ+ 型不純物領
域をシリコン基板３１内に形成する。
【００７４】この後、上記注入マスクを除去した後、更
に他の注入マスク（不図示）でシリコン基板３１の表面
を覆った後、ドーズ量が２．０×１０15／ｃｍ2 のボロ
ンイオンを加速エネルギー５０ｋｅＶでシリコン基板３
１に注入し、アンチパンチスルー領域３６中などにＰ+
型不純物領域４０ｃを形成する。Ｐ+ 型不純物領域４０
ｃは、シリコン基板３１およびアンチパンチスルー領域
３６と、これらに所定の電位を与えるための電極との間
のコンタクト抵抗を低減する役割を果たす。
【００７５】次に、図１４（ｃ）に示すように、層間絶
縁膜（厚さ：約１〜１．５μｍ）４１を堆積した後、そ
の層間絶縁膜４１にコンタクト窓を形成する。このコン
タクト窓を介して、シリコン基板３１内の不純物拡散領
域４０ａ〜４０ｃに接触するドレイン電極４２びソース
電極４３を形成した後、これらの構造を保護膜４４によ
って覆う。
【００７６】上記工程を経て、本実施形態にかかる横型
ＭＯＳＦＥＴが作製される。本実施形態によれば、多層
レジストマスクを用いた高エネルギーイオン注入法によ
ってＰ型埋込領域３７を形成しているため、Ｐ型埋込領
域３７を再現性良く均一に形成でき、トランジスタ特性
のばらつきを低減できる。特に、多層レジストを形成す
る際、レジスト溶液を薄く塗布し、薄いレジスト層を形
成した後に比較的低温の加熱によってレジスト層からレ
ジスト溶剤をゆっくりと除去すれば、露光時のレジスト
の破裂を防止し、しかも、その後の高温加熱によってレ
ジスト溶剤を除去する工程に要する時間も短縮できる。
また、このレジスト塗布工程および加熱工程を２回以上
繰り返すことによって、高エネルギーイオン注入のマス
クとして必要な厚さを備えたレジスト膜を面内での均一
性を向上させて形成することが可能になる。２層目以降
のレジスト層を形成する際、レジスト溶液の塗布直後に
加熱を行うことで、レジスト溶液中の溶剤が下層のレジ
スト層に拡散するのを防止し、膜厚の均一性を向上させ
るとともに効率よく溶剤を除去することが可能になる。
【００７７】また、露光をステッパーを用いて行えば、
高い解像度が実現し、レジスト断面形状が矩形の良好な
パターンを得ることができる。また、現像後の加熱を低
温で行うことによって、厚膜多層レジストの収縮を防
ぎ、現像後においても良好な断面形状を維持することが
できる。
【００７８】なお、本実施形態の製造方法に対して、他
の実施形態にかかる製造方法で実行したＮ型高濃度領域
形成のための不純物ドーピング工程を付加しても良い。
そうすることによって「オン抵抗」をいっそう低減でき
る。しかしながら、本実施形態の製造方法によれば、図
１２（ｂ）に示すレジスト変形の問題が解決されるた
め、シリコン基板表面と埋込領域との間にあえてＮ型高
濃度領域を形成しなくとも充分に低いオン抵抗が再現性
良く実現され得る。
【００７９】また、上記各実施形態の各導電型を反転さ
せた場合でも、本発明は有効にその効果を発揮すること
は言うまでもない。
【００８０】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、多層レジストマスクを用いて第１導電型不純物のイ
オンを高エネルギーイオン注入法によって半導体層内に
注入し、それによって、埋込領域を形成する。多層レジ
ストマスクを用いることによって、露光・現像後のレジ
ストマスクの断面形状が整えられるため、埋込領域を歩
留まりよく形成できる。
【００８１】多層レジストマスク構成するレジスト層の
厚さを１μｍ以上１．２μｍ以下に設定することによっ
て、膜厚均一性に優れた厚膜レジストを効率的に形成で
きる。
【００８２】前記多層レジストマスクを形成する際に、
回転塗布法によって前記各レジスト層を形成する工程
と、各レジスト層を第１の温度で加熱する工程と、各レ
ジスト層を前記第１の温度よりも高い第２の温度で加熱
する工程と実行することによって、膜厚均一性を向上さ
せるとともに、露光工程で生じやすいレジストマスクの
変形等を防止できる。
【００８３】また、第２導電型不純物を半導体層にドー
プし、それによって第２導電型高濃度領域を、少なくと
も半導体層の表面と埋込領域との間に形成すれば、トラ
ンジスタのオン抵抗をいっそう低減することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明による半導体装置の実施形態の
断面図であり、（ｂ）はその平面レイアウト図である。
【図２】図１のＹ−Ｙ’線に沿った深さ方向不純物濃度
プロファイルを示すグラフである。
【図３】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法の主要工程段階における半導体装置の断面を
示し、（ｄ）から（ｆ）は、（ａ）〜（ｃ）の各工程段
階での半導体装置の平面レイアウト図である。
【図４】（ａ）は、本発明による半導体装置の製造方法
のある工程段階における半導体装置の断面を示し、
（ｂ）のその工程段階での半導体装置の平面レイアウト
図である。
【図５】本発明による半導体装置の製造方法によって製
造された半導体装置の断面図である。
【図６】（ａ）から（ｄ）は本発明による半導体装置の
主要要素のレイアウト例を示す平面図である。
【図７】（ａ）および（ｂ）は、本発明による半導体装
置の製造方法に関しており、高エネルギーイオン注入法
によってＰ型埋込領域を形成する場合の製造方法の主要
工程を示す工程断面図である。
【図８】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法に関しており、高エネルギーイオン注入法に
よってＰ型埋込領域を形成する場合の製造方法の主要工
程を示す工程断面図である。
【図９】（ａ）から（ｃ）は、本発明による半導体装置
の他の製造方法に関しており、高エネルギーイオン注入
法によらずにＰ型埋込領域を形成する場合の製造方法の
主要工程を示す工程断面図である。
【図１０】延長ドレイン領域内に埋込領域を有する従来
の半導体装置の断面図である。
【図１１】図１０のＸ−Ｘ’線に沿った深さ方向不純物
濃度プロファイルを示すグラフである。
【図１２】（ａ）および（ｂ）は、高エネルギーイオン
注入法によってＰ型埋込領域を形成する工程を示す工程
断面図である。
【図１３】（ａ）から（ｄ）は、本発明による半導体装
置の製造方法の他の実施形態を説明するための工程断面
図である。
【図１４】（ａ）から（ｃ）は、本発明による半導体装
置の製造方法の他の実施形態を説明するための工程断面
図である。
【符号の説明】 １ Ｎ型高濃度領域 ２ Ｐ型埋込領域 ３ 延長ドレイン領域 ４ Ｐ型基板 ５ 酸化膜 ５’ 酸化膜 ６ ゲート電極 ７ ソース領域 ８ 基板コンタクト領域 ９ レジスト １０ ドレイン電極 １１ ソース電極 １２ レジスト １３ レジスト １４ チャネルストップ領域 １９ アンチパンチスルー領域 １６ａ 厚膜レジスト １６ｂ レジスト ３１ Ｐ型シリコン基板 ３２ 注入マスク ３３ 延長ドレイン領域 ３４ ＬＯＣＯＳ ３５ａ レジストマスク ３５ｂ 厚膜レジスト ３６ アンチパンチスルー領域 ３７ Ｐ型埋め込み領域 ３８ ゲート酸化膜 ３９ ゲート電極 ４０ａ ドレインコンタクト領域 ４０ｂ ソース領域 ４０ｃ Ｐ+ 型不純物領域 ４１ 層間絶縁膜 ４２ ドレイン電極 ４３ ソース電極 ４４ 保護膜 ８０ Ｐ型領域
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体層と、前記半導体層
    内に形成された第２導電型のソース領域と、前記半導体
    層内に形成された第２導電型のドレイン領域と、前記ソ
    ース領域と前記ドレイン領域との間に設けられたチャネ
    ル領域と、前記チャネル領域の上に形成されたゲート電
    極と、少なくとも一部分が前記ドレイン領域内に含まれ
    る第１導電型の埋込領域とを備えている半導体装置の製
    造方法であって、 前記ドレイン領域のための第２導電型不純物を前記半導
    体層にドープする工程と、 前記埋込領域のための第１導電型不純物を前記半導体層
    にドープする工程と、を包含し、 前記埋込領域のためのドープ工程は、多層レジストマス
    クを形成する工程と、前記第１導電型不純物のイオンを
    高エネルギーイオン注入法によって前記半導体層内に注
    入する工程とを包含する半導体装置の製造方法。
  2. 【請求項２】 前記埋込領域のためのドープ工程は、前
    記第１導電型不純物のイオンとしてボロンイオンを用
    い、注入加速エネルギーが１ＭｅＶ以上２ＭｅＶ以下で
    ドーズ量が１×１０13ｃｍ-2以上３×１０13ｃｍ-2以下
    の注入条件で実行することを特徴とする請求項１に記載
    の半導体装置の製造方法。
  3. 【請求項３】 前記多層レジストの厚さを３μｍ以上５
    μｍ以下の範囲内に設定することを特徴とする請求項１
    または２に記載の半導体装置の製造方法。
  4. 【請求項４】 第１導電型の半導体層と、前記半導体層
    内に形成された第２導電型のソース領域と、前記半導体
    層内に形成された第２導電型のドレイン領域と、前記ソ
    ース領域と前記ドレイン領域との間に設けられたチャネ
    ル領域と、前記チャネル領域の上に形成されたゲート電
    極と、少なくとも一部分が前記ドレイン領域内に含まれ
    る第１導電型の埋込領域とを備えている半導体装置の製
    造方法であって、 前記ドレイン領域のための第２導電型不純物を前記半導
    体層にドープする工程と、 前記埋込領域のための第１導電型不純物を前記半導体層
    にドープする工程と、を包含し、 前記埋込領域のためのドープ工程は、厚さ１μｍ以上
    １．２μｍ以下のレジスト層を積層することによって多
    層レジストマスクを形成する工程と、前記第１導電型不
    純物のイオンを高エネルギーイオン注入法によって前記
    半導体層内に注入する工程とを包含する半導体装置の製
    造方法。
  5. 【請求項５】 前記多層レジストマスクを形成する工程
    は、 回転塗布法によって前記各レジスト層を形成する工程
    と、 前記各レジスト層を第１の温度で加熱する工程と、 前記各レジスト層を前記第１の温度よりも高い第２の温
    度で加熱する工程と、を包含することを特徴とする請求
    項４に記載の半導体装置の製造方法。
  6. 【請求項６】 前記第１の温度を１１０℃以下に設定
    し、前記第２の温度を１１０℃以上１３０℃以下の範囲
    内に設定することを特徴とする請求項５に記載の半導体
    装置の製造方法。
  7. 【請求項７】 前記多層レジストを現像した後、１００
    ℃以下の温度で前記多層レジストを加熱することを特徴
    とする請求項４から６の何れかひとつに記載の半導体装
    置の製造方法。
  8. 【請求項８】 前記多層レジストを粘度２０〜２５ｃｐ
    のレジスト溶液を用いて形成することを特徴とする請求
    項４から６の何れかひとつに記載の半導体装置の製造方
    法。
  9. 【請求項９】 第１導電型の半導体層と、前記半導体層
    内に形成された第２導電型のソース領域と、前記半導体
    層内に形成された第２導電型のドレイン領域と、前記ソ
    ース領域と前記ドレイン領域との間に設けられたチャネ
    ル領域と、前記チャネル領域の上に形成されたゲート電
    極と、少なくとも一部分が前記ドレイン領域内に含まれ
    る第１導電型の埋込領域とを備えている半導体装置の製
    造方法であって、 前記ドレイン領域のための第２導電型不純物を前記半導
    体層にドープする工程と、 前記埋込領域のための第１導電型不純物を前記半導体層
    にドープする工程と、 第２導電型不純物を前記半導体層にドープし、それによ
    って第２導電型高濃度領域を、少なくとも前記半導体層
    の表面と前記埋込領域との間に形成する工程と、を包含
    し、 前記埋込領域のためのドープ工程は、多層レジストマス
    クを形成する工程と、前記第１導電型不純物のイオンを
    高エネルギーイオン注入法によって前記半導体層内に注
    入する工程とを包含する半導体装置の製造方法。
  10. 【請求項１０】 前記第２導電型高濃度領域の厚さを
    ０．５μｍ以上に設定することを特徴とする請求項９に
    記載の半導体装置の製造方法。
  11. 【請求項１１】 前記第２導電型高濃度領域が１×１０
    17ｃｍ-3以上の第２導電型不純物濃度を有する部分を含
    んでいることを特徴とする請求項９に記載の半導体装置
    の製造方法。
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