JPH10125912A - 高電圧ｍｏｓトランジスタ及びその製造方法 - Google Patents
高電圧ｍｏｓトランジスタ及びその製造方法Info
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- JPH10125912A JPH10125912A JP27972896A JP27972896A JPH10125912A JP H10125912 A JPH10125912 A JP H10125912A JP 27972896 A JP27972896 A JP 27972896A JP 27972896 A JP27972896 A JP 27972896A JP H10125912 A JPH10125912 A JP H10125912A
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Abstract
(57)【要約】
【課題】 ＯＮ抵抗が小さく、しかも製造ばらつきの小
さい安定した特性を有する高電圧ＭＯＳトランジスタを
提供する。 【解決手段】 ｎ+ 形の半導体材料からなるドレイン領
域１２４に接した状態でソース領域１２１の方向及びそ
の反対方向に延長して形成されたｎ形の半導体材料から
なる延長ドレイン領域１２６を設け、ドレイン領域１２
４と延長ドレイン領域１２６に接した状態で延長ドレイ
ン領域１２６の両側にｐ- 形の半導体材料からなる延長
ドレインサイド領域を設ける。基板１１１と延長ドレイ
ンサイド領域との間に逆バイアス電圧を印加して、ゲー
ト電極１１７の下方のチャネルを通って流れる電流を制
御する。
さい安定した特性を有する高電圧ＭＯＳトランジスタを
提供する。 【解決手段】 ｎ+ 形の半導体材料からなるドレイン領
域１２４に接した状態でソース領域１２１の方向及びそ
の反対方向に延長して形成されたｎ形の半導体材料から
なる延長ドレイン領域１２６を設け、ドレイン領域１２
４と延長ドレイン領域１２６に接した状態で延長ドレイ
ン領域１２６の両側にｐ- 形の半導体材料からなる延長
ドレインサイド領域を設ける。基板１１１と延長ドレイ
ンサイド領域との間に逆バイアス電圧を印加して、ゲー
ト電極１１７の下方のチャネルを通って流れる電流を制
御する。
Description
【０００１】
【発明の属する技術分野】本発明は、高電圧ＭＯＳ（Me
tal-Oxide-Semiconducter)トランジスタに関するもので
ある。
tal-Oxide-Semiconducter)トランジスタに関するもので
ある。
【０００２】
【従来の技術】従来、高電圧ＭＯＳトランジスタとして
は、特開昭６３−３１４８６９号公報に記載されたもの
が知られている。以下に、従来の高電圧ＭＯＳトランジ
スタについて説明する。
は、特開昭６３−３１４８６９号公報に記載されたもの
が知られている。以下に、従来の高電圧ＭＯＳトランジ
スタについて説明する。
【０００３】図１１は従来の高電圧ＭＯＳトランジスタ
を示す断面図である。図１１に示すように、ｐ- 形基板
４１１の上部には、横方向に所定の間隔を置いて所定深
さの一対の島状領域４２８、４２９が形成されている。
一方の島状領域４２８は、拡散によって形成されたｐ+
形の半導体材料からなるソース領域（ｐｏｃｋｃｔ）４
１９と、ソース領域４１９に横方向に隣接して拡散によ
って形成されたｎ+ 形の半導体材料からなるソース領域
４２１とにより構成されている。他方の島状領域４２９
は、拡散によって形成されたｎ+ 形の半導体材料からな
るドレイン領域４２４と、ドレイン領域４２４に接した
状態でソース領域４２１の方向及びその反対方向に延長
して形成されたｎ形の半導体材料からなる延長ドレイン
領域４２６と、延長ドレイン領域４２６の中継部分を被
覆するように形成されたｐ- 形の半導体材料からなる頂
上層４２７とにより構成されている。ここで、延長ドレ
イン領域４２６は拡散又はイオン打ち込みによって形成
されている。また、頂上層４２７は、延長ドレイン領域
４２６の中継部分を被覆するために、延長ドレイン領域
４２６と同じマスク窓を通してイオン打ち込みによって
形成されている。頂上層４２７の厚みは１μｍ以下であ
り、ドーピング濃度は５×１０16／ｃｍ3 〜１×１０17
／ｃｍ3 である。尚、延長ドレイン領域４２６の端部は
頂上層４２７に被覆されず、後述する二酸化ケイ素（Ｓ
ｉＯ2 ）層４１２に接触した状態にされている。また、
頂上層４２７は、ｐ- 形基板４１１に接続されるか、又
は浮遊した状態にされている。
を示す断面図である。図１１に示すように、ｐ- 形基板
４１１の上部には、横方向に所定の間隔を置いて所定深
さの一対の島状領域４２８、４２９が形成されている。
一方の島状領域４２８は、拡散によって形成されたｐ+
形の半導体材料からなるソース領域（ｐｏｃｋｃｔ）４
１９と、ソース領域４１９に横方向に隣接して拡散によ
って形成されたｎ+ 形の半導体材料からなるソース領域
４２１とにより構成されている。他方の島状領域４２９
は、拡散によって形成されたｎ+ 形の半導体材料からな
るドレイン領域４２４と、ドレイン領域４２４に接した
状態でソース領域４２１の方向及びその反対方向に延長
して形成されたｎ形の半導体材料からなる延長ドレイン
領域４２６と、延長ドレイン領域４２６の中継部分を被
覆するように形成されたｐ- 形の半導体材料からなる頂
上層４２７とにより構成されている。ここで、延長ドレ
イン領域４２６は拡散又はイオン打ち込みによって形成
されている。また、頂上層４２７は、延長ドレイン領域
４２６の中継部分を被覆するために、延長ドレイン領域
４２６と同じマスク窓を通してイオン打ち込みによって
形成されている。頂上層４２７の厚みは１μｍ以下であ
り、ドーピング濃度は５×１０16／ｃｍ3 〜１×１０17
／ｃｍ3 である。尚、延長ドレイン領域４２６の端部は
頂上層４２７に被覆されず、後述する二酸化ケイ素（Ｓ
ｉＯ2 ）層４１２に接触した状態にされている。また、
頂上層４２７は、ｐ- 形基板４１１に接続されるか、又
は浮遊した状態にされている。
【０００４】一方の島状領域４２８を構成するソース領
域４１９、４２１の上面の一部には金属ソース接点４１
４の一端が接続されており、他方の島状領域４２９を構
成するドレイン領域４２４の上面には金属ドレイン接点
４１６の一端が接続されている。ｐ- 形基板４１１の上
には、金属ソース接点４１４及び金属ドレイン接点４１
６を除いた部分にＳｉＯ2 層４１２が形成されている。
ここで、一方の島状領域４２８を構成するソース領域４
１９、４２１は、金属ソース接点４１４との接続部を除
いてＳｉＯ2 層４１２と接触した状態となっている。こ
の場合、ＳｉＯ 2 層４１２は、一方の島状領域４２８の
ソース領域４２１と他方の島状領域４２９の頂上層４２
７との間の部分が極めて薄くなっており、この薄くなっ
たＳｉＯ 2 層４１２の上及び頂上層４２７の端部の上に
位置するＳｉＯ2 層４１２の上には、多結晶シリコンか
らなるゲート電極４１７が形成されている。すなわち、
ゲート電極４１７は、ｐ- 形基板４１１から僅かにオフ
セットし、かつ、ｐ- 形基板４１１から絶縁された状態
となっている。また、一方の島状領域４２８を構成する
ソース領域４２１は、ゲート電極４１７の近傍まで延長
した状態となっている。ＳｉＯ2 層４１２の上には絶縁
膜４１８が形成されており、金属ソース接点４１４及び
金属ドレイン接点４１６の他端は外部に露出した状態と
なっている。ｐ- 形基板４１１の島状領域４２８、４２
９間（ゲート電極４１７の下方）には、ｐ- 形基板４１
１の上面から下方に向かって順に、閾値電圧を調整し
て、ゲート電極４１７の下方のチャネルをｎ形に反転さ
せるためのｐ形の半導体材料からなる閾値電圧打ち込み
層４２２と、突き抜け降伏電圧を回避するためのｐ形の
半導体材料からなる突き抜け打ち込み層４２３とが形成
されている。以上により、ｎチャネル高電圧ＭＯＳトラ
ンジスタ４１０が構成されている。
域４１９、４２１の上面の一部には金属ソース接点４１
４の一端が接続されており、他方の島状領域４２９を構
成するドレイン領域４２４の上面には金属ドレイン接点
４１６の一端が接続されている。ｐ- 形基板４１１の上
には、金属ソース接点４１４及び金属ドレイン接点４１
６を除いた部分にＳｉＯ2 層４１２が形成されている。
ここで、一方の島状領域４２８を構成するソース領域４
１９、４２１は、金属ソース接点４１４との接続部を除
いてＳｉＯ2 層４１２と接触した状態となっている。こ
の場合、ＳｉＯ 2 層４１２は、一方の島状領域４２８の
ソース領域４２１と他方の島状領域４２９の頂上層４２
７との間の部分が極めて薄くなっており、この薄くなっ
たＳｉＯ 2 層４１２の上及び頂上層４２７の端部の上に
位置するＳｉＯ2 層４１２の上には、多結晶シリコンか
らなるゲート電極４１７が形成されている。すなわち、
ゲート電極４１７は、ｐ- 形基板４１１から僅かにオフ
セットし、かつ、ｐ- 形基板４１１から絶縁された状態
となっている。また、一方の島状領域４２８を構成する
ソース領域４２１は、ゲート電極４１７の近傍まで延長
した状態となっている。ＳｉＯ2 層４１２の上には絶縁
膜４１８が形成されており、金属ソース接点４１４及び
金属ドレイン接点４１６の他端は外部に露出した状態と
なっている。ｐ- 形基板４１１の島状領域４２８、４２
９間（ゲート電極４１７の下方）には、ｐ- 形基板４１
１の上面から下方に向かって順に、閾値電圧を調整し
て、ゲート電極４１７の下方のチャネルをｎ形に反転さ
せるためのｐ形の半導体材料からなる閾値電圧打ち込み
層４２２と、突き抜け降伏電圧を回避するためのｐ形の
半導体材料からなる突き抜け打ち込み層４２３とが形成
されている。以上により、ｎチャネル高電圧ＭＯＳトラ
ンジスタ４１０が構成されている。
【０００５】ゲート電極４１７は、このゲート電極４１
７の下方のチャネルを通って延長ドレイン領域４２６へ
流れる電流を、電界効果によって制御する。ｐ- 形基板
４１１と頂上層４２７との間には逆バイアス電圧が印加
され、これにより延長ドレイン領域４２６を流れる電流
が制御される。すなわち、ｐ- 形基板４１１と頂上層４
２７は、その間の延長ドレイン領域４２６をピンチオフ
する電界効果を与えるゲートとして働く。
７の下方のチャネルを通って延長ドレイン領域４２６へ
流れる電流を、電界効果によって制御する。ｐ- 形基板
４１１と頂上層４２７との間には逆バイアス電圧が印加
され、これにより延長ドレイン領域４２６を流れる電流
が制御される。すなわち、ｐ- 形基板４１１と頂上層４
２７は、その間の延長ドレイン領域４２６をピンチオフ
する電界効果を与えるゲートとして働く。
【０００６】
【発明が解決しようとする課題】しかし、上記した従来
の高電圧ＭＯＳトランジスタにおいては、以下のような
３つの要請がある。（１）ドレインに高電圧が印加され
てもゲート４１７の下方のチャネル領域に加わる電位差
を小さくする必要があるため、ｐ- 形基板４１１と延長
ドレイン領域４２６との接合部分から広がる空乏層と、
頂上層４２７と延長ドレイン領域４２６との接合部分か
ら広がる空乏層とが繋がったピンチオフ領域に大きな電
位差を持たせる必要がある。このため、延長ドレイン領
域４２６の正味のドーピング濃度を頂上層４２７の正味
のドーピング濃度より小さくする必要がある。（２）ｎ
形の半導体材料からなる延長ドレイン領域４２６とｐ-
形の半導体材料からなる頂上層４２７との接合が逆方向
電圧によってアバランシェブレイクダウンを起こさない
ようにするためには、頂上層４２７はすべて空乏化され
る必要がある。このため、頂上層４２７の正味のドーピ
ング濃度をあまり濃くすることはできない。（３）トラ
ンジスタのＯＮ抵抗を小さくするために、延長ドレイン
領域４２６の正味のドーピング濃度をできるだけ濃くす
る必要がある。
の高電圧ＭＯＳトランジスタにおいては、以下のような
３つの要請がある。（１）ドレインに高電圧が印加され
てもゲート４１７の下方のチャネル領域に加わる電位差
を小さくする必要があるため、ｐ- 形基板４１１と延長
ドレイン領域４２６との接合部分から広がる空乏層と、
頂上層４２７と延長ドレイン領域４２６との接合部分か
ら広がる空乏層とが繋がったピンチオフ領域に大きな電
位差を持たせる必要がある。このため、延長ドレイン領
域４２６の正味のドーピング濃度を頂上層４２７の正味
のドーピング濃度より小さくする必要がある。（２）ｎ
形の半導体材料からなる延長ドレイン領域４２６とｐ-
形の半導体材料からなる頂上層４２７との接合が逆方向
電圧によってアバランシェブレイクダウンを起こさない
ようにするためには、頂上層４２７はすべて空乏化され
る必要がある。このため、頂上層４２７の正味のドーピ
ング濃度をあまり濃くすることはできない。（３）トラ
ンジスタのＯＮ抵抗を小さくするために、延長ドレイン
領域４２６の正味のドーピング濃度をできるだけ濃くす
る必要がある。
【０００７】このように、従来の高電圧ＭＯＳトランジ
スタにおいては、以上のような要請があるため、トラン
ジスタのＯＮ抵抗を小さくするためにｎ形の半導体材料
からなる延長ドレイン領域４２６のドーピング濃度を濃
くすると、延長ドレイン領域４２６のドーピング濃度と
ｐ- 形の半導体材料からなる頂上層４２７を形成するた
めのイオン打ち込みのドーピング濃度とが近い値とな
り、頂上層４２７の厚さ及び濃度が製造上ばらつき易
く、デバイス特性が安定しにくい。また逆に、製造上の
ばらつきを抑制するために延長ドレイン領域４２６のド
ーピング濃度を薄くすると、トランジスタのＯＮ抵抗が
大きくなる。
スタにおいては、以上のような要請があるため、トラン
ジスタのＯＮ抵抗を小さくするためにｎ形の半導体材料
からなる延長ドレイン領域４２６のドーピング濃度を濃
くすると、延長ドレイン領域４２６のドーピング濃度と
ｐ- 形の半導体材料からなる頂上層４２７を形成するた
めのイオン打ち込みのドーピング濃度とが近い値とな
り、頂上層４２７の厚さ及び濃度が製造上ばらつき易
く、デバイス特性が安定しにくい。また逆に、製造上の
ばらつきを抑制するために延長ドレイン領域４２６のド
ーピング濃度を薄くすると、トランジスタのＯＮ抵抗が
大きくなる。
【０００８】本発明は、従来技術における前記課題を解
決するためになされたものであり、ＯＮ抵抗が小さく、
しかも製造ばらつきの小さい安定した特性を有する高電
圧ＭＯＳトランジスタを提供することを目的とする。
決するためになされたものであり、ＯＮ抵抗が小さく、
しかも製造ばらつきの小さい安定した特性を有する高電
圧ＭＯＳトランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る高電圧ＭＯＳトランジスタの構成は、
第一導電形の高抵抗半導体材料からなる基板と、前記基
板の上部に横方向に所定の間隔を置いて設けられた第二
導電形の半導体材料からなるソース領域及びドレイン領
域と、前記ソース領域に接続されたソース接点と、前記
ドレイン領域に接続されたドレイン接点と、前記ドレイ
ン領域に接した状態で前記ソース領域方向及びその反対
方向に延長して設けられた第二導電形の半導体材料から
なる延長ドレイン領域と、前記ドレイン領域と前記延長
ドレイン領域に接した状態で前記延長ドレイン領域の両
側に設けられた第一導電形の半導体材料からなる延長ド
レインサイド領域と、前記ソース領域と前記ドレイン領
域との間の前記基板の上に電気絶縁層を介して設けられ
たゲート電極とを備え、前記基板と前記延長ドレインサ
イド領域との間に逆バイアス電圧を印加して、前記ゲー
ト電極の下方のチャネルを通って流れる電流を制御する
ことを特徴とする。この高電圧ＭＯＳトランジスタの構
成によれば、延長ドレイン領域と延長ドレインサイド領
域を独立に形成することができるので、ＯＮ抵抗を小さ
くするために延長ドレイン領域のドーピング濃度を大き
くしても、延長ドレイン領域を空乏化するための延長ド
レインサイド領域を精度良く形成することができる。そ
の結果、ＯＮ抵抗が小さく、しかも製造ばらつきの小さ
い安定した特性を有する高電圧ＭＯＳトランジスタを実
現することができる。
め、本発明に係る高電圧ＭＯＳトランジスタの構成は、
第一導電形の高抵抗半導体材料からなる基板と、前記基
板の上部に横方向に所定の間隔を置いて設けられた第二
導電形の半導体材料からなるソース領域及びドレイン領
域と、前記ソース領域に接続されたソース接点と、前記
ドレイン領域に接続されたドレイン接点と、前記ドレイ
ン領域に接した状態で前記ソース領域方向及びその反対
方向に延長して設けられた第二導電形の半導体材料から
なる延長ドレイン領域と、前記ドレイン領域と前記延長
ドレイン領域に接した状態で前記延長ドレイン領域の両
側に設けられた第一導電形の半導体材料からなる延長ド
レインサイド領域と、前記ソース領域と前記ドレイン領
域との間の前記基板の上に電気絶縁層を介して設けられ
たゲート電極とを備え、前記基板と前記延長ドレインサ
イド領域との間に逆バイアス電圧を印加して、前記ゲー
ト電極の下方のチャネルを通って流れる電流を制御する
ことを特徴とする。この高電圧ＭＯＳトランジスタの構
成によれば、延長ドレイン領域と延長ドレインサイド領
域を独立に形成することができるので、ＯＮ抵抗を小さ
くするために延長ドレイン領域のドーピング濃度を大き
くしても、延長ドレイン領域を空乏化するための延長ド
レインサイド領域を精度良く形成することができる。そ
の結果、ＯＮ抵抗が小さく、しかも製造ばらつきの小さ
い安定した特性を有する高電圧ＭＯＳトランジスタを実
現することができる。
【００１０】また、前記本発明の高電圧ＭＯＳトランジ
スタの構成においては、延長ドレインサイド領域のドー
ピング濃度Ｎ1 及び幅Ｗ1eと延長ドレイン領域のドーピ
ング濃度Ｎ2 及び幅Ｗ2 との間に、下記（数４）の関係
が成り立つのが好ましい。
スタの構成においては、延長ドレインサイド領域のドー
ピング濃度Ｎ1 及び幅Ｗ1eと延長ドレイン領域のドーピ
ング濃度Ｎ2 及び幅Ｗ2 との間に、下記（数４）の関係
が成り立つのが好ましい。
【００１１】
【数４】
【００１２】この好ましい例によれば、ドレインに高電
圧が印加されたときに、ほぼ同時に延長ドレイン領域と
延長ドレインサイド領域を空乏化することができる。そ
の結果、ドレイン領域又は延長ドレイン領域と延長ドレ
インサイド領域との接合が逆方向電圧によってアバラン
シェブレイクダウンを起こすことがないと共に、延長ド
レイン領域のピンチオフによって形成される空乏化領域
に大きな電位差を持たせることにより、ＭＯＳトランジ
スタ部分に加わる電位差を小さくし、ドレインに高電圧
が印加された場合のＭＯＳトランジスタ部分の破壊を防
止することができる。
圧が印加されたときに、ほぼ同時に延長ドレイン領域と
延長ドレインサイド領域を空乏化することができる。そ
の結果、ドレイン領域又は延長ドレイン領域と延長ドレ
インサイド領域との接合が逆方向電圧によってアバラン
シェブレイクダウンを起こすことがないと共に、延長ド
レイン領域のピンチオフによって形成される空乏化領域
に大きな電位差を持たせることにより、ＭＯＳトランジ
スタ部分に加わる電位差を小さくし、ドレインに高電圧
が印加された場合のＭＯＳトランジスタ部分の破壊を防
止することができる。
【００１３】また、前記本発明の高電圧ＭＯＳトランジ
スタの構成においては、延長ドレイン領域が所定の間隔
を置いて複数個設けられ、かつ各延長ドレイン領域の間
に、前記延長ドレイン領域と接した状態で第一導電形の
半導体材料からなる第２の延長ドレインサイド領域がさ
らに設けられているのが好ましい。この好ましい例によ
れば、ドレインに高電圧が印加されたときに、ほぼ同時
に延長ドレイン領域と延長ドレインサイド領域と第２の
延長ドレインサイド領域を空乏化することができる。そ
の結果、ドレイン領域及び延長ドレイン領域と延長ドレ
インサイド領域及び第２の延長ドレインサイド領域との
接合が逆方向電圧によってアバランシェブレイクダウン
を起こすことがないと共に、延長ドレイン領域のピンチ
オフによって形成される空乏化領域に大きな電位差を持
たせることによりＭＯＳトランジスタ部分に加わる電位
差を小さくすることができるので、ドレインに高電圧が
印加される場合に適し、電流能力の高い高電圧ＭＯＳト
ランジスタを実現することができる。また、この場合に
は、第２の延長ドレインサイド領域のドーピング濃度Ｎ
1 及び幅Ｗ1 と延長ドレイン領域のドーピング濃度Ｎ2
及び幅Ｗ2 との間に、下記（数５）の関係が成り立ち、
かつ、延長ドレインサイド領域のドーピング濃度Ｎ1 及
び幅Ｗ1eと前記延長ドレイン領域のドーピング濃度Ｎ2
及び幅Ｗ2 との間に、下記（数６）の関係が成り立つの
が好ましい。
スタの構成においては、延長ドレイン領域が所定の間隔
を置いて複数個設けられ、かつ各延長ドレイン領域の間
に、前記延長ドレイン領域と接した状態で第一導電形の
半導体材料からなる第２の延長ドレインサイド領域がさ
らに設けられているのが好ましい。この好ましい例によ
れば、ドレインに高電圧が印加されたときに、ほぼ同時
に延長ドレイン領域と延長ドレインサイド領域と第２の
延長ドレインサイド領域を空乏化することができる。そ
の結果、ドレイン領域及び延長ドレイン領域と延長ドレ
インサイド領域及び第２の延長ドレインサイド領域との
接合が逆方向電圧によってアバランシェブレイクダウン
を起こすことがないと共に、延長ドレイン領域のピンチ
オフによって形成される空乏化領域に大きな電位差を持
たせることによりＭＯＳトランジスタ部分に加わる電位
差を小さくすることができるので、ドレインに高電圧が
印加される場合に適し、電流能力の高い高電圧ＭＯＳト
ランジスタを実現することができる。また、この場合に
は、第２の延長ドレインサイド領域のドーピング濃度Ｎ
1 及び幅Ｗ1 と延長ドレイン領域のドーピング濃度Ｎ2
及び幅Ｗ2 との間に、下記（数５）の関係が成り立ち、
かつ、延長ドレインサイド領域のドーピング濃度Ｎ1 及
び幅Ｗ1eと前記延長ドレイン領域のドーピング濃度Ｎ2
及び幅Ｗ2 との間に、下記（数６）の関係が成り立つの
が好ましい。
【００１４】
【数５】
【００１５】
【数６】
【００１６】この好ましい例によれば、ドレインに高電
圧が印加されたときに、ほぼ同時に延長ドレイン領域と
延長ドレインサイド領域及び第２の延長ドレインサイド
領域を空乏化することができる。その結果、ドレイン領
域又は延長ドレイン領域と延長ドレインサイド領域及び
第２の延長ドレインサイド領域との接合が逆方向電圧に
よってアバランシェブレイクダウンを起こすことがない
と共に、延長ドレイン領域のピンチオフによって形成さ
れる空乏化領域に大きな電位差を持たせることにより、
ＭＯＳトランジスタ部分に加わる電位差を小さくし、ド
レインに高電圧が印加された場合のＭＯＳトランジスタ
部分の破壊を防止することができる。
圧が印加されたときに、ほぼ同時に延長ドレイン領域と
延長ドレインサイド領域及び第２の延長ドレインサイド
領域を空乏化することができる。その結果、ドレイン領
域又は延長ドレイン領域と延長ドレインサイド領域及び
第２の延長ドレインサイド領域との接合が逆方向電圧に
よってアバランシェブレイクダウンを起こすことがない
と共に、延長ドレイン領域のピンチオフによって形成さ
れる空乏化領域に大きな電位差を持たせることにより、
ＭＯＳトランジスタ部分に加わる電位差を小さくし、ド
レインに高電圧が印加された場合のＭＯＳトランジスタ
部分の破壊を防止することができる。
【００１７】また、前記本発明の高電圧ＭＯＳトランジ
スタの構成においては、同一チップ上に組み込まれかつ
互いに分離した反対導電形チャネルの相補形高電圧ＭＯ
Ｓトランジスタとの組合せにおいて一つの導電形を有す
るのが好ましい。この好ましい例によれば、ＯＮ抵抗が
小さく、しかも製造ばらつきの小さい安定した特性を有
する相補形高電圧ＭＯＳトランジスタを実現することが
できる。
スタの構成においては、同一チップ上に組み込まれかつ
互いに分離した反対導電形チャネルの相補形高電圧ＭＯ
Ｓトランジスタとの組合せにおいて一つの導電形を有す
るのが好ましい。この好ましい例によれば、ＯＮ抵抗が
小さく、しかも製造ばらつきの小さい安定した特性を有
する相補形高電圧ＭＯＳトランジスタを実現することが
できる。
【００１８】また、前記本発明の高電圧ＭＯＳトランジ
スタの構成においては、同一チップ上において低電圧Ｍ
ＯＳトランジスタと組み合わされているのが好ましい。
この好ましい例によれば、ＯＮ抵抗が小さく、しかも製
造ばらつきの小さい安定した特性を有する高電圧ＭＯＳ
トランジスタを、同一チップ上の低電圧ＭＯＳトランジ
スタによって制御することが可能となる。
スタの構成においては、同一チップ上において低電圧Ｍ
ＯＳトランジスタと組み合わされているのが好ましい。
この好ましい例によれば、ＯＮ抵抗が小さく、しかも製
造ばらつきの小さい安定した特性を有する高電圧ＭＯＳ
トランジスタを、同一チップ上の低電圧ＭＯＳトランジ
スタによって制御することが可能となる。
【００１９】また、本発明に係る高電圧ＭＯＳトランジ
スタの製造方法は、第一導電形の高抵抗半導体材料から
なる基板の上にナイトライド膜及び第１のレジストを順
次形成して、延長ドレインサイド領域を形成する部分の
前記ナイトライド膜及び第１のレジストをエッチングし
た後、前記第１のレジストをマスクとして前記延長ドレ
インサイド領域に第一導電形を形成する第１のイオン打
ち込みを行う第１の工程と、前記第１のレジストを除去
した後、前記ナイトライド膜を残したまま第１の熱酸化
を行って、前記延長ドレインサイド領域の上に厚い酸化
膜を形成し、前記ナイトライド膜を除去した後、レジス
トの開口部の端が延長ドレイン領域の外側で前記厚い酸
化膜の上にくるように第２のレジストを形成し、前記厚
い酸化膜及び前記第２のレジストをマスクとして前記延
長ドレイン領域に第二導電形を形成する第２のイオン打
ち込みを行う第２の工程と、前記厚い酸化膜及び前記第
２のレジストを除去した後、第２の熱酸化により酸化膜
を形成する第３の工程と、前記延長ドレイン領域と第１
のソース領域を形成する部分との間の前記酸化膜の上に
ゲート電極を形成した後、全面に絶縁層を形成し、前記
第１のソース領域側と前記延長ドレイン領域の中央部の
前記酸化膜及び絶縁層にドライエッチング又はウェット
エッチングによってコンタクトホールを形成した後、前
記第１のソース領域側と前記延長ドレイン領域の中央部
の前記コンタクトホールを通して第二導電形を形成する
第３のイオン打ち込みを行うことにより前記第１のソー
ス領域及びドレイン領域を形成し、前記第１のソース領
域側の前記コンタクトホールを通して第一導電形を形成
する第４のイオン打ち込みを行うことにより第２のソー
ス領域を形成し、全面にアルミを蒸着した後、エッチン
グして、ソース接点及びドレイン接点を形成する第４の
工程とを備えたものである。この高電圧ＭＯＳトランジ
スタの製造方法によれば、延長ドレイン領域と延長ドレ
インサイド領域を自己整合的に高精度に形成することが
できるので、ＯＮ抵抗を小さくするために延長ドレイン
領域のドーピング濃度を大きくしても、延長ドレイン領
域を空乏化するための延長ドレインサイド領域を精度良
く形成することができる。その結果、ＯＮ抵抗が小さ
く、しかも製造ばらつきの小さい安定した特性を有する
高電圧ＭＯＳトランジスタを実現することができる。
スタの製造方法は、第一導電形の高抵抗半導体材料から
なる基板の上にナイトライド膜及び第１のレジストを順
次形成して、延長ドレインサイド領域を形成する部分の
前記ナイトライド膜及び第１のレジストをエッチングし
た後、前記第１のレジストをマスクとして前記延長ドレ
インサイド領域に第一導電形を形成する第１のイオン打
ち込みを行う第１の工程と、前記第１のレジストを除去
した後、前記ナイトライド膜を残したまま第１の熱酸化
を行って、前記延長ドレインサイド領域の上に厚い酸化
膜を形成し、前記ナイトライド膜を除去した後、レジス
トの開口部の端が延長ドレイン領域の外側で前記厚い酸
化膜の上にくるように第２のレジストを形成し、前記厚
い酸化膜及び前記第２のレジストをマスクとして前記延
長ドレイン領域に第二導電形を形成する第２のイオン打
ち込みを行う第２の工程と、前記厚い酸化膜及び前記第
２のレジストを除去した後、第２の熱酸化により酸化膜
を形成する第３の工程と、前記延長ドレイン領域と第１
のソース領域を形成する部分との間の前記酸化膜の上に
ゲート電極を形成した後、全面に絶縁層を形成し、前記
第１のソース領域側と前記延長ドレイン領域の中央部の
前記酸化膜及び絶縁層にドライエッチング又はウェット
エッチングによってコンタクトホールを形成した後、前
記第１のソース領域側と前記延長ドレイン領域の中央部
の前記コンタクトホールを通して第二導電形を形成する
第３のイオン打ち込みを行うことにより前記第１のソー
ス領域及びドレイン領域を形成し、前記第１のソース領
域側の前記コンタクトホールを通して第一導電形を形成
する第４のイオン打ち込みを行うことにより第２のソー
ス領域を形成し、全面にアルミを蒸着した後、エッチン
グして、ソース接点及びドレイン接点を形成する第４の
工程とを備えたものである。この高電圧ＭＯＳトランジ
スタの製造方法によれば、延長ドレイン領域と延長ドレ
インサイド領域を自己整合的に高精度に形成することが
できるので、ＯＮ抵抗を小さくするために延長ドレイン
領域のドーピング濃度を大きくしても、延長ドレイン領
域を空乏化するための延長ドレインサイド領域を精度良
く形成することができる。その結果、ＯＮ抵抗が小さ
く、しかも製造ばらつきの小さい安定した特性を有する
高電圧ＭＯＳトランジスタを実現することができる。
【００２０】また、前記本発明の高電圧ＭＯＳトランジ
スタの製造方法においては、第１のイオン打ち込みと第
２のイオン打ち込みを、加速電圧２００ｋｅＶ以上で行
うのが好ましい。この好ましい例によれば、延長ドレイ
ン領域と延長ドレインサイド領域を深く形成するための
高温長時間の熱拡散が不要となるので、不純物の横広が
りによる製造精度の低下を防止することができる。
スタの製造方法においては、第１のイオン打ち込みと第
２のイオン打ち込みを、加速電圧２００ｋｅＶ以上で行
うのが好ましい。この好ましい例によれば、延長ドレイ
ン領域と延長ドレインサイド領域を深く形成するための
高温長時間の熱拡散が不要となるので、不純物の横広が
りによる製造精度の低下を防止することができる。
【００２１】
【発明の実施の形態】以下、実施の形態を用いて本発明
をさらに具体的に説明する。 〈第１の実施の形態〉図１は本発明の第１の実施の形態
における高電圧ＭＯＳトランジスタを示す平面図、図２
は図１のＩＩ−ＩＩ断面図、図３は図１のＩＩＩ−ＩＩ
Ｉ断面図、図４は図１のＩＶ−ＩＶ断面図である。
をさらに具体的に説明する。 〈第１の実施の形態〉図１は本発明の第１の実施の形態
における高電圧ＭＯＳトランジスタを示す平面図、図２
は図１のＩＩ−ＩＩ断面図、図３は図１のＩＩＩ−ＩＩ
Ｉ断面図、図４は図１のＩＶ−ＩＶ断面図である。
【００２２】図１〜図４に示すように、厚さ１５０〜８
００μｍのｐ- 形の高抵抗半導体材料（例えば、ボロン
を含んだシリコン）からなる基板１１１の上部には、横
方向に０．３５〜１５μｍの間隔を置いて深さ１〜１０
μｍの一対の島状領域１２８、１２９が形成されてい
る。一方の島状領域１２８は、注入又は拡散によって形
成されたｐ+ 形の半導体材料（例えば、ボロンを含んだ
シリコン）からなるソース領域（ｐｏｃｋｃｔ）１１９
と、ソース領域１１９に横方向に隣接して注入又は拡散
によって形成されたｎ+ 形の半導体材料（例えば、リン
又はヒソを含んだシリコン）からなるソース領域１２１
とにより構成されている。他方の島状領域１２９は、注
入又は拡散によって形成されたｎ+ 形の半導体材料（例
えば、リン又はヒソを含んだシリコン）からなるドレイ
ン領域１２４と、ドレイン領域１２４に接した状態でソ
ース領域１２１の方向及びその反対方向に延長して形成
されたｎ形の半導体材料（例えば、リンを含んだシリコ
ン）からなる延長ドレイン領域１２６と、ドレイン領域
１２４と延長ドレイン領域１２６に接した状態で延長ド
レイン領域１２６の両側に形成されたｐ形の半導体材料
（例えば、ボロンを含んだシリコン）からなる延長ドレ
インサイド領域１２７とにより構成されている。ここ
で、延長ドレイン領域１２６は拡散又はイオン打ち込み
によって形成され、延長ドレインサイド領域１２７は拡
散又はイオン打ち込みによって形成されている。一方の
島状領域１２８を構成するソース領域１１９、１２１の
上面の一部には金属ソース接点１１４の一端が接続され
ており、他方の島状領域１２９を構成するドレイン領域
１２４の上面には金属ドレイン接点１１６の一端が接続
されている。基板１１１の上には、金属ソース接点１１
４及び金属ドレイン接点１１６を除いた部分に厚さ０．
０１〜２μｍの二酸化ケイ素（ＳｉＯ2 ）層１１２が形
成されている。ここで、延長ドレイン領域１２６及び延
長ドレインサイド領域１２７はＳｉＯ2 層１１２と接触
した状態になっており、一方の島状領域１２８を構成す
るソース領域１１９、１２１も、金属ソース接点１１４
との接続部を除いてＳｉＯ2 層１１２と接触した状態に
なっている。ＳｉＯ2 層１１２は、一方の島状領域１２
８と他方の島状領域１２９との間の部分が極めて薄くな
っており（０．００２〜０．２μｍ）、この薄くなった
ＳｉＯ2 層１１２の上及び延長ドレイン領域１２６、延
長ドレインサイド領域１２７の端部の上に位置するＳｉ
Ｏ2 層１１２の上には、厚さ０．００１〜２μｍの多結
晶シリコンからなるゲート電極１１７が形成されてい
る。すなわち、ゲート電極１１７は、基板１１１から僅
かにオフセットし、かつ、基板１１１から絶縁された状
態となっている。また、一方の島状領域１２８を構成す
るソース領域１２１は、ゲート電極１１７の近傍まで延
長した状態となっている。ＳｉＯ2 層１１２の上には、
例えばＰＳＧ、ＢＰＳＧ、ＴＥＯＳ、ＮＳＧからなる厚
さ０．０２〜５μｍの絶縁膜１１８が形成されており、
金属ソース接点１１４及び金属ドレイン接点１１６の他
端は外部に露出した状態となっている。基板１１１の島
状領域１２８、１２９間（ゲート電極１１７の下方）に
は、基板１１１の上面から下方に向かって順に、閾値電
圧を調整して、ゲート電極１１７の下方のチャネルをｎ
形に反転させるためのｐ形の半導体材料（例えば、ボロ
ンを含むシリコン）からなる厚さ０．００１〜０．５μ
ｍの閾値電圧打ち込み層１２２と、突き抜け降伏電圧を
回避するためのｐ形の半導体材料（例えば、ボロンを含
むシリコン）からなる厚さ０．００５〜５μｍの突き抜
け打ち込み層１２３とが形成されている。以上により、
ｎチャネル高電圧ＭＯＳトランジスタ１１０が構成され
ている。
００μｍのｐ- 形の高抵抗半導体材料（例えば、ボロン
を含んだシリコン）からなる基板１１１の上部には、横
方向に０．３５〜１５μｍの間隔を置いて深さ１〜１０
μｍの一対の島状領域１２８、１２９が形成されてい
る。一方の島状領域１２８は、注入又は拡散によって形
成されたｐ+ 形の半導体材料（例えば、ボロンを含んだ
シリコン）からなるソース領域（ｐｏｃｋｃｔ）１１９
と、ソース領域１１９に横方向に隣接して注入又は拡散
によって形成されたｎ+ 形の半導体材料（例えば、リン
又はヒソを含んだシリコン）からなるソース領域１２１
とにより構成されている。他方の島状領域１２９は、注
入又は拡散によって形成されたｎ+ 形の半導体材料（例
えば、リン又はヒソを含んだシリコン）からなるドレイ
ン領域１２４と、ドレイン領域１２４に接した状態でソ
ース領域１２１の方向及びその反対方向に延長して形成
されたｎ形の半導体材料（例えば、リンを含んだシリコ
ン）からなる延長ドレイン領域１２６と、ドレイン領域
１２４と延長ドレイン領域１２６に接した状態で延長ド
レイン領域１２６の両側に形成されたｐ形の半導体材料
（例えば、ボロンを含んだシリコン）からなる延長ドレ
インサイド領域１２７とにより構成されている。ここ
で、延長ドレイン領域１２６は拡散又はイオン打ち込み
によって形成され、延長ドレインサイド領域１２７は拡
散又はイオン打ち込みによって形成されている。一方の
島状領域１２８を構成するソース領域１１９、１２１の
上面の一部には金属ソース接点１１４の一端が接続され
ており、他方の島状領域１２９を構成するドレイン領域
１２４の上面には金属ドレイン接点１１６の一端が接続
されている。基板１１１の上には、金属ソース接点１１
４及び金属ドレイン接点１１６を除いた部分に厚さ０．
０１〜２μｍの二酸化ケイ素（ＳｉＯ2 ）層１１２が形
成されている。ここで、延長ドレイン領域１２６及び延
長ドレインサイド領域１２７はＳｉＯ2 層１１２と接触
した状態になっており、一方の島状領域１２８を構成す
るソース領域１１９、１２１も、金属ソース接点１１４
との接続部を除いてＳｉＯ2 層１１２と接触した状態に
なっている。ＳｉＯ2 層１１２は、一方の島状領域１２
８と他方の島状領域１２９との間の部分が極めて薄くな
っており（０．００２〜０．２μｍ）、この薄くなった
ＳｉＯ2 層１１２の上及び延長ドレイン領域１２６、延
長ドレインサイド領域１２７の端部の上に位置するＳｉ
Ｏ2 層１１２の上には、厚さ０．００１〜２μｍの多結
晶シリコンからなるゲート電極１１７が形成されてい
る。すなわち、ゲート電極１１７は、基板１１１から僅
かにオフセットし、かつ、基板１１１から絶縁された状
態となっている。また、一方の島状領域１２８を構成す
るソース領域１２１は、ゲート電極１１７の近傍まで延
長した状態となっている。ＳｉＯ2 層１１２の上には、
例えばＰＳＧ、ＢＰＳＧ、ＴＥＯＳ、ＮＳＧからなる厚
さ０．０２〜５μｍの絶縁膜１１８が形成されており、
金属ソース接点１１４及び金属ドレイン接点１１６の他
端は外部に露出した状態となっている。基板１１１の島
状領域１２８、１２９間（ゲート電極１１７の下方）に
は、基板１１１の上面から下方に向かって順に、閾値電
圧を調整して、ゲート電極１１７の下方のチャネルをｎ
形に反転させるためのｐ形の半導体材料（例えば、ボロ
ンを含むシリコン）からなる厚さ０．００１〜０．５μ
ｍの閾値電圧打ち込み層１２２と、突き抜け降伏電圧を
回避するためのｐ形の半導体材料（例えば、ボロンを含
むシリコン）からなる厚さ０．００５〜５μｍの突き抜
け打ち込み層１２３とが形成されている。以上により、
ｎチャネル高電圧ＭＯＳトランジスタ１１０が構成され
ている。
【００２３】ゲート電極１１７は、このゲート電極１１
７の下方のチャネルを通って延長ドレイン領域１２６へ
流れる電流を、電界効果によって制御する。基板１１１
と延長ドレインサイド領域１２７との間には逆バイアス
電圧が印加され、これにより延長ドレイン領域１２６を
流れる電流が制御される。すなわち、基板１１１と延長
ドレインサイド領域１２７は、その間の延長ドレイン領
域１２６をピンチオフする電界効果を与えるゲートとし
て働く。
７の下方のチャネルを通って延長ドレイン領域１２６へ
流れる電流を、電界効果によって制御する。基板１１１
と延長ドレインサイド領域１２７との間には逆バイアス
電圧が印加され、これにより延長ドレイン領域１２６を
流れる電流が制御される。すなわち、基板１１１と延長
ドレインサイド領域１２７は、その間の延長ドレイン領
域１２６をピンチオフする電界効果を与えるゲートとし
て働く。
【００２４】本実施の形態においては、延長ドレイン領
域１２６のピンチオフによって形成される空乏化領域に
大きな電位差を持たせることにより、ＭＯＳトランジス
タ部分に加わる電位差を小さくし、ドレインに高電圧が
印加されてもＭＯＳトランジスタ部分が破壊されること
がないようにされている。従って、延長ドレイン領域１
２６が接合電位によって空乏化されることが必要であ
る。一方、ｎ+ 形の半導体材料からなるドレイン領域１
２４又はｎ形の半導体材料からなる延長ドレイン領域１
２６とｐ形の半導体材料からなる延長ドレインサイド領
域１２７との接合が逆方向電圧によってアバランシェブ
レイクダウンを起こさないようにするためには、延長ド
レインサイド領域１２７が空乏化されることが必要であ
る。
域１２６のピンチオフによって形成される空乏化領域に
大きな電位差を持たせることにより、ＭＯＳトランジス
タ部分に加わる電位差を小さくし、ドレインに高電圧が
印加されてもＭＯＳトランジスタ部分が破壊されること
がないようにされている。従って、延長ドレイン領域１
２６が接合電位によって空乏化されることが必要であ
る。一方、ｎ+ 形の半導体材料からなるドレイン領域１
２４又はｎ形の半導体材料からなる延長ドレイン領域１
２６とｐ形の半導体材料からなる延長ドレインサイド領
域１２７との接合が逆方向電圧によってアバランシェブ
レイクダウンを起こさないようにするためには、延長ド
レインサイド領域１２７が空乏化されることが必要であ
る。
【００２５】ｐ形の半導体材料からなる延長ドレインサ
イド領域１２７のドーピング濃度Ｎ a 及びＷpeとｎ形の
半導体材料からなる延長ドレイン領域１２６のドーピン
グ濃度Ｎd 及び幅Ｗn との間に下記（数７）の関係が成
り立つようにすれば、ドレインに高電圧が印加されたと
きに、ほぼ同時に延長ドレイン領域１２６と延長ドレイ
ンサイド領域１２７を空乏化することができる。
イド領域１２７のドーピング濃度Ｎ a 及びＷpeとｎ形の
半導体材料からなる延長ドレイン領域１２６のドーピン
グ濃度Ｎd 及び幅Ｗn との間に下記（数７）の関係が成
り立つようにすれば、ドレインに高電圧が印加されたと
きに、ほぼ同時に延長ドレイン領域１２６と延長ドレイ
ンサイド領域１２７を空乏化することができる。
【００２６】
【数７】
【００２７】また、延長ドレイン領域１２６と延長ドレ
インサイド領域１２７を独立に形成することができるの
で、ＯＮ抵抗を小さくするために延長ドレイン領域１２
６のドーピング濃度Ｎd を大きくしても、延長ドレイン
領域１２６を空乏化するための延長ドレインサイド領域
１２７を精度良く製造することができる。その結果、Ｏ
Ｎ抵抗が小さく、しかも製造ばらつきの小さい安定した
特性を有する高電圧ＭＯＳトランジスタを実現すること
ができる。
インサイド領域１２７を独立に形成することができるの
で、ＯＮ抵抗を小さくするために延長ドレイン領域１２
６のドーピング濃度Ｎd を大きくしても、延長ドレイン
領域１２６を空乏化するための延長ドレインサイド領域
１２７を精度良く製造することができる。その結果、Ｏ
Ｎ抵抗が小さく、しかも製造ばらつきの小さい安定した
特性を有する高電圧ＭＯＳトランジスタを実現すること
ができる。
【００２８】尚、本実施の形態においては、ｎチャネル
高電圧ＭＯＳトランジスタを例に挙げて説明したが、必
ずしもこれに限定されるものではなく、構成要素の導電
形をすべて反対にして、ｐチャネル高電圧ＭＯＳトラン
ジスタとしてもよい。また、ｐ- 形基板の代わりにｎ-
形基板を使用し、その上に形成したｐ- 形材料のウェル
を用いたｎチャネル高電圧ＭＯＳトランジスタとしても
よい。また、ｐ- 形基板の上にｎ- 形材料のウェルを形
成して本実施の形態と反対の導電形にしたｐチャネル高
電圧ＭＯＳトランジスタを形成し、同じ基板上に本実施
の形態のｎチャネル高電圧ＭＯＳトランジスタを形成し
て、相補形高電圧ＭＯＳトランジスタとしてもよい。こ
の構成によれば、ＯＮ抵抗が小さく、しかも製造ばらつ
きの小さい安定した特性を有する相補形高電圧ＭＯＳト
ランジスタを実現することができる。また、本実施の形
態の高電圧ＭＯＳトランジスタと低電圧ＭＯＳトランジ
スタを同一基板上に形成してもよい。この構成によれ
ば、ＯＮ抵抗が小さく、しかも製造ばらつきの小さい安
定した特性を有する高電圧ＭＯＳトランジスタを、同一
チップ上の低電圧ＭＯＳトランジスタによって制御する
ことが可能となる。この場合、ｐチャネル低電圧ＭＯＳ
トランジスタを形成するｎウェルを、延長ドレイン領域
１２６を形成する注入と熱拡散とによって同時に形成し
てもよく、ｎチャネル低電圧ＭＯＳトランジスタを形成
するｐウェルを、延長ドレインサイド領域１２７を形成
する注入と熱拡散とによって同時に形成してもよい。
高電圧ＭＯＳトランジスタを例に挙げて説明したが、必
ずしもこれに限定されるものではなく、構成要素の導電
形をすべて反対にして、ｐチャネル高電圧ＭＯＳトラン
ジスタとしてもよい。また、ｐ- 形基板の代わりにｎ-
形基板を使用し、その上に形成したｐ- 形材料のウェル
を用いたｎチャネル高電圧ＭＯＳトランジスタとしても
よい。また、ｐ- 形基板の上にｎ- 形材料のウェルを形
成して本実施の形態と反対の導電形にしたｐチャネル高
電圧ＭＯＳトランジスタを形成し、同じ基板上に本実施
の形態のｎチャネル高電圧ＭＯＳトランジスタを形成し
て、相補形高電圧ＭＯＳトランジスタとしてもよい。こ
の構成によれば、ＯＮ抵抗が小さく、しかも製造ばらつ
きの小さい安定した特性を有する相補形高電圧ＭＯＳト
ランジスタを実現することができる。また、本実施の形
態の高電圧ＭＯＳトランジスタと低電圧ＭＯＳトランジ
スタを同一基板上に形成してもよい。この構成によれ
ば、ＯＮ抵抗が小さく、しかも製造ばらつきの小さい安
定した特性を有する高電圧ＭＯＳトランジスタを、同一
チップ上の低電圧ＭＯＳトランジスタによって制御する
ことが可能となる。この場合、ｐチャネル低電圧ＭＯＳ
トランジスタを形成するｎウェルを、延長ドレイン領域
１２６を形成する注入と熱拡散とによって同時に形成し
てもよく、ｎチャネル低電圧ＭＯＳトランジスタを形成
するｐウェルを、延長ドレインサイド領域１２７を形成
する注入と熱拡散とによって同時に形成してもよい。
【００２９】また、本実施の形態においては、ゲート電
極１１７を基板１１１から絶縁するための絶縁層として
ＳｉＯ2 層（酸化膜）１１２を用いているが、必ずしも
これに限定されるものではなく、例えば、酸化膜−ナイ
トライド−酸化膜からなる三層絶縁膜を用いてもよい。
極１１７を基板１１１から絶縁するための絶縁層として
ＳｉＯ2 層（酸化膜）１１２を用いているが、必ずしも
これに限定されるものではなく、例えば、酸化膜−ナイ
トライド−酸化膜からなる三層絶縁膜を用いてもよい。
【００３０】〈第２の実施の形態〉図５は本発明の第２
の実施の形態における高電圧ＭＯＳトランジスタを示す
平面図、図６は図５のＶＩ−ＶＩ断面図、図７は図５の
ＶＩＩ−ＶＩＩ断面図、図８は図５のＶＩＩＩ−ＶＩＩ
Ｉ断面図である。
の実施の形態における高電圧ＭＯＳトランジスタを示す
平面図、図６は図５のＶＩ−ＶＩ断面図、図７は図５の
ＶＩＩ−ＶＩＩ断面図、図８は図５のＶＩＩＩ−ＶＩＩ
Ｉ断面図である。
【００３１】図５〜図８に示すように、厚さ１５０〜８
００μｍのｐ- 形の高抵抗半導体材料（例えば、ボロン
を含むシリコン）からなる基板１１１の上部には、横方
向に０．３５〜１５μｍの間隔を置いて深さ１〜１０μ
ｍの一対の島状領域１２８、１２９が形成されている。
一方の島状領域１２８は、拡散又は注入によって形成さ
れたｐ+ 形の半導体材料（例えば、ボロンを含むシリコ
ン）からなるソース領域（ｐｏｃｋｃｔ）１１９と、ソ
ース領域１１９に横方向に隣接して拡散又は注入によっ
て形成されたｎ+ 形の半導体材料（例えば、リン又はヒ
ソを含むシリコン）からなるソース領域１２１とにより
構成されている。他方の島状領域１２９は、拡散又は注
入によって形成されたｎ+ 形の半導体材料（例えば、リ
ン又はヒソを含むシリコン）からなるドレイン領域１２
４と、ドレイン領域１２４の両端部と中央部に、ドレイ
ン領域１２４に接した状態でソース領域１２１の方向及
びその反対方向に延長して形成されたｎ形の半導体材料
（例えば、リンを含むシリコン）からなる３つの延長ド
レイン領域１２６と、各延長ドレイン領域１２６の間に
延長ドレイン領域１２６に接した状態で形成されたｐ形
の半導体材料（例えば、ボロンを含むシリコン）からな
る延長ドレインサイド領域１２７ｂ、１２７ｃと、ドレ
イン領域１２４とドレイン領域１２４の両端部の延長ド
レイン領域１２６に接した状態で、ドレイン領域１２４
の両端部の延長ドレイン領域１２６の両側に形成された
ｐ形の半導体材料（例えば、ボロンを含むシリコン）か
らなる延長ドレインサイド領域１２７ａ、１２７ｄとに
より構成されている。ここで、延長ドレイン領域１２６
及び延長ドレインサイド領域１２７ａ〜１２７ｄは拡散
又はイオン打ち込みによって形成されている。一方の島
状領域１２８を構成するソース領域１１９、１２１の上
面の一部には金属ソース接点１１４の一端が接続されて
おり、他方の島状領域１２９を構成するドレイン領域１
２４の上面には金属ドレイン接点１１６の一端が接続さ
れている。基板１１１の上には、金属ソース接点１１４
及び金属ドレイン接点１１６を除いた部分に厚さ０．０
１〜２μｍのＳｉＯ2 層１１２が形成されている。ここ
で、延長ドレイン領域１２６及び延長ドレインサイド領
域１２７ａ〜１２７ｄはＳｉＯ2 層１１２と接触した状
態となっており、一方の島状領域１２８を構成するソー
ス領域１１９、１２１も、金属ソース接点１１４との接
続部を除いてＳｉＯ2 層１１２と接触した状態になって
いる。ＳｉＯ2 層１１２は、一方の島状領域１２８と他
方の島状領域１２９との間の部分が極めて薄くなってお
り（０．００２〜０．２μｍ）、この薄くなったＳｉＯ
2 層１１２の上及び延長ドレイン領域１２６、延長ドレ
インサイド領域１２７の端部の上に位置するＳｉＯ2 層
１１２の上には、厚さ０．００１〜２μｍの多結晶シリ
コンからなるゲート電極１１７が形成されている。すな
わち、ゲート電極１１７は、基板１１１から僅かにオフ
セットし、かつ、基板１１１から絶縁された状態となっ
ている。また、一方の島状領域１２８を構成するソース
領域１２１は、ゲート電極１１７の近傍まで延長した状
態となっている。ＳｉＯ2層１１２の上には例えばＰＳ
Ｇ、ＢＰＳＧ、ＴＥＯＳ、ＮＳＧからなる厚さ０．０２
〜５μｍの絶縁膜１１８が形成されており、金属ソース
接点１１４及び金属ドレイン接点１１６の他端は外部に
露出した状態となっている。基板１１１の島状領域１２
８、１２９間（ゲート電極１１７の下方）には、基板１
１１の上面から下方に向かって順に、閾値電圧を調整し
て、ゲート電極１１７の下方のチャネルをｎ形に反転さ
せるためのｐ形の半導体材料（例えば、ボロンを含むシ
リコン）からなる厚さ０．００１〜０．５μｍの閾値電
圧打ち込み層１２２と、突き抜け降伏電圧を回避するた
めのｐ形の半導体材料（例えば、ボロンを含むシリコ
ン）からなる厚さ０．００５〜５μｍの突き抜け打ち込
み層１２３とが形成されている。以上により、ｎチャネ
ル高電圧ＭＯＳトランジスタ２１０が構成されている。
００μｍのｐ- 形の高抵抗半導体材料（例えば、ボロン
を含むシリコン）からなる基板１１１の上部には、横方
向に０．３５〜１５μｍの間隔を置いて深さ１〜１０μ
ｍの一対の島状領域１２８、１２９が形成されている。
一方の島状領域１２８は、拡散又は注入によって形成さ
れたｐ+ 形の半導体材料（例えば、ボロンを含むシリコ
ン）からなるソース領域（ｐｏｃｋｃｔ）１１９と、ソ
ース領域１１９に横方向に隣接して拡散又は注入によっ
て形成されたｎ+ 形の半導体材料（例えば、リン又はヒ
ソを含むシリコン）からなるソース領域１２１とにより
構成されている。他方の島状領域１２９は、拡散又は注
入によって形成されたｎ+ 形の半導体材料（例えば、リ
ン又はヒソを含むシリコン）からなるドレイン領域１２
４と、ドレイン領域１２４の両端部と中央部に、ドレイ
ン領域１２４に接した状態でソース領域１２１の方向及
びその反対方向に延長して形成されたｎ形の半導体材料
（例えば、リンを含むシリコン）からなる３つの延長ド
レイン領域１２６と、各延長ドレイン領域１２６の間に
延長ドレイン領域１２６に接した状態で形成されたｐ形
の半導体材料（例えば、ボロンを含むシリコン）からな
る延長ドレインサイド領域１２７ｂ、１２７ｃと、ドレ
イン領域１２４とドレイン領域１２４の両端部の延長ド
レイン領域１２６に接した状態で、ドレイン領域１２４
の両端部の延長ドレイン領域１２６の両側に形成された
ｐ形の半導体材料（例えば、ボロンを含むシリコン）か
らなる延長ドレインサイド領域１２７ａ、１２７ｄとに
より構成されている。ここで、延長ドレイン領域１２６
及び延長ドレインサイド領域１２７ａ〜１２７ｄは拡散
又はイオン打ち込みによって形成されている。一方の島
状領域１２８を構成するソース領域１１９、１２１の上
面の一部には金属ソース接点１１４の一端が接続されて
おり、他方の島状領域１２９を構成するドレイン領域１
２４の上面には金属ドレイン接点１１６の一端が接続さ
れている。基板１１１の上には、金属ソース接点１１４
及び金属ドレイン接点１１６を除いた部分に厚さ０．０
１〜２μｍのＳｉＯ2 層１１２が形成されている。ここ
で、延長ドレイン領域１２６及び延長ドレインサイド領
域１２７ａ〜１２７ｄはＳｉＯ2 層１１２と接触した状
態となっており、一方の島状領域１２８を構成するソー
ス領域１１９、１２１も、金属ソース接点１１４との接
続部を除いてＳｉＯ2 層１１２と接触した状態になって
いる。ＳｉＯ2 層１１２は、一方の島状領域１２８と他
方の島状領域１２９との間の部分が極めて薄くなってお
り（０．００２〜０．２μｍ）、この薄くなったＳｉＯ
2 層１１２の上及び延長ドレイン領域１２６、延長ドレ
インサイド領域１２７の端部の上に位置するＳｉＯ2 層
１１２の上には、厚さ０．００１〜２μｍの多結晶シリ
コンからなるゲート電極１１７が形成されている。すな
わち、ゲート電極１１７は、基板１１１から僅かにオフ
セットし、かつ、基板１１１から絶縁された状態となっ
ている。また、一方の島状領域１２８を構成するソース
領域１２１は、ゲート電極１１７の近傍まで延長した状
態となっている。ＳｉＯ2層１１２の上には例えばＰＳ
Ｇ、ＢＰＳＧ、ＴＥＯＳ、ＮＳＧからなる厚さ０．０２
〜５μｍの絶縁膜１１８が形成されており、金属ソース
接点１１４及び金属ドレイン接点１１６の他端は外部に
露出した状態となっている。基板１１１の島状領域１２
８、１２９間（ゲート電極１１７の下方）には、基板１
１１の上面から下方に向かって順に、閾値電圧を調整し
て、ゲート電極１１７の下方のチャネルをｎ形に反転さ
せるためのｐ形の半導体材料（例えば、ボロンを含むシ
リコン）からなる厚さ０．００１〜０．５μｍの閾値電
圧打ち込み層１２２と、突き抜け降伏電圧を回避するた
めのｐ形の半導体材料（例えば、ボロンを含むシリコ
ン）からなる厚さ０．００５〜５μｍの突き抜け打ち込
み層１２３とが形成されている。以上により、ｎチャネ
ル高電圧ＭＯＳトランジスタ２１０が構成されている。
【００３２】ゲート電極１１７は、このゲート電極１１
７の下方のチャネルを通って延長ドレイン領域１２６へ
流れる電流を、電界効果によって制御する。基板１１１
と延長ドレインサイド領域１２７ａ〜１２７ｄとの間に
は逆バイアス電圧が印加され、これにより延長ドレイン
領域１２６を流れる電流が制御される。すなわち、基板
１１１と延長ドレインサイド領域１２７ａ〜１２７ｄ
は、その間の延長ドレイン領域１２６をピンチオフする
電界効果を与えるゲートとして働く。
７の下方のチャネルを通って延長ドレイン領域１２６へ
流れる電流を、電界効果によって制御する。基板１１１
と延長ドレインサイド領域１２７ａ〜１２７ｄとの間に
は逆バイアス電圧が印加され、これにより延長ドレイン
領域１２６を流れる電流が制御される。すなわち、基板
１１１と延長ドレインサイド領域１２７ａ〜１２７ｄ
は、その間の延長ドレイン領域１２６をピンチオフする
電界効果を与えるゲートとして働く。
【００３３】本実施の形態においては、延長ドレイン領
域１２６のピンチオフによって形成される空乏化領域に
大きな電位差を持たせることにより、ＭＯＳトランジス
タ部分に加わる電位差を小さくし、ドレインに高電圧が
印加されてもＭＯＳトランジスタ部分が破壊されること
がないようにされている。従って、延長ドレイン領域１
２６が接合電位によって空乏化されることが必要であ
る。一方、ｎ+ 形の半導体材料からなるドレイン領域１
２４又はｎ形の半導体材料からなる延長ドレイン領域１
２６とｐ形の半導体材料からなる延長ドレインサイド領
域１２７ａ〜１２７ｄとの接合が逆方向電圧によってア
バランシェブレイクダウンを起こさないようにするため
には、延長ドレインサイド領域１２７ａ〜１２７ｄが空
乏化されることが必要である。
域１２６のピンチオフによって形成される空乏化領域に
大きな電位差を持たせることにより、ＭＯＳトランジス
タ部分に加わる電位差を小さくし、ドレインに高電圧が
印加されてもＭＯＳトランジスタ部分が破壊されること
がないようにされている。従って、延長ドレイン領域１
２６が接合電位によって空乏化されることが必要であ
る。一方、ｎ+ 形の半導体材料からなるドレイン領域１
２４又はｎ形の半導体材料からなる延長ドレイン領域１
２６とｐ形の半導体材料からなる延長ドレインサイド領
域１２７ａ〜１２７ｄとの接合が逆方向電圧によってア
バランシェブレイクダウンを起こさないようにするため
には、延長ドレインサイド領域１２７ａ〜１２７ｄが空
乏化されることが必要である。
【００３４】各延長ドレイン領域１２６の間に延長ドレ
イン領域１２６に接した状態で形成されたｐ形の半導体
材料からなる延長ドレインサイド領域１２７ｂ、１２７
ｃのドーピング濃度Ｎa 及び幅Ｗp と、ｎ形の半導体材
料からなる延長ドレイン領域１２６のドーピング濃度Ｎ
d 及び幅Ｗn との間に下記（数８）の関係が成り立ち、
かつ、ドレイン領域１２４の両端分の延長ドレイン領域
１２６の両側に形成されたｐ形の半導体材料からなる延
長ドレインサイド領域１２７ａ、１２７ｄのドーピング
濃度Ｎa 及び幅Ｗpeと、ｎ形の半導体材料からなる延長
ドレイン領域１２６のドーピング濃度Ｎd 及び幅Ｗn と
の間に下記（数９）の関係が成り立つようにすれば、ド
レインに高電圧が印加されたときに、ほぼ同時に延長ド
レイン領域１２６と延長ドレインサイド領域１２７ａ〜
１２７ｄを空乏化することができる。
イン領域１２６に接した状態で形成されたｐ形の半導体
材料からなる延長ドレインサイド領域１２７ｂ、１２７
ｃのドーピング濃度Ｎa 及び幅Ｗp と、ｎ形の半導体材
料からなる延長ドレイン領域１２６のドーピング濃度Ｎ
d 及び幅Ｗn との間に下記（数８）の関係が成り立ち、
かつ、ドレイン領域１２４の両端分の延長ドレイン領域
１２６の両側に形成されたｐ形の半導体材料からなる延
長ドレインサイド領域１２７ａ、１２７ｄのドーピング
濃度Ｎa 及び幅Ｗpeと、ｎ形の半導体材料からなる延長
ドレイン領域１２６のドーピング濃度Ｎd 及び幅Ｗn と
の間に下記（数９）の関係が成り立つようにすれば、ド
レインに高電圧が印加されたときに、ほぼ同時に延長ド
レイン領域１２６と延長ドレインサイド領域１２７ａ〜
１２７ｄを空乏化することができる。
【００３５】
【数８】
【００３６】
【数９】
【００３７】また、本実施の形態によれば、延長ドレイ
ン領域１２６と延長ドレインサイド領域１２７ａ〜１２
７ｄを独立に形成することができるので、ＯＮ抵抗を小
さくするために延長ドレイン領域１２６のドーピング濃
度Ｎd を大きくしても、延長ドレイン領域１２６を空乏
化するための延長ドレインサイド領域１２７ａ〜１２７
ｄを精度良く製造することができる。その結果、ＯＮ抵
抗が小さく、しかも製造ばらつきの小さい安定した特性
を有する高電圧ＭＯＳトランジスタを実現することがで
きる。
ン領域１２６と延長ドレインサイド領域１２７ａ〜１２
７ｄを独立に形成することができるので、ＯＮ抵抗を小
さくするために延長ドレイン領域１２６のドーピング濃
度Ｎd を大きくしても、延長ドレイン領域１２６を空乏
化するための延長ドレインサイド領域１２７ａ〜１２７
ｄを精度良く製造することができる。その結果、ＯＮ抵
抗が小さく、しかも製造ばらつきの小さい安定した特性
を有する高電圧ＭＯＳトランジスタを実現することがで
きる。
【００３８】また、本実施の形態によれば、他方の島状
領域１２９を、ｎ+ 形の半導体材料からなるドレイン領
域１２４と、ドレイン領域１２４の両端部と中央部に、
ドレイン領域１２４に接した状態でソース領域１２１の
方向及びその反対方向に延長して形成されたｎ形の半導
体材料からなる３つの延長ドレイン領域１２６と、各延
長ドレイン領域１２６の間に延長ドレイン領域１２６に
接した状態で形成されたｐ形の半導体材料からなる延長
ドレインサイド領域１２７ｂ、１２７ｃと、ドレイン領
域１２４とドレイン領域１２４の両端部の延長ドレイン
領域１２６に接した状態で、ドレイン領域１２４の両端
部の延長ドレイン領域１２６の両側に形成されたｐ形の
半導体材料からなる延長ドレインサイド領域１２７ａ、
１２７ｄとで構成したことにより、ドレインに高電圧が
印加されたときに、ほぼ同時に延長ドレイン領域１２６
と延長ドレインサイド領域１２７ａ〜１２７ｄを空乏化
することができる。その結果、ドレイン領域１２４又は
延長ドレイン領域１２６と延長ドレインサイド領域１２
７ａ〜１２７ｄとの接合が逆方向電圧によってアバラン
シェブレイクダウンを起こすことがないと共に、延長ド
レイン領域１２６のピンチオフによって形成される空乏
化領域に大きな電位差を持たせることにより、ＭＯＳト
ランジスタ部分に加わる電位差を小さくすることができ
るので、ドレインに高電圧が印加される場合に適し、電
流能力の高い高電圧ＭＯＳトランジスタを実現すること
ができる。
領域１２９を、ｎ+ 形の半導体材料からなるドレイン領
域１２４と、ドレイン領域１２４の両端部と中央部に、
ドレイン領域１２４に接した状態でソース領域１２１の
方向及びその反対方向に延長して形成されたｎ形の半導
体材料からなる３つの延長ドレイン領域１２６と、各延
長ドレイン領域１２６の間に延長ドレイン領域１２６に
接した状態で形成されたｐ形の半導体材料からなる延長
ドレインサイド領域１２７ｂ、１２７ｃと、ドレイン領
域１２４とドレイン領域１２４の両端部の延長ドレイン
領域１２６に接した状態で、ドレイン領域１２４の両端
部の延長ドレイン領域１２６の両側に形成されたｐ形の
半導体材料からなる延長ドレインサイド領域１２７ａ、
１２７ｄとで構成したことにより、ドレインに高電圧が
印加されたときに、ほぼ同時に延長ドレイン領域１２６
と延長ドレインサイド領域１２７ａ〜１２７ｄを空乏化
することができる。その結果、ドレイン領域１２４又は
延長ドレイン領域１２６と延長ドレインサイド領域１２
７ａ〜１２７ｄとの接合が逆方向電圧によってアバラン
シェブレイクダウンを起こすことがないと共に、延長ド
レイン領域１２６のピンチオフによって形成される空乏
化領域に大きな電位差を持たせることにより、ＭＯＳト
ランジスタ部分に加わる電位差を小さくすることができ
るので、ドレインに高電圧が印加される場合に適し、電
流能力の高い高電圧ＭＯＳトランジスタを実現すること
ができる。
【００３９】尚、本実施の形態においては、ｎチャネル
高電圧ＭＯＳトランジスタを例に挙げて説明したが、必
ずしもこれに限定されるものではなく、構成要素の導電
形をすべて反対にして、ｐチャネル高電圧ＭＯＳトラン
ジスタとしてもよい。また、ｐ- 形基板の代わりにｎ-
形基板を使用し、その上に形成したｐ- 形材料のウェル
を用いたｎチャネル高電圧ＭＯＳトランジスタとしても
よい。また、ｐ- 形基板の上にｎ- 形材料のウェルを形
成して本実施の形態と反対の導電形にしたｐチャネル高
電圧ＭＯＳトランジスタを形成して、同じ基板上に本実
施の形態のｎチャネル高電圧ＭＯＳトランジスタを形成
して、相補形高電圧ＭＯＳトランジスタとしてもよい。
この構成によれば、ＯＮ抵抗が小さく、しかも製造ばら
つきの小さい安定した特性を有する相補形高電圧ＭＯＳ
トランジスタを実現することができる。また、本実施の
形態の高電圧ＭＯＳトランジスタと低電圧ＭＯＳトラン
ジスタを同一基板上に形成してもよい。この構成によれ
ば、ＯＮ抵抗が小さく、しかも製造ばらつきの小さい安
定した特性を有する高電圧ＭＯＳトランジスタを、同一
チップ上の低電圧ＭＯＳトランジスタによって制御する
ことが可能となる。この場合、ｐチャネル低電圧ＭＯＳ
トランジスタを形成するｎウェルを、延長ドレイン領域
１２６を形成する注入と熱拡散とによって同時に形成し
てもよく、ｎチャネル低電圧ＭＯＳトランジスタを形成
するｐウェルを、延長ドレインサイド領域１２７ａ〜１
２７ｄを形成する注入と熱拡散とによって同時に形成し
てもよい。
高電圧ＭＯＳトランジスタを例に挙げて説明したが、必
ずしもこれに限定されるものではなく、構成要素の導電
形をすべて反対にして、ｐチャネル高電圧ＭＯＳトラン
ジスタとしてもよい。また、ｐ- 形基板の代わりにｎ-
形基板を使用し、その上に形成したｐ- 形材料のウェル
を用いたｎチャネル高電圧ＭＯＳトランジスタとしても
よい。また、ｐ- 形基板の上にｎ- 形材料のウェルを形
成して本実施の形態と反対の導電形にしたｐチャネル高
電圧ＭＯＳトランジスタを形成して、同じ基板上に本実
施の形態のｎチャネル高電圧ＭＯＳトランジスタを形成
して、相補形高電圧ＭＯＳトランジスタとしてもよい。
この構成によれば、ＯＮ抵抗が小さく、しかも製造ばら
つきの小さい安定した特性を有する相補形高電圧ＭＯＳ
トランジスタを実現することができる。また、本実施の
形態の高電圧ＭＯＳトランジスタと低電圧ＭＯＳトラン
ジスタを同一基板上に形成してもよい。この構成によれ
ば、ＯＮ抵抗が小さく、しかも製造ばらつきの小さい安
定した特性を有する高電圧ＭＯＳトランジスタを、同一
チップ上の低電圧ＭＯＳトランジスタによって制御する
ことが可能となる。この場合、ｐチャネル低電圧ＭＯＳ
トランジスタを形成するｎウェルを、延長ドレイン領域
１２６を形成する注入と熱拡散とによって同時に形成し
てもよく、ｎチャネル低電圧ＭＯＳトランジスタを形成
するｐウェルを、延長ドレインサイド領域１２７ａ〜１
２７ｄを形成する注入と熱拡散とによって同時に形成し
てもよい。
【００４０】また、本実施の形態においては、ゲート電
極１１７を基板１１１から絶縁するための絶縁層として
ＳｉＯ2 層（酸化膜）１１２を用いているが、必ずしも
これに限定されるものではなく、例えば、酸化膜−ナイ
トライド−酸化膜からなる三層絶縁膜を用いてもよい。
極１１７を基板１１１から絶縁するための絶縁層として
ＳｉＯ2 層（酸化膜）１１２を用いているが、必ずしも
これに限定されるものではなく、例えば、酸化膜−ナイ
トライド−酸化膜からなる三層絶縁膜を用いてもよい。
【００４１】〈第３の実施の形態〉図９、図１０は本発
明の第３の実施の形態における高電圧ＭＯＳトランジス
タの製造方法を示す工程図である。尚、図９は図１のＩ
Ｉ−ＩＩ断面、すなわち図２の断面における工程を示
し、図１０は図１のＩＶ−ＩＶ断面、すなわち図４の断
面における工程を示す。まず、図９（ａ）に示すよう
に、厚さ１５０〜８００μｍのｐ- 形の高抵抗半導体材
料（例えば、ボロンを含むシリコン）からなる基板１１
１の上に厚さ０．０５〜０．３μｍのナイトライド膜３
０１を形成した後、ナイトライド膜３０１の上に樹脂材
料からなる厚さ０．５〜３μｍのレジスト３０２を形成
した。次いで、図１０（ａ）に示すように、延長ドレイ
ンサイド領域１２７を形成する部分のナイトライド膜３
０１及びレジスト３０２をエッチングし、レジスト３０
２をマスクとしてボロンをイオン打ち込みした。
明の第３の実施の形態における高電圧ＭＯＳトランジス
タの製造方法を示す工程図である。尚、図９は図１のＩ
Ｉ−ＩＩ断面、すなわち図２の断面における工程を示
し、図１０は図１のＩＶ−ＩＶ断面、すなわち図４の断
面における工程を示す。まず、図９（ａ）に示すよう
に、厚さ１５０〜８００μｍのｐ- 形の高抵抗半導体材
料（例えば、ボロンを含むシリコン）からなる基板１１
１の上に厚さ０．０５〜０．３μｍのナイトライド膜３
０１を形成した後、ナイトライド膜３０１の上に樹脂材
料からなる厚さ０．５〜３μｍのレジスト３０２を形成
した。次いで、図１０（ａ）に示すように、延長ドレイ
ンサイド領域１２７を形成する部分のナイトライド膜３
０１及びレジスト３０２をエッチングし、レジスト３０
２をマスクとしてボロンをイオン打ち込みした。
【００４２】次いで、レジスト３０２を除去した後、ナ
イトライド膜３０１を残したまま熱酸化を行い、図１０
（ｂ）に示すように、延長ドレインサイド領域１２７の
上に厚さ０．１〜２μｍの厚い酸化膜３０３を形成し
た。次いで、図９（ｂ）、図１０（ｂ）に示すように、
ナイトライド膜３０１を除去し、レジストの開口部の端
が延長ドレイン領域１２６の外側で厚い酸化膜３０３上
にくるように樹脂材料からなる厚さ０．５〜３μｍのレ
ジスト３０４を形成した。次いで、厚い酸化膜３０３及
びレジスト３０４をマスクとしてリン又は砒素をイオン
打ち込みした。
イトライド膜３０１を残したまま熱酸化を行い、図１０
（ｂ）に示すように、延長ドレインサイド領域１２７の
上に厚さ０．１〜２μｍの厚い酸化膜３０３を形成し
た。次いで、図９（ｂ）、図１０（ｂ）に示すように、
ナイトライド膜３０１を除去し、レジストの開口部の端
が延長ドレイン領域１２６の外側で厚い酸化膜３０３上
にくるように樹脂材料からなる厚さ０．５〜３μｍのレ
ジスト３０４を形成した。次いで、厚い酸化膜３０３及
びレジスト３０４をマスクとしてリン又は砒素をイオン
打ち込みした。
【００４３】次いで、図９（ｃ）、図１０（ｃ）に示す
ように、厚い酸化膜３０３及びレジスト３０４を除去し
た後、熱酸化によって厚さ０．００２〜２μｍの酸化膜
１１２を形成した。この場合、延長ドレイン領域１２６
とソース領域１２１を形成する部分との間の領域におけ
る酸化膜１１２は極めて薄く形成した（厚さ０．００２
〜０．２μｍ）。次いで、比較的厚い酸化膜１１２の部
分をマスクとしてボロンをイオン打ち込みし、延長ドレ
イン領域１２６とソース領域１２１を形成する部分との
間に、基板１１１の上面から下方に向かって順に、厚さ
０．００１〜０．５μｍの閾値電圧打ち込み層１２２と
厚さ０．００５〜５μｍの突き抜け打ち込み層１２３を
形成した。
ように、厚い酸化膜３０３及びレジスト３０４を除去し
た後、熱酸化によって厚さ０．００２〜２μｍの酸化膜
１１２を形成した。この場合、延長ドレイン領域１２６
とソース領域１２１を形成する部分との間の領域におけ
る酸化膜１１２は極めて薄く形成した（厚さ０．００２
〜０．２μｍ）。次いで、比較的厚い酸化膜１１２の部
分をマスクとしてボロンをイオン打ち込みし、延長ドレ
イン領域１２６とソース領域１２１を形成する部分との
間に、基板１１１の上面から下方に向かって順に、厚さ
０．００１〜０．５μｍの閾値電圧打ち込み層１２２と
厚さ０．００５〜５μｍの突き抜け打ち込み層１２３を
形成した。
【００４４】次いで、図９（ｄ）、図１０（ｄ）に示す
ように、薄く形成された酸化膜１１２の上及び延長ドレ
イン領域１２６、延長ドレインサイド領域１２７の端部
の上に位置する酸化膜１１２の上に、厚さ０．００１〜
２μｍの多結晶シリコンからなるゲート電極１１７を形
成した。次いで、酸化膜１１２の上にＰＳＧ、ＢＰＳ
Ｇ、ＴＥＯＳ、ＮＳＧ等からなる厚さ０．０２〜５μｍ
の絶縁層１１８を形成した後、ソース領域１２１側と延
長ドレイン領域１２６の中央部の酸化膜１１２及び絶縁
層１１８に、ドライエッチング又はウェットエッチング
によってコンタクトホール１３０、１３１を形成した。
次いで、コンタクトホール１３０、１３１を通してリン
又は砒素をイオン打ち込みし、ソース領域１２１を形成
すると共に、延長ドレイン領域１２６の中央部にドレイ
ン領域１２４を形成した。次いで、コンタクトホール１
３０を通してボロンをイオン打ち込みし、ソース領域１
２１と接した状態で延長ドレイン領域１２６と反対側に
ソース領域１１９を形成した。次いで、アルミを蒸着し
た後、エッチングして、コンタクトホール１３０、１３
１内にソース接点１１４、ドレイン接点１１６を形成し
た。以上の工程により、ｎチャネル高電圧ＭＯＳトラン
ジスタ１１０が得られた。
ように、薄く形成された酸化膜１１２の上及び延長ドレ
イン領域１２６、延長ドレインサイド領域１２７の端部
の上に位置する酸化膜１１２の上に、厚さ０．００１〜
２μｍの多結晶シリコンからなるゲート電極１１７を形
成した。次いで、酸化膜１１２の上にＰＳＧ、ＢＰＳ
Ｇ、ＴＥＯＳ、ＮＳＧ等からなる厚さ０．０２〜５μｍ
の絶縁層１１８を形成した後、ソース領域１２１側と延
長ドレイン領域１２６の中央部の酸化膜１１２及び絶縁
層１１８に、ドライエッチング又はウェットエッチング
によってコンタクトホール１３０、１３１を形成した。
次いで、コンタクトホール１３０、１３１を通してリン
又は砒素をイオン打ち込みし、ソース領域１２１を形成
すると共に、延長ドレイン領域１２６の中央部にドレイ
ン領域１２４を形成した。次いで、コンタクトホール１
３０を通してボロンをイオン打ち込みし、ソース領域１
２１と接した状態で延長ドレイン領域１２６と反対側に
ソース領域１１９を形成した。次いで、アルミを蒸着し
た後、エッチングして、コンタクトホール１３０、１３
１内にソース接点１１４、ドレイン接点１１６を形成し
た。以上の工程により、ｎチャネル高電圧ＭＯＳトラン
ジスタ１１０が得られた。
【００４５】以上説明した高電圧ＭＯＳトランジスタの
製造方法によれば、延長ドレイン領域１２６と延長ドレ
インサイド領域１２７を自己整合的に高精度に形成する
ことができる。
製造方法によれば、延長ドレイン領域１２６と延長ドレ
インサイド領域１２７を自己整合的に高精度に形成する
ことができる。
【００４６】尚、図１０（ａ）におけるボロンのイオン
打ち込みと図９（ｂ）、図１０（ｂ）におけるリン又は
砒素のイオン打ち込みを、加速電圧２００ｋｅＶ以上に
して不純物を深く注入すれば、延長ドレイン領域１２６
と延長ドレインサイド領域１２７を深く形成するための
高温長時間の熱拡散が不要となるので、不純物の横広が
りによる製造精度の低下を防止することができる。
打ち込みと図９（ｂ）、図１０（ｂ）におけるリン又は
砒素のイオン打ち込みを、加速電圧２００ｋｅＶ以上に
して不純物を深く注入すれば、延長ドレイン領域１２６
と延長ドレインサイド領域１２７を深く形成するための
高温長時間の熱拡散が不要となるので、不純物の横広が
りによる製造精度の低下を防止することができる。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
ＯＮ抵抗が小さく、しかも製造ばらつきの小さい安定し
た特性を有する高電圧ＭＯＳトランジスタを実現するこ
とができる。
ＯＮ抵抗が小さく、しかも製造ばらつきの小さい安定し
た特性を有する高電圧ＭＯＳトランジスタを実現するこ
とができる。
【図１】本発明の第１の実施の形態における高電圧ＭＯ
Ｓトランジスタを示す平面図である。
Ｓトランジスタを示す平面図である。
【図２】図１のＩＩ−ＩＩ断面図である。
【図３】図１のＩＩＩ−ＩＩＩ断面図である。
【図４】図１のＩＶ−ＩＶ断面図である。
【図５】本発明の第２の実施の形態における高電圧ＭＯ
Ｓトランジスタを示す平面図である。
Ｓトランジスタを示す平面図である。
【図６】図５のＶＩ−ＶＩ断面図である。
【図７】図５のＶＩＩ−ＶＩＩ断面図である。
【図８】図５のＶＩＩＩ−ＶＩＩＩ断面図である。
【図９】本発明の第３の実施の形態における高電圧ＭＯ
Ｓトランジスタの製造方法を示す工程図である。
Ｓトランジスタの製造方法を示す工程図である。
【図１０】本発明の第３の実施の形態における高電圧Ｍ
ＯＳトランジスタの製造方法を示す工程図である。
ＯＳトランジスタの製造方法を示す工程図である。
【図１１】従来の高電圧ＭＯＳトランジスタを示す断面
図である。
図である。
１１０：高電圧ＭＯＳトランジスタ １１１：ｐ- 形基板 １１２：二酸化ケイ素層 １１４：金属ソース接点 １１６：金属ドレイン接点 １１７：ゲート電極 １１８：絶縁膜 １１９、１２１：ソース領域 １２４：ドレイン領域 １２６：延長ドレイン領域 １２７：延長ドレインサイド領域
Claims (8)
- 【請求項１】 第一導電形の高抵抗半導体材料からなる
基板と、前記基板の上部に横方向に所定の間隔を置いて
設けられた第二導電形の半導体材料からなるソース領域
及びドレイン領域と、前記ソース領域に接続されたソー
ス接点と、前記ドレイン領域に接続されたドレイン接点
と、前記ドレイン領域に接した状態で前記ソース領域方
向及びその反対方向に延長して設けられた第二導電形の
半導体材料からなる延長ドレイン領域と、前記ドレイン
領域と前記延長ドレイン領域に接した状態で前記延長ド
レイン領域の両側に設けられた第一導電形の半導体材料
からなる延長ドレインサイド領域と、前記ソース領域と
前記ドレイン領域との間の前記基板の上に電気絶縁層を
介して設けられたゲート電極とを備え、前記基板と前記
延長ドレインサイド領域との間に逆バイアス電圧を印加
して、前記ゲート電極の下方のチャネルを通って流れる
電流を制御することを特徴とする高電圧ＭＯＳトランジ
スタ。 - 【請求項２】 延長ドレインサイド領域のドーピング濃
度Ｎ1 及び幅Ｗ1eと延長ドレイン領域のドーピング濃度
Ｎ2 及び幅Ｗ2 との間に、下記（数１）の関係が成り立
つ請求項１に記載の高電圧ＭＯＳトランジスタ。 【数１】 - 【請求項３】 延長ドレイン領域が所定の間隔を置いて
複数個設けられ、かつ各延長ドレイン領域の間に、前記
延長ドレイン領域と接した状態で第一導電形の半導体材
料からなる第２の延長ドレインサイド領域がさらに設け
られた請求項１に記載の高電圧ＭＯＳトランジスタ。 - 【請求項４】 第２の延長ドレインサイド領域のドーピ
ング濃度Ｎ1 及び幅Ｗ 1 と延長ドレイン領域のドーピン
グ濃度Ｎ2 及び幅Ｗ2 との間に、下記（数２）の関係が
成り立ち、かつ、延長ドレインサイド領域のドーピング
濃度Ｎ1 及び幅Ｗ1eと前記延長ドレイン領域のドーピン
グ濃度Ｎ2 及び幅Ｗ2 との間に、下記（数３）の関係が
成り立つ請求項３に記載の高電圧ＭＯＳトランジスタ。 【数２】 【数３】 - 【請求項５】 同一チップ上に組み込まれかつ互いに分
離した反対導電形チャネルの相補形高電圧ＭＯＳトラン
ジスタとの組合せにおいて一つの導電形を有する請求項
１に記載の高電圧ＭＯＳトランジスタ。 - 【請求項６】 同一チップ上において低電圧ＭＯＳトラ
ンジスタと組み合わされた請求項１に記載の高電圧ＭＯ
Ｓトランジスタ。 - 【請求項７】 第一導電形の高抵抗半導体材料からなる
基板の上にナイトライド膜及び第１のレジストを順次形
成して、延長ドレインサイド領域を形成する部分の前記
ナイトライド膜及び第１のレジストをエッチングした
後、前記第１のレジストをマスクとして前記延長ドレイ
ンサイド領域に第一導電形を形成する第１のイオン打ち
込みを行う第１の工程と、 前記第１のレジストを除去した後、前記ナイトライド膜
を残したまま第１の熱酸化を行って、前記延長ドレイン
サイド領域の上に厚い酸化膜を形成し、前記ナイトライ
ド膜を除去した後、レジストの開口部の端が延長ドレイ
ン領域の外側で前記厚い酸化膜の上にくるように第２の
レジストを形成し、前記厚い酸化膜及び前記第２のレジ
ストをマスクとして前記延長ドレイン領域に第二導電形
を形成する第２のイオン打ち込みを行う第２の工程と、 前記厚い酸化膜及び前記第２のレジストを除去した後、
第２の熱酸化により酸化膜を形成する第３の工程と、 前記延長ドレイン領域と第１のソース領域を形成する部
分との間の前記酸化膜の上にゲート電極を形成した後、
全面に絶縁層を形成し、前記第１のソース領域側と前記
延長ドレイン領域の中央部の前記酸化膜及び絶縁層にド
ライエッチング又はウェットエッチングによってコンタ
クトホールを形成した後、前記第１のソース領域側と前
記延長ドレイン領域の中央部の前記コンタクトホールを
通して第二導電形を形成する第３のイオン打ち込みを行
うことにより前記第１のソース領域及びドレイン領域を
形成し、前記第１のソース領域側の前記コンタクトホー
ルを通して第一導電形を形成する第４のイオン打ち込み
を行うことにより第２のソース領域を形成し、全面にア
ルミを蒸着した後、エッチングして、ソース接点及びド
レイン接点を形成する第４の工程とを備えた高電圧ＭＯ
Ｓトランジスタの製造方法。 - 【請求項８】 第１のイオン打ち込みと第２のイオン打
ち込みを、加速電圧２００ｋｅＶ以上で行う請求項７に
記載の高電圧ＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27972896A JPH10125912A (ja) | 1996-10-22 | 1996-10-22 | 高電圧ｍｏｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27972896A JPH10125912A (ja) | 1996-10-22 | 1996-10-22 | 高電圧ｍｏｓトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125912A true JPH10125912A (ja) | 1998-05-15 |
Family
ID=17615063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27972896A Pending JPH10125912A (ja) | 1996-10-22 | 1996-10-22 | 高電圧ｍｏｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125912A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6312996B1 (en) | 1998-10-19 | 2001-11-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1996
- 1996-10-22 JP JP27972896A patent/JPH10125912A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6312996B1 (en) | 1998-10-19 | 2001-11-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
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