JPH10125912A - 高電圧mosトランジスタ及びその製造方法 - Google Patents

高電圧mosトランジスタ及びその製造方法

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JPH10125912A
JPH10125912A JP27972896A JP27972896A JPH10125912A JP H10125912 A JPH10125912 A JP H10125912A JP 27972896 A JP27972896 A JP 27972896A JP 27972896 A JP27972896 A JP 27972896A JP H10125912 A JPH10125912 A JP H10125912A
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JP
Japan
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region
extended drain
drain region
forming
mos transistor
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Application number
JP27972896A
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English (en)
Inventor
Akira Fukumoto
彰 福本
Haruko Inoue
治子 井上
Jun Tamura
潤 田村
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Abstract

(57)【要約】 【課題】 ON抵抗が小さく、しかも製造ばらつきの小
さい安定した特性を有する高電圧MOSトランジスタを
提供する。 【解決手段】 n+ 形の半導体材料からなるドレイン領
域124に接した状態でソース領域121の方向及びそ
の反対方向に延長して形成されたn形の半導体材料から
なる延長ドレイン領域126を設け、ドレイン領域12
4と延長ドレイン領域126に接した状態で延長ドレイ
ン領域126の両側にp- 形の半導体材料からなる延長
ドレインサイド領域を設ける。基板111と延長ドレイ
ンサイド領域との間に逆バイアス電圧を印加して、ゲー
ト電極117の下方のチャネルを通って流れる電流を制
御する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、高電圧MOS(Me
tal-Oxide-Semiconducter)トランジスタに関するもので
ある。
【0002】
【従来の技術】従来、高電圧MOSトランジスタとして
は、特開昭63−314869号公報に記載されたもの
が知られている。以下に、従来の高電圧MOSトランジ
スタについて説明する。
【0003】図11は従来の高電圧MOSトランジスタ
を示す断面図である。図11に示すように、p- 形基板
411の上部には、横方向に所定の間隔を置いて所定深
さの一対の島状領域428、429が形成されている。
一方の島状領域428は、拡散によって形成されたp+
形の半導体材料からなるソース領域(pockct)4
19と、ソース領域419に横方向に隣接して拡散によ
って形成されたn+ 形の半導体材料からなるソース領域
421とにより構成されている。他方の島状領域429
は、拡散によって形成されたn+ 形の半導体材料からな
るドレイン領域424と、ドレイン領域424に接した
状態でソース領域421の方向及びその反対方向に延長
して形成されたn形の半導体材料からなる延長ドレイン
領域426と、延長ドレイン領域426の中継部分を被
覆するように形成されたp- 形の半導体材料からなる頂
上層427とにより構成されている。ここで、延長ドレ
イン領域426は拡散又はイオン打ち込みによって形成
されている。また、頂上層427は、延長ドレイン領域
426の中継部分を被覆するために、延長ドレイン領域
426と同じマスク窓を通してイオン打ち込みによって
形成されている。頂上層427の厚みは1μm以下であ
り、ドーピング濃度は5×1016/cm3 〜1×1017
/cm3 である。尚、延長ドレイン領域426の端部は
頂上層427に被覆されず、後述する二酸化ケイ素(S
iO2 )層412に接触した状態にされている。また、
頂上層427は、p- 形基板411に接続されるか、又
は浮遊した状態にされている。
【0004】一方の島状領域428を構成するソース領
域419、421の上面の一部には金属ソース接点41
4の一端が接続されており、他方の島状領域429を構
成するドレイン領域424の上面には金属ドレイン接点
416の一端が接続されている。p- 形基板411の上
には、金属ソース接点414及び金属ドレイン接点41
6を除いた部分にSiO2 層412が形成されている。
ここで、一方の島状領域428を構成するソース領域4
19、421は、金属ソース接点414との接続部を除
いてSiO2 層412と接触した状態となっている。こ
の場合、SiO 2 層412は、一方の島状領域428の
ソース領域421と他方の島状領域429の頂上層42
7との間の部分が極めて薄くなっており、この薄くなっ
たSiO 2 層412の上及び頂上層427の端部の上に
位置するSiO2 層412の上には、多結晶シリコンか
らなるゲート電極417が形成されている。すなわち、
ゲート電極417は、p- 形基板411から僅かにオフ
セットし、かつ、p- 形基板411から絶縁された状態
となっている。また、一方の島状領域428を構成する
ソース領域421は、ゲート電極417の近傍まで延長
した状態となっている。SiO2 層412の上には絶縁
膜418が形成されており、金属ソース接点414及び
金属ドレイン接点416の他端は外部に露出した状態と
なっている。p- 形基板411の島状領域428、42
9間(ゲート電極417の下方)には、p- 形基板41
1の上面から下方に向かって順に、閾値電圧を調整し
て、ゲート電極417の下方のチャネルをn形に反転さ
せるためのp形の半導体材料からなる閾値電圧打ち込み
層422と、突き抜け降伏電圧を回避するためのp形の
半導体材料からなる突き抜け打ち込み層423とが形成
されている。以上により、nチャネル高電圧MOSトラ
ンジスタ410が構成されている。
【0005】ゲート電極417は、このゲート電極41
7の下方のチャネルを通って延長ドレイン領域426へ
流れる電流を、電界効果によって制御する。p- 形基板
411と頂上層427との間には逆バイアス電圧が印加
され、これにより延長ドレイン領域426を流れる電流
が制御される。すなわち、p- 形基板411と頂上層4
27は、その間の延長ドレイン領域426をピンチオフ
する電界効果を与えるゲートとして働く。
【0006】
【発明が解決しようとする課題】しかし、上記した従来
の高電圧MOSトランジスタにおいては、以下のような
3つの要請がある。(1)ドレインに高電圧が印加され
てもゲート417の下方のチャネル領域に加わる電位差
を小さくする必要があるため、p- 形基板411と延長
ドレイン領域426との接合部分から広がる空乏層と、
頂上層427と延長ドレイン領域426との接合部分か
ら広がる空乏層とが繋がったピンチオフ領域に大きな電
位差を持たせる必要がある。このため、延長ドレイン領
域426の正味のドーピング濃度を頂上層427の正味
のドーピング濃度より小さくする必要がある。(2)n
形の半導体材料からなる延長ドレイン領域426とp-
形の半導体材料からなる頂上層427との接合が逆方向
電圧によってアバランシェブレイクダウンを起こさない
ようにするためには、頂上層427はすべて空乏化され
る必要がある。このため、頂上層427の正味のドーピ
ング濃度をあまり濃くすることはできない。(3)トラ
ンジスタのON抵抗を小さくするために、延長ドレイン
領域426の正味のドーピング濃度をできるだけ濃くす
る必要がある。
【0007】このように、従来の高電圧MOSトランジ
スタにおいては、以上のような要請があるため、トラン
ジスタのON抵抗を小さくするためにn形の半導体材料
からなる延長ドレイン領域426のドーピング濃度を濃
くすると、延長ドレイン領域426のドーピング濃度と
p- 形の半導体材料からなる頂上層427を形成するた
めのイオン打ち込みのドーピング濃度とが近い値とな
り、頂上層427の厚さ及び濃度が製造上ばらつき易
く、デバイス特性が安定しにくい。また逆に、製造上の
ばらつきを抑制するために延長ドレイン領域426のド
ーピング濃度を薄くすると、トランジスタのON抵抗が
大きくなる。
【0008】本発明は、従来技術における前記課題を解
決するためになされたものであり、ON抵抗が小さく、
しかも製造ばらつきの小さい安定した特性を有する高電
圧MOSトランジスタを提供することを目的とする。
【0009】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る高電圧MOSトランジスタの構成は、
第一導電形の高抵抗半導体材料からなる基板と、前記基
板の上部に横方向に所定の間隔を置いて設けられた第二
導電形の半導体材料からなるソース領域及びドレイン領
域と、前記ソース領域に接続されたソース接点と、前記
ドレイン領域に接続されたドレイン接点と、前記ドレイ
ン領域に接した状態で前記ソース領域方向及びその反対
方向に延長して設けられた第二導電形の半導体材料から
なる延長ドレイン領域と、前記ドレイン領域と前記延長
ドレイン領域に接した状態で前記延長ドレイン領域の両
側に設けられた第一導電形の半導体材料からなる延長ド
レインサイド領域と、前記ソース領域と前記ドレイン領
域との間の前記基板の上に電気絶縁層を介して設けられ
たゲート電極とを備え、前記基板と前記延長ドレインサ
イド領域との間に逆バイアス電圧を印加して、前記ゲー
ト電極の下方のチャネルを通って流れる電流を制御する
ことを特徴とする。この高電圧MOSトランジスタの構
成によれば、延長ドレイン領域と延長ドレインサイド領
域を独立に形成することができるので、ON抵抗を小さ
くするために延長ドレイン領域のドーピング濃度を大き
くしても、延長ドレイン領域を空乏化するための延長ド
レインサイド領域を精度良く形成することができる。そ
の結果、ON抵抗が小さく、しかも製造ばらつきの小さ
い安定した特性を有する高電圧MOSトランジスタを実
現することができる。
【0010】また、前記本発明の高電圧MOSトランジ
スタの構成においては、延長ドレインサイド領域のドー
ピング濃度N1 及び幅W1eと延長ドレイン領域のドーピ
ング濃度N2 及び幅W2 との間に、下記(数4)の関係
が成り立つのが好ましい。
【0011】
【数4】
【0012】この好ましい例によれば、ドレインに高電
圧が印加されたときに、ほぼ同時に延長ドレイン領域と
延長ドレインサイド領域を空乏化することができる。そ
の結果、ドレイン領域又は延長ドレイン領域と延長ドレ
インサイド領域との接合が逆方向電圧によってアバラン
シェブレイクダウンを起こすことがないと共に、延長ド
レイン領域のピンチオフによって形成される空乏化領域
に大きな電位差を持たせることにより、MOSトランジ
スタ部分に加わる電位差を小さくし、ドレインに高電圧
が印加された場合のMOSトランジスタ部分の破壊を防
止することができる。
【0013】また、前記本発明の高電圧MOSトランジ
スタの構成においては、延長ドレイン領域が所定の間隔
を置いて複数個設けられ、かつ各延長ドレイン領域の間
に、前記延長ドレイン領域と接した状態で第一導電形の
半導体材料からなる第2の延長ドレインサイド領域がさ
らに設けられているのが好ましい。この好ましい例によ
れば、ドレインに高電圧が印加されたときに、ほぼ同時
に延長ドレイン領域と延長ドレインサイド領域と第2の
延長ドレインサイド領域を空乏化することができる。そ
の結果、ドレイン領域及び延長ドレイン領域と延長ドレ
インサイド領域及び第2の延長ドレインサイド領域との
接合が逆方向電圧によってアバランシェブレイクダウン
を起こすことがないと共に、延長ドレイン領域のピンチ
オフによって形成される空乏化領域に大きな電位差を持
たせることによりMOSトランジスタ部分に加わる電位
差を小さくすることができるので、ドレインに高電圧が
印加される場合に適し、電流能力の高い高電圧MOSト
ランジスタを実現することができる。また、この場合に
は、第2の延長ドレインサイド領域のドーピング濃度N
1 及び幅W1 と延長ドレイン領域のドーピング濃度N2
及び幅W2 との間に、下記(数5)の関係が成り立ち、
かつ、延長ドレインサイド領域のドーピング濃度N1
び幅W1eと前記延長ドレイン領域のドーピング濃度N2
及び幅W2 との間に、下記(数6)の関係が成り立つの
が好ましい。
【0014】
【数5】
【0015】
【数6】
【0016】この好ましい例によれば、ドレインに高電
圧が印加されたときに、ほぼ同時に延長ドレイン領域と
延長ドレインサイド領域及び第2の延長ドレインサイド
領域を空乏化することができる。その結果、ドレイン領
域又は延長ドレイン領域と延長ドレインサイド領域及び
第2の延長ドレインサイド領域との接合が逆方向電圧に
よってアバランシェブレイクダウンを起こすことがない
と共に、延長ドレイン領域のピンチオフによって形成さ
れる空乏化領域に大きな電位差を持たせることにより、
MOSトランジスタ部分に加わる電位差を小さくし、ド
レインに高電圧が印加された場合のMOSトランジスタ
部分の破壊を防止することができる。
【0017】また、前記本発明の高電圧MOSトランジ
スタの構成においては、同一チップ上に組み込まれかつ
互いに分離した反対導電形チャネルの相補形高電圧MO
Sトランジスタとの組合せにおいて一つの導電形を有す
るのが好ましい。この好ましい例によれば、ON抵抗が
小さく、しかも製造ばらつきの小さい安定した特性を有
する相補形高電圧MOSトランジスタを実現することが
できる。
【0018】また、前記本発明の高電圧MOSトランジ
スタの構成においては、同一チップ上において低電圧M
OSトランジスタと組み合わされているのが好ましい。
この好ましい例によれば、ON抵抗が小さく、しかも製
造ばらつきの小さい安定した特性を有する高電圧MOS
トランジスタを、同一チップ上の低電圧MOSトランジ
スタによって制御することが可能となる。
【0019】また、本発明に係る高電圧MOSトランジ
スタの製造方法は、第一導電形の高抵抗半導体材料から
なる基板の上にナイトライド膜及び第1のレジストを順
次形成して、延長ドレインサイド領域を形成する部分の
前記ナイトライド膜及び第1のレジストをエッチングし
た後、前記第1のレジストをマスクとして前記延長ドレ
インサイド領域に第一導電形を形成する第1のイオン打
ち込みを行う第1の工程と、前記第1のレジストを除去
した後、前記ナイトライド膜を残したまま第1の熱酸化
を行って、前記延長ドレインサイド領域の上に厚い酸化
膜を形成し、前記ナイトライド膜を除去した後、レジス
トの開口部の端が延長ドレイン領域の外側で前記厚い酸
化膜の上にくるように第2のレジストを形成し、前記厚
い酸化膜及び前記第2のレジストをマスクとして前記延
長ドレイン領域に第二導電形を形成する第2のイオン打
ち込みを行う第2の工程と、前記厚い酸化膜及び前記第
2のレジストを除去した後、第2の熱酸化により酸化膜
を形成する第3の工程と、前記延長ドレイン領域と第1
のソース領域を形成する部分との間の前記酸化膜の上に
ゲート電極を形成した後、全面に絶縁層を形成し、前記
第1のソース領域側と前記延長ドレイン領域の中央部の
前記酸化膜及び絶縁層にドライエッチング又はウェット
エッチングによってコンタクトホールを形成した後、前
記第1のソース領域側と前記延長ドレイン領域の中央部
の前記コンタクトホールを通して第二導電形を形成する
第3のイオン打ち込みを行うことにより前記第1のソー
ス領域及びドレイン領域を形成し、前記第1のソース領
域側の前記コンタクトホールを通して第一導電形を形成
する第4のイオン打ち込みを行うことにより第2のソー
ス領域を形成し、全面にアルミを蒸着した後、エッチン
グして、ソース接点及びドレイン接点を形成する第4の
工程とを備えたものである。この高電圧MOSトランジ
スタの製造方法によれば、延長ドレイン領域と延長ドレ
インサイド領域を自己整合的に高精度に形成することが
できるので、ON抵抗を小さくするために延長ドレイン
領域のドーピング濃度を大きくしても、延長ドレイン領
域を空乏化するための延長ドレインサイド領域を精度良
く形成することができる。その結果、ON抵抗が小さ
く、しかも製造ばらつきの小さい安定した特性を有する
高電圧MOSトランジスタを実現することができる。
【0020】また、前記本発明の高電圧MOSトランジ
スタの製造方法においては、第1のイオン打ち込みと第
2のイオン打ち込みを、加速電圧200keV以上で行
うのが好ましい。この好ましい例によれば、延長ドレイ
ン領域と延長ドレインサイド領域を深く形成するための
高温長時間の熱拡散が不要となるので、不純物の横広が
りによる製造精度の低下を防止することができる。
【0021】
【発明の実施の形態】以下、実施の形態を用いて本発明
をさらに具体的に説明する。 〈第1の実施の形態〉図1は本発明の第1の実施の形態
における高電圧MOSトランジスタを示す平面図、図2
は図1のII−II断面図、図3は図1のIII−II
I断面図、図4は図1のIV−IV断面図である。
【0022】図1〜図4に示すように、厚さ150〜8
00μmのp- 形の高抵抗半導体材料(例えば、ボロン
を含んだシリコン)からなる基板111の上部には、横
方向に0.35〜15μmの間隔を置いて深さ1〜10
μmの一対の島状領域128、129が形成されてい
る。一方の島状領域128は、注入又は拡散によって形
成されたp+ 形の半導体材料(例えば、ボロンを含んだ
シリコン)からなるソース領域(pockct)119
と、ソース領域119に横方向に隣接して注入又は拡散
によって形成されたn+ 形の半導体材料(例えば、リン
又はヒソを含んだシリコン)からなるソース領域121
とにより構成されている。他方の島状領域129は、注
入又は拡散によって形成されたn+ 形の半導体材料(例
えば、リン又はヒソを含んだシリコン)からなるドレイ
ン領域124と、ドレイン領域124に接した状態でソ
ース領域121の方向及びその反対方向に延長して形成
されたn形の半導体材料(例えば、リンを含んだシリコ
ン)からなる延長ドレイン領域126と、ドレイン領域
124と延長ドレイン領域126に接した状態で延長ド
レイン領域126の両側に形成されたp形の半導体材料
(例えば、ボロンを含んだシリコン)からなる延長ドレ
インサイド領域127とにより構成されている。ここ
で、延長ドレイン領域126は拡散又はイオン打ち込み
によって形成され、延長ドレインサイド領域127は拡
散又はイオン打ち込みによって形成されている。一方の
島状領域128を構成するソース領域119、121の
上面の一部には金属ソース接点114の一端が接続され
ており、他方の島状領域129を構成するドレイン領域
124の上面には金属ドレイン接点116の一端が接続
されている。基板111の上には、金属ソース接点11
4及び金属ドレイン接点116を除いた部分に厚さ0.
01〜2μmの二酸化ケイ素(SiO2 )層112が形
成されている。ここで、延長ドレイン領域126及び延
長ドレインサイド領域127はSiO2 層112と接触
した状態になっており、一方の島状領域128を構成す
るソース領域119、121も、金属ソース接点114
との接続部を除いてSiO2 層112と接触した状態に
なっている。SiO2 層112は、一方の島状領域12
8と他方の島状領域129との間の部分が極めて薄くな
っており(0.002〜0.2μm)、この薄くなった
SiO2 層112の上及び延長ドレイン領域126、延
長ドレインサイド領域127の端部の上に位置するSi
2 層112の上には、厚さ0.001〜2μmの多結
晶シリコンからなるゲート電極117が形成されてい
る。すなわち、ゲート電極117は、基板111から僅
かにオフセットし、かつ、基板111から絶縁された状
態となっている。また、一方の島状領域128を構成す
るソース領域121は、ゲート電極117の近傍まで延
長した状態となっている。SiO2 層112の上には、
例えばPSG、BPSG、TEOS、NSGからなる厚
さ0.02〜5μmの絶縁膜118が形成されており、
金属ソース接点114及び金属ドレイン接点116の他
端は外部に露出した状態となっている。基板111の島
状領域128、129間(ゲート電極117の下方)に
は、基板111の上面から下方に向かって順に、閾値電
圧を調整して、ゲート電極117の下方のチャネルをn
形に反転させるためのp形の半導体材料(例えば、ボロ
ンを含むシリコン)からなる厚さ0.001〜0.5μ
mの閾値電圧打ち込み層122と、突き抜け降伏電圧を
回避するためのp形の半導体材料(例えば、ボロンを含
むシリコン)からなる厚さ0.005〜5μmの突き抜
け打ち込み層123とが形成されている。以上により、
nチャネル高電圧MOSトランジスタ110が構成され
ている。
【0023】ゲート電極117は、このゲート電極11
7の下方のチャネルを通って延長ドレイン領域126へ
流れる電流を、電界効果によって制御する。基板111
と延長ドレインサイド領域127との間には逆バイアス
電圧が印加され、これにより延長ドレイン領域126を
流れる電流が制御される。すなわち、基板111と延長
ドレインサイド領域127は、その間の延長ドレイン領
域126をピンチオフする電界効果を与えるゲートとし
て働く。
【0024】本実施の形態においては、延長ドレイン領
域126のピンチオフによって形成される空乏化領域に
大きな電位差を持たせることにより、MOSトランジス
タ部分に加わる電位差を小さくし、ドレインに高電圧が
印加されてもMOSトランジスタ部分が破壊されること
がないようにされている。従って、延長ドレイン領域1
26が接合電位によって空乏化されることが必要であ
る。一方、n+ 形の半導体材料からなるドレイン領域1
24又はn形の半導体材料からなる延長ドレイン領域1
26とp形の半導体材料からなる延長ドレインサイド領
域127との接合が逆方向電圧によってアバランシェブ
レイクダウンを起こさないようにするためには、延長ド
レインサイド領域127が空乏化されることが必要であ
る。
【0025】p形の半導体材料からなる延長ドレインサ
イド領域127のドーピング濃度N a 及びWpeとn形の
半導体材料からなる延長ドレイン領域126のドーピン
グ濃度Nd 及び幅Wn との間に下記(数7)の関係が成
り立つようにすれば、ドレインに高電圧が印加されたと
きに、ほぼ同時に延長ドレイン領域126と延長ドレイ
ンサイド領域127を空乏化することができる。
【0026】
【数7】
【0027】また、延長ドレイン領域126と延長ドレ
インサイド領域127を独立に形成することができるの
で、ON抵抗を小さくするために延長ドレイン領域12
6のドーピング濃度Nd を大きくしても、延長ドレイン
領域126を空乏化するための延長ドレインサイド領域
127を精度良く製造することができる。その結果、O
N抵抗が小さく、しかも製造ばらつきの小さい安定した
特性を有する高電圧MOSトランジスタを実現すること
ができる。
【0028】尚、本実施の形態においては、nチャネル
高電圧MOSトランジスタを例に挙げて説明したが、必
ずしもこれに限定されるものではなく、構成要素の導電
形をすべて反対にして、pチャネル高電圧MOSトラン
ジスタとしてもよい。また、p- 形基板の代わりにn-
形基板を使用し、その上に形成したp- 形材料のウェル
を用いたnチャネル高電圧MOSトランジスタとしても
よい。また、p- 形基板の上にn- 形材料のウェルを形
成して本実施の形態と反対の導電形にしたpチャネル高
電圧MOSトランジスタを形成し、同じ基板上に本実施
の形態のnチャネル高電圧MOSトランジスタを形成し
て、相補形高電圧MOSトランジスタとしてもよい。こ
の構成によれば、ON抵抗が小さく、しかも製造ばらつ
きの小さい安定した特性を有する相補形高電圧MOSト
ランジスタを実現することができる。また、本実施の形
態の高電圧MOSトランジスタと低電圧MOSトランジ
スタを同一基板上に形成してもよい。この構成によれ
ば、ON抵抗が小さく、しかも製造ばらつきの小さい安
定した特性を有する高電圧MOSトランジスタを、同一
チップ上の低電圧MOSトランジスタによって制御する
ことが可能となる。この場合、pチャネル低電圧MOS
トランジスタを形成するnウェルを、延長ドレイン領域
126を形成する注入と熱拡散とによって同時に形成し
てもよく、nチャネル低電圧MOSトランジスタを形成
するpウェルを、延長ドレインサイド領域127を形成
する注入と熱拡散とによって同時に形成してもよい。
【0029】また、本実施の形態においては、ゲート電
極117を基板111から絶縁するための絶縁層として
SiO2 層(酸化膜)112を用いているが、必ずしも
これに限定されるものではなく、例えば、酸化膜−ナイ
トライド−酸化膜からなる三層絶縁膜を用いてもよい。
【0030】〈第2の実施の形態〉図5は本発明の第2
の実施の形態における高電圧MOSトランジスタを示す
平面図、図6は図5のVI−VI断面図、図7は図5の
VII−VII断面図、図8は図5のVIII−VII
I断面図である。
【0031】図5〜図8に示すように、厚さ150〜8
00μmのp- 形の高抵抗半導体材料(例えば、ボロン
を含むシリコン)からなる基板111の上部には、横方
向に0.35〜15μmの間隔を置いて深さ1〜10μ
mの一対の島状領域128、129が形成されている。
一方の島状領域128は、拡散又は注入によって形成さ
れたp+ 形の半導体材料(例えば、ボロンを含むシリコ
ン)からなるソース領域(pockct)119と、ソ
ース領域119に横方向に隣接して拡散又は注入によっ
て形成されたn+ 形の半導体材料(例えば、リン又はヒ
ソを含むシリコン)からなるソース領域121とにより
構成されている。他方の島状領域129は、拡散又は注
入によって形成されたn+ 形の半導体材料(例えば、リ
ン又はヒソを含むシリコン)からなるドレイン領域12
4と、ドレイン領域124の両端部と中央部に、ドレイ
ン領域124に接した状態でソース領域121の方向及
びその反対方向に延長して形成されたn形の半導体材料
(例えば、リンを含むシリコン)からなる3つの延長ド
レイン領域126と、各延長ドレイン領域126の間に
延長ドレイン領域126に接した状態で形成されたp形
の半導体材料(例えば、ボロンを含むシリコン)からな
る延長ドレインサイド領域127b、127cと、ドレ
イン領域124とドレイン領域124の両端部の延長ド
レイン領域126に接した状態で、ドレイン領域124
の両端部の延長ドレイン領域126の両側に形成された
p形の半導体材料(例えば、ボロンを含むシリコン)か
らなる延長ドレインサイド領域127a、127dとに
より構成されている。ここで、延長ドレイン領域126
及び延長ドレインサイド領域127a〜127dは拡散
又はイオン打ち込みによって形成されている。一方の島
状領域128を構成するソース領域119、121の上
面の一部には金属ソース接点114の一端が接続されて
おり、他方の島状領域129を構成するドレイン領域1
24の上面には金属ドレイン接点116の一端が接続さ
れている。基板111の上には、金属ソース接点114
及び金属ドレイン接点116を除いた部分に厚さ0.0
1〜2μmのSiO2 層112が形成されている。ここ
で、延長ドレイン領域126及び延長ドレインサイド領
域127a〜127dはSiO2 層112と接触した状
態となっており、一方の島状領域128を構成するソー
ス領域119、121も、金属ソース接点114との接
続部を除いてSiO2 層112と接触した状態になって
いる。SiO2 層112は、一方の島状領域128と他
方の島状領域129との間の部分が極めて薄くなってお
り(0.002〜0.2μm)、この薄くなったSiO
2 層112の上及び延長ドレイン領域126、延長ドレ
インサイド領域127の端部の上に位置するSiO2
112の上には、厚さ0.001〜2μmの多結晶シリ
コンからなるゲート電極117が形成されている。すな
わち、ゲート電極117は、基板111から僅かにオフ
セットし、かつ、基板111から絶縁された状態となっ
ている。また、一方の島状領域128を構成するソース
領域121は、ゲート電極117の近傍まで延長した状
態となっている。SiO2層112の上には例えばPS
G、BPSG、TEOS、NSGからなる厚さ0.02
〜5μmの絶縁膜118が形成されており、金属ソース
接点114及び金属ドレイン接点116の他端は外部に
露出した状態となっている。基板111の島状領域12
8、129間(ゲート電極117の下方)には、基板1
11の上面から下方に向かって順に、閾値電圧を調整し
て、ゲート電極117の下方のチャネルをn形に反転さ
せるためのp形の半導体材料(例えば、ボロンを含むシ
リコン)からなる厚さ0.001〜0.5μmの閾値電
圧打ち込み層122と、突き抜け降伏電圧を回避するた
めのp形の半導体材料(例えば、ボロンを含むシリコ
ン)からなる厚さ0.005〜5μmの突き抜け打ち込
み層123とが形成されている。以上により、nチャネ
ル高電圧MOSトランジスタ210が構成されている。
【0032】ゲート電極117は、このゲート電極11
7の下方のチャネルを通って延長ドレイン領域126へ
流れる電流を、電界効果によって制御する。基板111
と延長ドレインサイド領域127a〜127dとの間に
は逆バイアス電圧が印加され、これにより延長ドレイン
領域126を流れる電流が制御される。すなわち、基板
111と延長ドレインサイド領域127a〜127d
は、その間の延長ドレイン領域126をピンチオフする
電界効果を与えるゲートとして働く。
【0033】本実施の形態においては、延長ドレイン領
域126のピンチオフによって形成される空乏化領域に
大きな電位差を持たせることにより、MOSトランジス
タ部分に加わる電位差を小さくし、ドレインに高電圧が
印加されてもMOSトランジスタ部分が破壊されること
がないようにされている。従って、延長ドレイン領域1
26が接合電位によって空乏化されることが必要であ
る。一方、n+ 形の半導体材料からなるドレイン領域1
24又はn形の半導体材料からなる延長ドレイン領域1
26とp形の半導体材料からなる延長ドレインサイド領
域127a〜127dとの接合が逆方向電圧によってア
バランシェブレイクダウンを起こさないようにするため
には、延長ドレインサイド領域127a〜127dが空
乏化されることが必要である。
【0034】各延長ドレイン領域126の間に延長ドレ
イン領域126に接した状態で形成されたp形の半導体
材料からなる延長ドレインサイド領域127b、127
cのドーピング濃度Na 及び幅Wp と、n形の半導体材
料からなる延長ドレイン領域126のドーピング濃度N
d 及び幅Wn との間に下記(数8)の関係が成り立ち、
かつ、ドレイン領域124の両端分の延長ドレイン領域
126の両側に形成されたp形の半導体材料からなる延
長ドレインサイド領域127a、127dのドーピング
濃度Na 及び幅Wpeと、n形の半導体材料からなる延長
ドレイン領域126のドーピング濃度Nd 及び幅Wn
の間に下記(数9)の関係が成り立つようにすれば、ド
レインに高電圧が印加されたときに、ほぼ同時に延長ド
レイン領域126と延長ドレインサイド領域127a〜
127dを空乏化することができる。
【0035】
【数8】
【0036】
【数9】
【0037】また、本実施の形態によれば、延長ドレイ
ン領域126と延長ドレインサイド領域127a〜12
7dを独立に形成することができるので、ON抵抗を小
さくするために延長ドレイン領域126のドーピング濃
度Nd を大きくしても、延長ドレイン領域126を空乏
化するための延長ドレインサイド領域127a〜127
dを精度良く製造することができる。その結果、ON抵
抗が小さく、しかも製造ばらつきの小さい安定した特性
を有する高電圧MOSトランジスタを実現することがで
きる。
【0038】また、本実施の形態によれば、他方の島状
領域129を、n+ 形の半導体材料からなるドレイン領
域124と、ドレイン領域124の両端部と中央部に、
ドレイン領域124に接した状態でソース領域121の
方向及びその反対方向に延長して形成されたn形の半導
体材料からなる3つの延長ドレイン領域126と、各延
長ドレイン領域126の間に延長ドレイン領域126に
接した状態で形成されたp形の半導体材料からなる延長
ドレインサイド領域127b、127cと、ドレイン領
域124とドレイン領域124の両端部の延長ドレイン
領域126に接した状態で、ドレイン領域124の両端
部の延長ドレイン領域126の両側に形成されたp形の
半導体材料からなる延長ドレインサイド領域127a、
127dとで構成したことにより、ドレインに高電圧が
印加されたときに、ほぼ同時に延長ドレイン領域126
と延長ドレインサイド領域127a〜127dを空乏化
することができる。その結果、ドレイン領域124又は
延長ドレイン領域126と延長ドレインサイド領域12
7a〜127dとの接合が逆方向電圧によってアバラン
シェブレイクダウンを起こすことがないと共に、延長ド
レイン領域126のピンチオフによって形成される空乏
化領域に大きな電位差を持たせることにより、MOSト
ランジスタ部分に加わる電位差を小さくすることができ
るので、ドレインに高電圧が印加される場合に適し、電
流能力の高い高電圧MOSトランジスタを実現すること
ができる。
【0039】尚、本実施の形態においては、nチャネル
高電圧MOSトランジスタを例に挙げて説明したが、必
ずしもこれに限定されるものではなく、構成要素の導電
形をすべて反対にして、pチャネル高電圧MOSトラン
ジスタとしてもよい。また、p- 形基板の代わりにn-
形基板を使用し、その上に形成したp- 形材料のウェル
を用いたnチャネル高電圧MOSトランジスタとしても
よい。また、p- 形基板の上にn- 形材料のウェルを形
成して本実施の形態と反対の導電形にしたpチャネル高
電圧MOSトランジスタを形成して、同じ基板上に本実
施の形態のnチャネル高電圧MOSトランジスタを形成
して、相補形高電圧MOSトランジスタとしてもよい。
この構成によれば、ON抵抗が小さく、しかも製造ばら
つきの小さい安定した特性を有する相補形高電圧MOS
トランジスタを実現することができる。また、本実施の
形態の高電圧MOSトランジスタと低電圧MOSトラン
ジスタを同一基板上に形成してもよい。この構成によれ
ば、ON抵抗が小さく、しかも製造ばらつきの小さい安
定した特性を有する高電圧MOSトランジスタを、同一
チップ上の低電圧MOSトランジスタによって制御する
ことが可能となる。この場合、pチャネル低電圧MOS
トランジスタを形成するnウェルを、延長ドレイン領域
126を形成する注入と熱拡散とによって同時に形成し
てもよく、nチャネル低電圧MOSトランジスタを形成
するpウェルを、延長ドレインサイド領域127a〜1
27dを形成する注入と熱拡散とによって同時に形成し
てもよい。
【0040】また、本実施の形態においては、ゲート電
極117を基板111から絶縁するための絶縁層として
SiO2 層(酸化膜)112を用いているが、必ずしも
これに限定されるものではなく、例えば、酸化膜−ナイ
トライド−酸化膜からなる三層絶縁膜を用いてもよい。
【0041】〈第3の実施の形態〉図9、図10は本発
明の第3の実施の形態における高電圧MOSトランジス
タの製造方法を示す工程図である。尚、図9は図1のI
I−II断面、すなわち図2の断面における工程を示
し、図10は図1のIV−IV断面、すなわち図4の断
面における工程を示す。まず、図9(a)に示すよう
に、厚さ150〜800μmのp- 形の高抵抗半導体材
料(例えば、ボロンを含むシリコン)からなる基板11
1の上に厚さ0.05〜0.3μmのナイトライド膜3
01を形成した後、ナイトライド膜301の上に樹脂材
料からなる厚さ0.5〜3μmのレジスト302を形成
した。次いで、図10(a)に示すように、延長ドレイ
ンサイド領域127を形成する部分のナイトライド膜3
01及びレジスト302をエッチングし、レジスト30
2をマスクとしてボロンをイオン打ち込みした。
【0042】次いで、レジスト302を除去した後、ナ
イトライド膜301を残したまま熱酸化を行い、図10
(b)に示すように、延長ドレインサイド領域127の
上に厚さ0.1〜2μmの厚い酸化膜303を形成し
た。次いで、図9(b)、図10(b)に示すように、
ナイトライド膜301を除去し、レジストの開口部の端
が延長ドレイン領域126の外側で厚い酸化膜303上
にくるように樹脂材料からなる厚さ0.5〜3μmのレ
ジスト304を形成した。次いで、厚い酸化膜303及
びレジスト304をマスクとしてリン又は砒素をイオン
打ち込みした。
【0043】次いで、図9(c)、図10(c)に示す
ように、厚い酸化膜303及びレジスト304を除去し
た後、熱酸化によって厚さ0.002〜2μmの酸化膜
112を形成した。この場合、延長ドレイン領域126
とソース領域121を形成する部分との間の領域におけ
る酸化膜112は極めて薄く形成した(厚さ0.002
〜0.2μm)。次いで、比較的厚い酸化膜112の部
分をマスクとしてボロンをイオン打ち込みし、延長ドレ
イン領域126とソース領域121を形成する部分との
間に、基板111の上面から下方に向かって順に、厚さ
0.001〜0.5μmの閾値電圧打ち込み層122と
厚さ0.005〜5μmの突き抜け打ち込み層123を
形成した。
【0044】次いで、図9(d)、図10(d)に示す
ように、薄く形成された酸化膜112の上及び延長ドレ
イン領域126、延長ドレインサイド領域127の端部
の上に位置する酸化膜112の上に、厚さ0.001〜
2μmの多結晶シリコンからなるゲート電極117を形
成した。次いで、酸化膜112の上にPSG、BPS
G、TEOS、NSG等からなる厚さ0.02〜5μm
の絶縁層118を形成した後、ソース領域121側と延
長ドレイン領域126の中央部の酸化膜112及び絶縁
層118に、ドライエッチング又はウェットエッチング
によってコンタクトホール130、131を形成した。
次いで、コンタクトホール130、131を通してリン
又は砒素をイオン打ち込みし、ソース領域121を形成
すると共に、延長ドレイン領域126の中央部にドレイ
ン領域124を形成した。次いで、コンタクトホール1
30を通してボロンをイオン打ち込みし、ソース領域1
21と接した状態で延長ドレイン領域126と反対側に
ソース領域119を形成した。次いで、アルミを蒸着し
た後、エッチングして、コンタクトホール130、13
1内にソース接点114、ドレイン接点116を形成し
た。以上の工程により、nチャネル高電圧MOSトラン
ジスタ110が得られた。
【0045】以上説明した高電圧MOSトランジスタの
製造方法によれば、延長ドレイン領域126と延長ドレ
インサイド領域127を自己整合的に高精度に形成する
ことができる。
【0046】尚、図10(a)におけるボロンのイオン
打ち込みと図9(b)、図10(b)におけるリン又は
砒素のイオン打ち込みを、加速電圧200keV以上に
して不純物を深く注入すれば、延長ドレイン領域126
と延長ドレインサイド領域127を深く形成するための
高温長時間の熱拡散が不要となるので、不純物の横広が
りによる製造精度の低下を防止することができる。
【0047】
【発明の効果】以上説明したように、本発明によれば、
ON抵抗が小さく、しかも製造ばらつきの小さい安定し
た特性を有する高電圧MOSトランジスタを実現するこ
とができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における高電圧MO
Sトランジスタを示す平面図である。
【図2】図1のII−II断面図である。
【図3】図1のIII−III断面図である。
【図4】図1のIV−IV断面図である。
【図5】本発明の第2の実施の形態における高電圧MO
Sトランジスタを示す平面図である。
【図6】図5のVI−VI断面図である。
【図7】図5のVII−VII断面図である。
【図8】図5のVIII−VIII断面図である。
【図9】本発明の第3の実施の形態における高電圧MO
Sトランジスタの製造方法を示す工程図である。
【図10】本発明の第3の実施の形態における高電圧M
OSトランジスタの製造方法を示す工程図である。
【図11】従来の高電圧MOSトランジスタを示す断面
図である。
【符号の説明】
110:高電圧MOSトランジスタ 111:p- 形基板 112:二酸化ケイ素層 114:金属ソース接点 116:金属ドレイン接点 117:ゲート電極 118:絶縁膜 119、121:ソース領域 124:ドレイン領域 126:延長ドレイン領域 127:延長ドレインサイド領域

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 第一導電形の高抵抗半導体材料からなる
    基板と、前記基板の上部に横方向に所定の間隔を置いて
    設けられた第二導電形の半導体材料からなるソース領域
    及びドレイン領域と、前記ソース領域に接続されたソー
    ス接点と、前記ドレイン領域に接続されたドレイン接点
    と、前記ドレイン領域に接した状態で前記ソース領域方
    向及びその反対方向に延長して設けられた第二導電形の
    半導体材料からなる延長ドレイン領域と、前記ドレイン
    領域と前記延長ドレイン領域に接した状態で前記延長ド
    レイン領域の両側に設けられた第一導電形の半導体材料
    からなる延長ドレインサイド領域と、前記ソース領域と
    前記ドレイン領域との間の前記基板の上に電気絶縁層を
    介して設けられたゲート電極とを備え、前記基板と前記
    延長ドレインサイド領域との間に逆バイアス電圧を印加
    して、前記ゲート電極の下方のチャネルを通って流れる
    電流を制御することを特徴とする高電圧MOSトランジ
    スタ。
  2. 【請求項2】 延長ドレインサイド領域のドーピング濃
    度N1 及び幅W1eと延長ドレイン領域のドーピング濃度
    2 及び幅W2 との間に、下記(数1)の関係が成り立
    つ請求項1に記載の高電圧MOSトランジスタ。 【数1】
  3. 【請求項3】 延長ドレイン領域が所定の間隔を置いて
    複数個設けられ、かつ各延長ドレイン領域の間に、前記
    延長ドレイン領域と接した状態で第一導電形の半導体材
    料からなる第2の延長ドレインサイド領域がさらに設け
    られた請求項1に記載の高電圧MOSトランジスタ。
  4. 【請求項4】 第2の延長ドレインサイド領域のドーピ
    ング濃度N1 及び幅W 1 と延長ドレイン領域のドーピン
    グ濃度N2 及び幅W2 との間に、下記(数2)の関係が
    成り立ち、かつ、延長ドレインサイド領域のドーピング
    濃度N1 及び幅W1eと前記延長ドレイン領域のドーピン
    グ濃度N2 及び幅W2 との間に、下記(数3)の関係が
    成り立つ請求項3に記載の高電圧MOSトランジスタ。 【数2】 【数3】
  5. 【請求項5】 同一チップ上に組み込まれかつ互いに分
    離した反対導電形チャネルの相補形高電圧MOSトラン
    ジスタとの組合せにおいて一つの導電形を有する請求項
    1に記載の高電圧MOSトランジスタ。
  6. 【請求項6】 同一チップ上において低電圧MOSトラ
    ンジスタと組み合わされた請求項1に記載の高電圧MO
    Sトランジスタ。
  7. 【請求項7】 第一導電形の高抵抗半導体材料からなる
    基板の上にナイトライド膜及び第1のレジストを順次形
    成して、延長ドレインサイド領域を形成する部分の前記
    ナイトライド膜及び第1のレジストをエッチングした
    後、前記第1のレジストをマスクとして前記延長ドレイ
    ンサイド領域に第一導電形を形成する第1のイオン打ち
    込みを行う第1の工程と、 前記第1のレジストを除去した後、前記ナイトライド膜
    を残したまま第1の熱酸化を行って、前記延長ドレイン
    サイド領域の上に厚い酸化膜を形成し、前記ナイトライ
    ド膜を除去した後、レジストの開口部の端が延長ドレイ
    ン領域の外側で前記厚い酸化膜の上にくるように第2の
    レジストを形成し、前記厚い酸化膜及び前記第2のレジ
    ストをマスクとして前記延長ドレイン領域に第二導電形
    を形成する第2のイオン打ち込みを行う第2の工程と、 前記厚い酸化膜及び前記第2のレジストを除去した後、
    第2の熱酸化により酸化膜を形成する第3の工程と、 前記延長ドレイン領域と第1のソース領域を形成する部
    分との間の前記酸化膜の上にゲート電極を形成した後、
    全面に絶縁層を形成し、前記第1のソース領域側と前記
    延長ドレイン領域の中央部の前記酸化膜及び絶縁層にド
    ライエッチング又はウェットエッチングによってコンタ
    クトホールを形成した後、前記第1のソース領域側と前
    記延長ドレイン領域の中央部の前記コンタクトホールを
    通して第二導電形を形成する第3のイオン打ち込みを行
    うことにより前記第1のソース領域及びドレイン領域を
    形成し、前記第1のソース領域側の前記コンタクトホー
    ルを通して第一導電形を形成する第4のイオン打ち込み
    を行うことにより第2のソース領域を形成し、全面にア
    ルミを蒸着した後、エッチングして、ソース接点及びド
    レイン接点を形成する第4の工程とを備えた高電圧MO
    Sトランジスタの製造方法。
  8. 【請求項8】 第1のイオン打ち込みと第2のイオン打
    ち込みを、加速電圧200keV以上で行う請求項7に
    記載の高電圧MOSトランジスタの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6312996B1 (en) 1998-10-19 2001-11-06 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6312996B1 (en) 1998-10-19 2001-11-06 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same

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