JPH0590580A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 ＦＥＴの小型化に伴うゲート長短縮で生じ
る、短チャネル効果とホットキャリアによる素子特性劣
化とを従来より低減すること。 【構成】 シリコン基板３１にフィールド酸化膜３５を
設けてある。アクテイブ領域３３に、長手方向が当該Ｆ
ＥＴのチャネル長方向Ｘに対し概ね直角の溝であってそ
の長さが当該ＦＥＴのチャネル幅と概ね同一の溝３７を
チャネル長方向に沿って複数並置して設けてある。これ
ら複数の溝３７の内壁各々とアクティブ領域３３表面と
にゲート絶縁膜３９を設けてある。これら複数の溝３７
の内壁各々とゲート絶縁膜３９の所定部分上とにゲート
電極４１を設けてある。アクティブ領域３３の、複数の
溝３７が形成された部分及びゲート電極４１が形成され
た部分以外の部分にソース・ドレイン領域となる拡散層
４３を設けてある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電界効果トランジスタ
に関するものである。

【０００２】

【従来の技術】電界効果トランジスタは、それ単体とし
て、また、半導体集積回路を構成するうえの個別半導体
素子として、広く使用されている。

【０００３】このような電界効果トランジスタの最も一
般的なものは、例えば文献（「超高速ＭＯＳデバイス」
培風館 （昭和６１年）ｐｐ．６〜１２）に開示されて
いる構造のＭＯＳＦＥＴであった。以下、図１５を参照
して従来のＭＯＳＦＥＴの構造及び動作について説明す
る。ここで、図１５は従来のＭＯＳＦＥＴをそのチャネ
ル長方向に添って切って概略的に示した断面図である。

【０００４】このＭＯＳＦＥＴは、シリコン基板１１
と、この基板１１の所定部分に形成された素子分離用の
フィールド酸化膜１３と、このフィールド酸化膜１３に
よって囲まれているアクティブ領域１５と、このアクテ
ィブ領域１５の所定部分に形成されたゲート絶縁膜１７
と、このゲート絶縁膜１７上に形成されたゲート電極１
９と、このゲート電極１９両側のアクティブ領域部分に
夫々形成されたソース・ドレイン領域となる拡散層２１
とを具える構成とされている。そして、ゲート電極１
９、拡散層２１などを具えた基板１１上に中間絶縁膜２
３が設けられ、この中間絶縁膜２３の拡散層２１と対応
する部分に設けたコンタクトホール２５を介しこの拡散
層２１に例えばアルミ配線２７が接続されている。

【０００５】また、このＭＯＳＦＥＴでは、これがＮチ
ャネルのものである場合、一方の拡散層２１（ソース領
域とする拡散層）がグランドレベルの電位になるように
また、他方の拡散層２１（ドレイン領域とする拡散層）
がハイレベルの電位になるように電気的な接続をし、そ
して、ゲート電極１７の電位を閾値電圧Ｖ_th以上の電位
にすると、ゲート電極１７下の基板部分表面にチャネル
が形成されて電流がドレイン領域からソース領域に流れ
る。

【０００６】半導体集積回路の高集積化・小型化を図る
ためには電界効果トランジスタの小型化が非常に重要と
なっている。

【０００７】

【発明が解決しようとする課題】しかしながら、電界効
果トランジスタを小型化する場合比例縮小則の原則より
ゲート長も短くされるのでゲート長方向の電界が強くな
り、この結果、いわゆるホットキャリアによる素子特性
劣化が起こるという問題点があった。

【０００８】また、ゲート長を短くすると、電界効果ト
ランジスタの駆動能力は増大するが、ゲート電極の電位
が閾値以下の電位においてリーク電流が増大してしま
う、いわゆる短チャネル効果が生じるという問題点があ
った。

【０００９】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は小型化に伴う上述の
問題点が従来より生じにくい電界効果トランジスタを提
供することにある。

【００１０】

【課題を解決するための手段】この目的の達成を図るた
め、この発明の電界効果トランジスタによれば、半導体
基板に、トランジスタのアクティブ領域に相当する基板
部分を露出する窓を有する第１の絶縁膜を、設けてあ
り、前述のアクテイブ領域に相当する基板部分に、長手
方向が当該電界効果トランジスタのチャネル長方向に対
し概ね直角の溝であってその長さが当該電界効果トラン
ジスタのチャネル幅と概ね同一の溝を、前述のチャネル
長方向に沿って複数並置して設けてあり、該複数の溝の
内壁各々と前述のアクティブ領域に相当する基板部分表
面とに第２の絶縁膜を設けてあり、前述の複数の溝の内
壁各々と該第２の絶縁膜の所定部分上とにゲート電極を
設けてあり、前述のアクティブ領域に相当する基板部分
の、前述の複数の溝が形成された部分及びゲート電極が
形成された部分以外の部分にソース・ドレイン領域とな
る拡散層を設けてあることを特徴とする。

【００１１】ここで、溝の長さ方向がチャネル長方向に
対し概ね直角とは真に直角の場合も勿論含む。また、溝
の長さがチャネル幅と概ね同一とは真に同一の場合も勿
論含む。

【００１２】なおこの発明の実施に当たり、前述の複数
の溝のうちドレイン領域用拡散層に最も近い位置に設け
た溝の深さを他の溝の深さより深くするのが好適であ
る。

【００１３】さらにこの発明の実施に当たり、半導体基
板の不純物濃度を基板表面から溝の底までの間において
違えておくのが好適である。

【００１４】さらにこの発明の実施に当たり、前述の溝
の内壁に設けた第２の絶縁膜の溝底から基板表面までの
全部又は一部の膜厚を基板表面に設けた第２の絶縁膜の
厚さと違えておくのが好適である。

【００１５】

【作用】この発明の構成によれば、ゲート電極の電位
（以下、ゲート電位ということもある。）がＦＥＴの閾
値以下の場合に生じるリーク電流は溝に沿って流れるた
め（図４（Ａ）参照）、従来の平面的なＦＥＴであって
同一なゲート長を有するＦＥＴ（例えば図１５のもの。
以下、「従来のＦＥＴ」という。）に比べその値は小さ
くなる。また、ゲート電位が閾値以上でかつ比較的低い
場合ドレイン電流は溝に沿って流れるので実効ゲート長
は従来のＦＥＴに比べて長くなる。このため従来のＦＥ
Ｔに比べ短チャネル効果が起こりにくい。また、ゲート
電位が閾値以上でかつ比較的高くなると、溝間の基板部
分が空乏化しチャネルは溝間の基板部分をパスするよう
に形成される（図４（Ｂ）参照）ため、駆動能力は従来
のＦＥＴとほぼ同一になる。

【００１６】また、複数の溝のうちのドレイン領域用拡
散層に最も近い位置に設けた溝の深さを他の溝の深さよ
り深くする構成とした場合、ドレイン近傍でのチャネル
は従来のＦＥＴよりゲート酸化膜から離れた位置に形成
される。したがって素子の微細化などでゲート長が短く
なりソース−ドレイン間の電界が上昇することでドレイ
ン近傍で高いエネルギーを持った電子（ホットキャリ
ア）は、ゲート酸化膜中に従来より入り込みにくくなる
（捕獲されにくくなる）。

【００１７】また、半導体基板の不純物濃度を、該基板
表面から溝の底までの間において違える構成とした場合
は、例えばＰ型基板（Ｐウエルも含む）に形成された表
面チャネル型動作のＮチャネルＭＯＳＦＥＴの例で考え
ると以下のような作用が得られる。

【００１８】この場合基板の不純物濃度が高くなると閾
値電圧が上昇する。このため、基板表面部分より溝底側
の基板部分の方が不純物濃度が高い（即ち溝底部分の方
が閾値が高い）場合でゲート電位が溝底部分の閾値以下
の場合（ＦＥＴはオフ状態）には、溝に沿ってリーク電
流が流れるため従来のＦＥＴに比べリーク電流が少なく
なる。またこの構成においてゲート電位が溝底部分の閾
値以上（ＦＥＴのオン状態）になった場合には、既に溝
間の基板部分では閾値以上であるのでチャネルが形成さ
れているため、従来のＦＥＴに比べ、スイッチング速度
が早くなる。またさらにゲート電位が上昇した場合には
溝間の基板部分が空乏化しチャネルは溝間の基板部分を
パスするように形成されるため、駆動能力は従来のＦＥ
Ｔとほぼ同一になる。

【００１９】一方、基板表面部分より溝底側の基板部分
の方が不純物濃度が低い場合でも、溝の寸法や溝間隔、
基板の不純物濃度を調整することで、ゲート電位が基板
表面部分の閾値以下の場合（オフ状態）には溝に沿って
リーク電流が流れると考えられるため、従来のＦＥＴに
比べリーク電流が少なくなる。また、この場合も、ゲー
ト電位が基板表面部分の閾値以上（オン状態）になった
場合には、既に溝底側の基板部分では閾値以上であるの
でチャネルが形成されているため、従来のＦＥＴに比
べ、スイッチング速度が早くなる。またさらにゲート電
位が上昇した場合には溝間の基板部分が空乏化しチャネ
ルは溝間の基板部分をパスするように形成されるため、
駆動能力は従来のＦＥＴとほぼ同一になる。

【００２０】また、ＦＥＴでは一般にゲート絶縁膜が厚
くなると閾値電圧が上昇するので、溝の内壁に設けた第
２の絶縁膜の溝底から基板表面までの全部又は一部の膜
厚を基板表面に設けた第２の絶縁膜の厚さと違える構成
とした場合、上記不純物濃度を違える場合と同様な作用
が得られる。即ち、溝内の方が基板表面より絶縁膜膜厚
が厚い場合には、基板表面部分より溝底側の基板部分の
方が不純物濃度が高い場合と同様な作用が得られ、その
逆の場合は基板表面部分より溝底側の基板部分の方が不
純物濃度が低い場合と同様な作用が得られる。

【００２１】このように、上記不純物濃度を違える構成
及び第２の絶縁膜の膜厚を一部違える構成では、そうし
ない場合に比べ、スイッチング時間の短縮化が図れ、不
純物の違え方或いは絶縁膜の膜厚の違え方によってチャ
ネル経路を変化させ得るゲート電位を制御できるという
作用が得られる。

【００２２】

【実施例】以下、図面を参照してこの発明の電界効果ト
ランジスタ（以下、「ＦＥＴ」と略称することもあ
る。）の各実施例について説明する。しかしながら、以
下の説明に用いる各図はこの発明を理解できる程度に各
構成成分の寸法、形状及び配置関係を概略的に示してあ
る。また、説明に用いる各図において、同様な構成成分
については同一の符号を付して示してあり重複する説明
は省略している。

【００２３】１．第１実施例 １−１．構造説明 図１はこの発明の第１実施例のＦＥＴの構造を説明する
ための図であり、このＦＥＴをそのチャネル長方向に沿
って切って示した断面図である（以下の各実施例の構造
説明図において同様。）。

【００２４】この第１実施例のＦＥＴでは、半導体基板
としての例えばシリコン基板３１に、トランジスタのア
クティブ領域に相当する基板部分３３を露出する窓３５
ａを有する第１の絶縁膜３５を、設けてある。この第１
の絶縁膜３５は素子分離のためのフィールド酸化膜にな
る。

【００２５】さらにこの第１実施例のＦＥＴでは、アク
テイブ領域に相当する基板部分３３に、長手方向が当該
電界効果トランジスタのチャネル長方向（この場合図１
にＸを付した方向）に対し概ね直角の溝であってその長
さが当該電界効果トランジスタのチャネル幅と概ね同一
で然も断面形状が矩形の溝３７を、チャネル長方向に沿
って複数（図示例では３個）並置して設けてある。な
お、溝の幅Ｗ、深さＤ及びピッチＰ（それぞれ図１参
照。）、溝の個数は設計に応じた寸法、個数にできる。
また、各溝３７の間隔は設計によっては等間隔でなくと
も良い。

【００２６】さらに、これら複数の溝３７の内壁各々と
アクティブ領域に相当する基板部分３３表面とに第２の
絶縁膜としてのゲート絶縁膜３９を設けてある。

【００２７】さらに、これら複数の溝３７の内壁各々と
該第２の絶縁膜３９の所定部分上とにゲート電極４１を
設けてあり、さらに、前述のアクティブ領域に相当する
基板部分３３の、前記複数の溝３７が形成された部分及
びゲート電極４１が形成された部分以外の部分にソース
・ドレイン領域となる拡散層４３を設けてある。

【００２８】そして、ゲート電極４１、拡散層４３形成
済みの試料上に中間絶縁膜４５を設けてあり、この中間
絶縁膜４５の拡散層４３に対応する所定部分にはコンタ
クトホール４７を設けてあり、このコンタクトホール４
７を介し配線４９（例えばアルミ配線）を拡散層４３に
接続してある。

【００２９】１−２．製造方法の説明 図１を用いて説明した第１実施例のＦＥＴは、例えば以
下に説明するような方法により製造することができる。
図２（Ａ）〜（Ｃ）及び図３（Ａ）〜（Ｃ）はその説明
に供する製造工程図である。いずれの図も図１に対応す
る位置での断面図で示してある（以下の製造工程図にお
いて同様。）。

【００３０】先ず、シリコン基板３１に、例えば公知の
ＬＯＣＯＳ（Local oxidation of silicon）法を用い、
トランジスタのアクティブ領域に相当する基板部分３３
を露出する窓３５ａを有する第１の絶縁膜３５を、形成
する（図２（Ａ））。

【００３１】次に、溝３７を形成するためにアクティブ
領域に相当する基板部分３３にこの基板部分３３の溝３
７形成予定領域を選択的に露出するレジストパターン５
１を形成する（図２（Ｂ））。

【００３２】次に、レジストパターン５１形成済みの試
料に対し、例えばＲＩＥ（反応性イオンエッチング）法
により異方性のエッチングを行ない溝３７を形成する
（図２Ｃ））。

【００３３】次に、例えば熱酸化法により各溝３７内
と、アクティブ領域に相当する基板部分３３表面上とに
第２の絶縁膜３９をそれぞれ形成する（図３（Ａ））。

【００３４】次に、第２の絶縁膜３９形成済みの試料全
面上に例えばポリシリコン等のようなゲート電極材を形
成後これを公知のホトリソグラフィ技術及びエッチング
技術によって加工して、複数の溝３７の内壁各々と該第
２の絶縁膜３９の所定部分上とにゲート電極４１を形成
する（図３（Ｂ））。

【００３５】次に、ゲート電極４１及び第１の絶縁膜３
５をイオン注入時のマスクとして用いてソース・ドレイ
ン用の拡散層４３をセルフアライン的に形成する（図３
（Ｃ）。

【００３６】その後、図示せずも、公知の方法により、
中間絶縁膜４５の形成、コンタクトホール４７の形成及
び配線４９の形成をそれぞれ行なって、図１に示した第
１実施例のＦＥＴが得られる。

【００３７】１−３．動作説明 この第１実施例のＦＥＴは以下に説明するように動作す
る。図４（Ａ）及び（Ｂ）はその説明に供する図であ
る。

【００３８】この第１実施例のＦＥＴでは、（ａ）．ゲ
ート電極４１の電位がこの第１実施例のＦＥＴの閾値以
下の場合、リーク電流は図４（Ａ）に６１で示すように
ソース領域である一方の拡散層４３からドレイン領域で
ある他方の拡散層４３に向かって第２の絶縁膜３９（ゲ
ート絶縁膜）に沿って（溝３７に接する基板部分に沿っ
て）流れる。また、（ｂ）．ゲート電位が閾値以上でか
つ比較的低い場合ドレイン電流は溝３７に接する基板部
分に沿って流れるので実効ゲート長は従来のＦＥＴに比
べて長くなる。また、（ｃ）．ゲート電位が閾値以上で
かつ比較的高くなると、溝３７間の基板部分（以下、
「基板の凸部分」と称することもある。）が空乏化する
ため、ドレイン電流は図４（Ｂ）に６３で示すように基
板の凸部分をパスする形で基板３１の溝３７の底部分を
沿うように流れる。このため、従来とほぼ同様な駆動能
力が得られる。

【００３９】１−４．第１実施例の他の例 図１を用いて説明した第１実施例のＦＥＴでは、溝３７
をその断面形状が矩形のものとしていた。しかし、溝の
断面形状はこれに限られず、ＦＥＴの設計に応じた任意
好適な形状とできる。ここでは、断面形状が山形（この
場合三角波形）の溝３７を具えたＦＥＴについて説明す
る。図５（Ａ）及び図６（Ａ）は、このＦＥＴの構造及
び動作説明に供する図である。

【００４０】断面形状が山形の溝３７を具えた実施例の
ＦＥＴにおいても、図１を用いて説明した実施例のＦＥ
Ｔ同様に、ゲート電極４１の電位がＦＥＴの閾値以下の
場合、リーク電流は図５（Ａ）に６５で示すように基板
３１の溝３７に沿う部分を流れ、また、ゲート電極４１
の電位がＦＥＴの閾値以上でかつ比較的低い場合もドレ
イン電流は図５（Ａ）に６５で示した経路で流れ、ま
た、ゲート電極４１の電位がＦＥＴの閾値以上でかつ比
較的高い場合は基板の凸部分が空乏化するため、ドレイ
ン電流は図５（Ｂ）に６７で示すように基板の凸部分を
パスする形で基板３１の溝３７の底部分に沿って流れ
る。

【００４１】なお、断面形状が山形の溝３７を具えたこ
のＦＥＴの製造に当たっては、断面形状が矩形の溝を具
えた図１に示したＦＥＴの製造プロセスの図２（Ｃ）を
用いて説明した工程でのＲＩＥのガス圧やＲＦパワーを
制御することにより、断面形状が山形の溝３７を形成で
きる。溝形成工程以外の工程は断面形状が矩形の溝を具
えた図１に示したＦＥＴの製造工程と同様な工程で良
い。

【００４２】２．第２実施例 第２実施例として複数の溝のうちの一部の溝の深さを違
えた例を説明する。図６（Ａ）及び（Ｂ）はその一例と
して３つの溝３７のうちの中央の溝の深さが他の溝の深
さより深くしてある場合のＦＥＴの構造及び動作の説明
図である。また、図７（Ａ）及び（Ｂ）は他の例として
３つの溝３７のうちのドレイン領域に最も近い位置の溝
の深さが他の溝の深さより深くしてある場合のＦＥＴの
構造及び動作の説明図である。

【００４３】図６のもの図７のもの何れの場合も、第１
実施例のＦＥＴと同様に、ゲート電極４１の電位がＦＥ
Ｔの閾値以下の場合、リーク電流は図６（Ａ）或いは図
７（Ａ）に６５で示すような経路で流れ、また、ゲート
電極４１の電位がＦＥＴの閾値以上でかつ比較的低い場
合も図６（Ａ）或いは図７（Ａ）に６５で示すような経
路で流れ、また、ゲート電極４１の電位がＦＥＴの閾値
以上でかつ比較的高い場合、基板の凸部分が空乏化する
ため、チャネルは図６（Ｂ）或いは図７（Ｂ）に６７で
示すように基板の凸部分をパスする形で基板３１の溝３
７の底部分を沿うように形成される。したがって、ゲー
ト電位の大小により、基板でのチャネルの形成位置が変
わり電流経路の長さを変えることができる。さらに、両
者何れの場合も、第１実施例のものに比べ１つの溝の深
さを深くしてある分チャネルの経路を長くできる。この
ため、ゲート電位が低い場合高い場合何れの場合も第１
実施例或いは第２実施例のものに比べ短チャネル効果の
低減が図れると考えられる。また特に、図７を用いて説
明したＦＥＴでは、ドレイン領域近傍でのチャネルは基
板の深い部分に形成されるため、そうしない場合より、
ホットキャリが絶縁膜に取り込まれにくくなり、また駆
動能力が増加する。

【００４４】この第２実施例のＦＥＴの製造方法の一例
について図６を用いて説明したＦＥＴを製造する例によ
り説明する。図８（Ａ）〜（Ｃ）及び図９（Ａ）及び
（Ｂ）はその説明に供する要部工程図である。

【００４５】先ず、シリコン基板３１に第１実施例と同
様のＬＯＣＯＳ法により第１の絶縁膜３５を形成する
（図８（Ａ））。

【００４６】次に、第１の絶縁膜３５形成済みのシリコ
ン基板３１全面に好適な成膜方法によりシリコン窒化膜
７１を形成し、次いでこのシリコン窒化膜７１の、３つ
の溝のうちの中央の溝を形成する予定領域を露出するレ
ジストパターン７３を公知のホトリソグラフィ技術によ
り形成する（図８（Ｂ））。

【００４７】次に、レジストパターン７３形成済みの試
料に対し、例えばＲＩＥ（反応性イオンエッチング）法
により異方性のエッチングを行ない３つの溝のうちの中
央の溝３７ａを形成する（図８（Ｃ））。

【００４８】次に、シリコン窒化膜７１の、３つの溝の
うちの右側及び左側の溝の形成予定領域を露出するレジ
ストパターン７５を公知のホトリソグラフィ技術により
形成する（図９（Ａ））。

【００４９】次に、レジストパターン７５形成済みの試
料に対し、例えばＲＩＥ（反応性イオンエッチング）法
により異方性のエッチングを行ない３つの溝のうちの両
端の溝３７ｂ及び３７ｃを形成する（図９（Ｂ））。こ
の際のエッチング時間は中央の溝３７ａ形成時の時間よ
り短くする。

【００５０】その後は、図３（Ａ）〜（Ｃ）を用いて説
明した方法と同様な方法で第２の絶縁膜３９の形成、ゲ
ート電極４１の形成、拡散層４３の形成などを行なえば
良い。

【００５１】なお、先に深さが浅い溝を形成しその後深
さが深い溝を形成する様にしても勿論良い。

【００５２】また、この第３実施例では３つの溝のうち
の１つの溝が深い例を示しているが溝の深さの違え方は
この例に限られずＦＥＴの設計に応じた任意好適な違え
方にして良い。

【００５３】３．第３実施例 第３実施例として、第１実施例の構成においてシリコン
基板３１の不純物濃度を、該基板３１表面から前記溝３
７の底までの間において違えてあるＦＥＴの例を説明す
る。図１０（Ａ）及び（Ｂ）はこの第３実施例のＦＥＴ
の構造及び動作説明に供する図である。

【００５４】図１０（Ａ）及び（Ｂ）に示したＦＥＴで
は、シリコン基板３１の不純物濃度を、溝３７の深さ方
向の中央部分をめどに基板表面側部分３１ａより溝底側
部分３１ｂの方が濃くなるように設定してある。ただ
し、実際の不純物濃度プロファイルは図示の様にはっき
り境界８１（図１０参照）がでるものではないことは理
解されたい。

【００５５】この第３実施例のＦＥＴを、Ｐ型シリコン
基板（Ｐウエルも含む）に形成された表面チャネル型動
作するＮチャネルＭＯＳＦＥＴと考えると、基板不純物
濃度が高い部分では低い部分に比べＦＥＴの閾値電圧が
高くなることから、この第３実施例のＦＥＴでは、基板
の溝底部側部分３１ｂの方が基板表面側部分３１ａより
閾値電圧は高くなる。このため、ゲート電位が溝底部側
部分３１ｂでの閾値以下の場合にはリーク電流は図１０
（Ａ）に６５で示すように溝に沿う基板部分を流れるの
で従来のＦＥＴより電流経路が長くなりその分経路の抵
抗が増すのでリーク電流が従来より少なくなる。また、
ゲート電位が溝底部側部分３１ｂでの閾値以上でかつ比
較的低い場合には、この電位になるまでにすでに溝表面
側部分３１ａの電位は閾値以上になっているのでこの部
分には反転層は形成されている。このため、ここでは溝
底部側部分に反転層が新たに形成されるだけでドレイン
電流が流れる。したがってトランジスタのスイッチング
時間が短くなる。なお、この場合の電流経路は図１０
（Ａ）に示すように溝に沿う経路である。また、ゲート
電位が溝底部側部分３１ｂでの閾値以上でかつ比較的高
い場合には、溝間の基板部分（基板の凸部分）が空乏化
するため、ドレイン電流は図１０（Ｂ）に６７で示すよ
うに基板の凸部分をパスする形で基板３１の溝３７の底
部分に沿って流れる。このため、従来とほぼ同様な駆動
能力が得られる。

【００５６】なお、図１０に示した例では溝の深さ方向
のほぼ中央で不純物濃度を違えていたが、不純物濃度を
違える位置はこの位置に限られずＦＥＴの設計に応じた
位置にできることは明らかである。また、基板表面側、
溝底部側の各不純物濃度の違え方を上記実施例の逆とし
ても、閾値の大小関係が実施例の場合と逆にはなるが、
同様な効果を得ることができる。なお、不純物濃度を違
える位置は基板表面になるべく近い方が好適である。

【００５７】この第３実施例のＦＥＴの製造方法の一例
について図１１（Ａ）〜（Ｃ）及び図１２（Ａ）〜
（Ｃ）を主に参照して説明する。なお、ここではｐ型シ
リコン基板にＮチャネルＭＯＳＦＥＴを形成する例を説
明する。

【００５８】先ず、ｐ型シリコン基板３１に第１実施例
と同様のＬＯＣＯＳ法により第１の絶縁膜３５を形成す
る（図１１（Ａ））。

【００５９】次に、この第１の絶縁膜３５をマスクと
し、アクティブ領域３３にＦＥＴの閾値電圧制御用の不
純物イオン（例えばボロンＢ⁺ 等）８３を注入すること
で深い第１の拡散層３１ｂを形成する（図１１
（Ｂ））。

【００６０】次に、第１の拡散層３１ｂを形成する際の
イオン注入条件より弱い条件でアクティブ領域３３に不
純物イオン８３を再び注入し浅い第２の拡散層３１ａを
形成する（図１１（Ｃ））。その後、この試料を熱処理
し第１の拡散層３１ｂ及び第２の拡散層３１ａをそれぞ
れ活性化させる。

【００６１】次に、第１及び第２拡散層３１ａ，３１ｂ
形成済みのアクティブ領域３３上にこれの溝形成予定領
域を露出するレジストパターン５１を公知のフォトリソ
グラフィ技術により形成する（図１２（Ａ））。

【００６２】次に、レジストパターン５１形成済みの試
料に対し、例えばＲＩＥ（反応性イオンエッチング）法
により異方性のエッチングを行ない溝３７を形成する
（図１２（Ｂ））。

【００６３】その後は、図３（Ａ）〜（Ｃ）を用いて説
明した方法と同様な方法で第２の絶縁膜３９の形成、ゲ
ート電極４１の形成、拡散層４３の形成などを行なえば
良い。なお、拡散層４１を形成するための不純物として
はリン（Ｐ）や砒素（Ａｓ）を用いれば良い。

【００６４】４．第４実施例 第４実施例として、第１実施例の構成において前記溝３
７の内壁に設けた第２の絶縁膜（ゲート絶縁膜３９）の
溝底から基板表面までの全部又は一部の膜厚を、基板表
面に設けた第２の絶縁膜の厚さと違えてあるＦＥＴの例
を説明する。図１３（Ａ）及び（Ｂ）はこの第４実施例
のＦＥＴの構造及び動作説明に供する図である。

【００６５】図１３（Ａ）及び（Ｂ）に示したＦＥＴで
は、第２の絶縁膜３９の、溝３７内の部分３９ａの膜厚
の方が、基板表面の部分の膜厚より薄くしてある。この
膜厚の違え方の程度はＦＥＴの設計に応じ決定すれば良
い。

【００６６】ゲート絶縁膜が薄いＦＥＴの閾値電圧はゲ
ート絶縁膜が厚い場合のそれより低くなることから、こ
の第４実施例のＦＥＴでは、基板の溝底部側部分の方が
基板表面側部分より閾値電圧は低くなる。

【００６７】このため、この第４実施例のＦＥＴでは、
ゲート電位が基板側部分での閾値以下の場合にはリーク
電流は図１３（Ａ）に６５で示すように溝に沿う基板部
分を流れるので従来のＦＥＴより電流経路が長くなりそ
の分経路の抵抗が増すのでリーク電流が従来より少なく
なる。また、ゲート電位が基板表面側部分での閾値以上
でかつ比較的低い場合には、すでに溝底部側部分の電位
は閾値以上になっているのでこの部分には反転層は形成
されている。このため、ここでは基板表面部分に反転層
が新たに形成されるだけでドレイン電流が流れる。ま
た、ゲート電位が基板表面側部分での閾値以上でかつ比
較的高い場合には、溝間の基板部分（基板の凸部分）が
空乏化するため、ドレイン電流は図１３（Ｂ）に６７で
示すように基板の凸部分をパスする形で基板３１の溝３
７の底部分に沿って流れる。

【００６８】なお、図１３に示した例では溝内と基板表
面とで第２の絶縁膜の膜厚を違えていたが、溝３７の深
さ方向の途中から膜厚を変えても勿論良い。また、溝３
７内の部分３９ａの膜厚を基板表面の部分の膜厚より厚
くした場合も、閾値の大小関係は実施例と逆にはなる
が、上述と同様な効果が得られる。

【００６９】この第４実施例のＦＥＴの製造方法の一例
について図２（Ａ）〜（Ｃ）及び図１４（Ａ）〜（Ｃ）
を主に参照して説明する。

【００７０】先ず、第１実施例と同様に、シリコン基板
３１にＬＯＣＯＳ法を用い第１の絶縁膜３５を形成し
（図２（Ａ））、次に、アクティブ領域に相当する基板
部分３３にこれの溝３７形成予定領域を選択的に露出す
るレジストパターン５１を形成し（図２（Ｂ））、その
後、ＲＩＥ（反応性イオンエッチング）法により異方性
のエッチングを行ない溝３７を形成する（図２
（Ｃ））。

【００７１】次に、例えば熱酸化法により各溝３７内
と、アクティブ領域に相当する基板部分３３表面上とに
第２の絶縁膜のうちの薄い絶縁膜３９ａを形成する（図
１４（Ａ））。

【００７２】次に、溝３７内に例えばシリコン窒化膜等
の耐酸化性の材料９１を埋め込む（図１４（Ｂ））。耐
酸化性材料９１の溝３７への埋め込みは、例えば、溝３
７形成済みの試料全面にシリコン窒化膜を溝３７を埋め
込むに充分な厚さで堆積させ、このシリコン窒化膜上に
レジスト等表面の平坦化が可能な材料を堆積させ、その
後、レジストのエッチング速度とシリコン窒化膜のエッ
チング速度とが等しくなるようなエッチング条件で両者
を基板３１表面の第２の絶縁膜表面が露出するまでエッ
チングすること（エッチバック法）により、行なえる。

【００７３】次に、例えば熱酸化法により基板表面の第
２の絶縁膜部分にさらに絶縁膜を形成する。溝内の第２
の絶縁膜部分３９ａはシリコン窒化膜９１で保護されて
いるのでこの熱酸化工程においてもその膜厚は薄いまま
であり、基板表面のみに溝内のものより厚い膜厚の絶縁
膜３９ｂが形成できる（図１４（Ｃ））。

【００７４】次いで、シリコン窒化膜を例えば熱リン酸
等の好適なエッチング液により選択的に除去する。その
後は、図３（Ｂ）及び（Ｃ）を用いて説明した方法と同
様な方法でゲート電極４１の形成、拡散層４３の形成な
どを行なえば良い。

【００７５】

【発明の効果】上述した説明からも明らかなように、こ
の発明によれば、従来のＦＥＴに比べ、駆動能力はほぼ
同一でありながら、リーク電流が少なく短チャネル効果
（ホットキャリアによる素子特性劣化も含む）が発生し
にくいＦＥＴが得られる。

【００７６】また、複数の溝のうちのドレイン領域用拡
散層に最も近い位置に設けた溝の深さを他の溝の深さよ
り深くする構成とした場合、ドレイン領域近傍でのチャ
ネルは基板の深い部分に形成されるため、ホットキャリ
アによる素子特性劣化をより防止でき駆動能力がより増
加する。

【００７７】また、半導体基板の不純物濃度を、該基板
表面から溝の底までの間において違える構成とした場
合、若しくは、溝の内壁に設けた第２の絶縁膜の溝底か
ら基板表面までの全部又は一部の膜厚を基板表面に設け
た第２の絶縁膜の厚さと違える構成とした場合では、溝
のみを設けた構成（図１の構成）に比べスイッチング速
度の改善が図れ、また、チャネル経路を切り換えるゲー
ト電位を不純物濃度の違え方や絶縁膜膜厚の違え方によ
って制御できる。

【図面の簡単な説明】

【図１】第１実施例のＦＥＴを概略的に示した断面図で
ある。

【図２】（Ａ）〜（Ｃ）は第１実施例のＦＥＴの製造方
法例を示す工程図である。

【図３】（Ａ）〜（Ｃ）は第１実施例のＦＥＴの製造方
法例を示す図２に続く工程図である。

【図４】（Ａ）及び（Ｂ）は第１実施例のＦＥＴの動作
説明に供する図である。

【図５】（Ａ）及び（Ｂ）は第１実施例のＦＥＴの他の
例及びその動作説明に供する図である。

【図６】（Ａ）及び（Ｂ）は第２実施例のＦＥＴの一例
とその動作説明に供する図である。

【図７】（Ａ）及び（Ｂ）は第２実施例のＦＥＴの他の
例とその動作説明に供する図である。

【図８】（Ａ）〜（Ｃ）は第２実施例のＦＥＴの製造方
法例を示す要部工程図である。

【図９】（Ａ）及び（Ｂ）は第２実施例のＦＥＴの製造
方法例を示す図８に続く要部工程図である。

【図１０】（Ａ）及び（Ｂ）は第３実施例のＦＥＴの構
造及び動作説明に供する図である。

【図１１】（Ａ）〜（Ｃ）は第３実施例のＦＥＴの製造
方法例を示す要部工程図である。

【図１２】（Ａ）及び（Ｂ）は第３実施例のＦＥＴの製
造方法例を示す図１１に続く要部工程図である。

【図１３】（Ａ）及び（Ｂ）は第４実施例のＦＥＴの構
造及び動作説明に供する図である。

【図１４】（Ａ）〜（Ｃ）は第４実施例のＦＥＴの製造
方法例を示す要部工程図である。

【図１５】従来の電界効果トランジスタの説明に供する
断面図である。

【符号の説明】

３１：半導体基板 ３１ａ：基板表面側部分（３１ｂより不純物濃度が低い
第２の拡散層） ３１ａ：基板の溝底部側部分（３１ａより不純物濃度が
高い第１の拡散層） ３３：アクティブ領域 ３５：第１の絶縁膜（フィールド酸化膜） ３５ａ：アクティブ領域を露出する窓 ３７：溝 ３７ａ：中央部の溝（深さが他の溝より深い溝） ３７ｂ，３７ｃ：両端の溝 ３９：第２の絶縁膜（ゲート絶縁膜） ３９ａ：第２の絶縁膜の薄い部分 ３９ｂ：第２の絶縁膜の厚い部分 ４１：ゲート電極 ４３：拡散層（ソース・ドレイン領域用） ４５：中間絶縁膜 ４９：配線 ５１：レジストパターン ７１：シリコン窒化膜 ７３：レジストパターン ８１：境界 ８３：不純物イオン ９１：耐酸化性材料（例えばシリコン窒化膜）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板に、トランジスタのアクティ
   ブ領域に相当する基板部分を露出する窓を有する第１の
   絶縁膜を、設けてあり、 前記アクテイブ領域に相当する基板部分に、長手方向が
   当該電界効果トランジスタのチャネル長方向に対し概ね
   直角の溝であってその長さが当該電界効果トランジスタ
   のチャネル幅と概ね同一の溝を、前記チャネル長方向に
   沿って複数並置して設けてあり、 該複数の溝の内壁各々と前記アクティブ領域に相当する
   基板部分表面とに第２の絶縁膜を設けてあり、 前記複数の溝の内壁各々と該第２の絶縁膜の所定部分上
   とにゲート電極を設けてあり、 前記アクティブ領域に相当する基板部分の、前記複数の
   溝が形成された部分及びゲート電極が形成された部分以
   外の部分にソース・ドレイン領域となる拡散層を設けて
   あることを特徴とする電界効果トランジスタ。
2. 【請求項２】 請求項１に記載の電界効果トランジスタ
   において、 前記複数の溝のうちのドレイン領域用拡散層に最も近い
   位置の溝の深さを、他の溝の深さより深くしてあること
   を特徴とする電界効果トランジスタ。
3. 【請求項３】 請求項１又は２に記載の電界効果トラン
   ジスタにおいて、 前記半導体基板の不純物濃度を、該基板表面から前記溝
   の底までの間において違えてあることを特徴とする電界
   効果トランジスタ。
4. 【請求項４】 請求項１〜３のいずれか１項に記載の電
   界効果トランジスタにおいて、 前記溝の内壁に設けた第２の絶縁膜の溝底から基板表面
   までの全部又は一部の膜厚を、基板表面に設けた第２の
   絶縁膜の厚さと違えてあることを特徴とする電界効果ト
   ランジスタ。