JP2000058803A - Ｓｏｉウエハの安価な製造方法 - Google Patents
Ｓｏｉウエハの安価な製造方法Info
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Abstract
(57)【要約】
本発明の方法は、選択的異方性エッチングを行って複数
のトレンチ１６−それらは基板２中に前記基板の主面３
から所定の深さまで延び且つそれらの間に前記基板２の
複数の部分８’が規定される−を形成する工程、前記主
面から所定の距離を隔てて開始する選択的等方性エッチ
ングを行って前記複数のトレンチを広げ、したがって隣
接するトレンチ１６間で前記基板の複数の部分１８’の
厚さを減少させる工程、実質的に前記所定の距離を隔て
て開始する選択酸化を行って、厚さを減少させられた前
記基板の複数の部分１８’を二酸化珪素へと転化し且つ
前記複数のトレンチ１６を二酸化珪素で満たす工程、及
び前記基板２の前記主面３上にシリコン層２３をエピタ
キシャル成長させる工程を具備する。本発明の方法は、
トレンチとピラーとの間の寸法比の選択においてより大
きな自由を許容し、達成させられるべきエピタキシャル
層の必要な結晶学的品質を可能にし、連続的な埋め込み
酸化物層を確実にする。
のトレンチ１６−それらは基板２中に前記基板の主面３
から所定の深さまで延び且つそれらの間に前記基板２の
複数の部分８’が規定される−を形成する工程、前記主
面から所定の距離を隔てて開始する選択的等方性エッチ
ングを行って前記複数のトレンチを広げ、したがって隣
接するトレンチ１６間で前記基板の複数の部分１８’の
厚さを減少させる工程、実質的に前記所定の距離を隔て
て開始する選択酸化を行って、厚さを減少させられた前
記基板の複数の部分１８’を二酸化珪素へと転化し且つ
前記複数のトレンチ１６を二酸化珪素で満たす工程、及
び前記基板２の前記主面３上にシリコン層２３をエピタ
キシャル成長させる工程を具備する。本発明の方法は、
トレンチとピラーとの間の寸法比の選択においてより大
きな自由を許容し、達成させられるべきエピタキシャル
層の必要な結晶学的品質を可能にし、連続的な埋め込み
酸化物層を確実にする。
Description
【０００１】
【発明の属する技術分野】本発明は、単結晶シリコン基
板からＳＯＩウエハを製造する方法に関する。
板からＳＯＩウエハを製造する方法に関する。
【０００２】
【従来の技術】公知のように、マイクロエレクトロニク
ス産業において、単結晶シリコンウエハは、電子デバイ
スの製造に最も広く使用される基板を構成している。近
年、シリコンウエハの代替物として、「ＳＯＩ」（ｓｉ
ｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエハと呼ば
れ、一方は他方よりも薄く、二酸化珪素層により分離さ
れた２つのシリコン層により構成された複合材料が提案
されている。
ス産業において、単結晶シリコンウエハは、電子デバイ
スの製造に最も広く使用される基板を構成している。近
年、シリコンウエハの代替物として、「ＳＯＩ」（ｓｉ
ｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエハと呼ば
れ、一方は他方よりも薄く、二酸化珪素層により分離さ
れた２つのシリコン層により構成された複合材料が提案
されている。
【０００３】ＳＯＩウエハの製造方法は、ＳＧＳ−ＴＨ
ＯＭＳＯＮ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ社の名
で’９８年１月１３日に出願された欧州特許出願番号９
８８３０００７．５の主題である。同様の方法が、図１
〜図８を参照しながら以下に記載される。
ＯＭＳＯＮ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ社の名
で’９８年１月１３日に出願された欧州特許出願番号９
８８３０００７．５の主題である。同様の方法が、図１
〜図８を参照しながら以下に記載される。
【０００４】まず第一に、２０乃至６０ｎｍの厚さの第
１の二酸化珪素層が、単結晶シリコンウエハ２により構
成される基板の一主面３上に成長させられ、次に、９０
乃至１５０ｎｍの厚さの第１の窒化珪素層、及びテトラ
エチルオルトシリケート（ＴＥＯＳ）の分解により生成
される１００乃至６００ｎｍの厚さの第２の二酸化珪素
がその上に堆積される。レジスト層及びマスキング操作
が、平面内に、例えば矩形領域のグリッドを規定するの
に使用される。次に、ＴＥＯＳ酸化物層の、第１の窒化
物層の、及び第１の酸化物層の非被覆部のドライエッチ
ングが実行され、その後、残留するレジストが除去され
て、図１に断面で示される構造を生成する。第１の酸化
物層の、第１の窒化物層の、及びＴＥＯＳ酸化物層のド
ライエッチング後に残留する部分は、それぞれ、４、５
及び６で示されており、ともに単結晶シリコン基板２の
一部８’を被覆する保護プラーク７を規定している。
１の二酸化珪素層が、単結晶シリコンウエハ２により構
成される基板の一主面３上に成長させられ、次に、９０
乃至１５０ｎｍの厚さの第１の窒化珪素層、及びテトラ
エチルオルトシリケート（ＴＥＯＳ）の分解により生成
される１００乃至６００ｎｍの厚さの第２の二酸化珪素
がその上に堆積される。レジスト層及びマスキング操作
が、平面内に、例えば矩形領域のグリッドを規定するの
に使用される。次に、ＴＥＯＳ酸化物層の、第１の窒化
物層の、及び第１の酸化物層の非被覆部のドライエッチ
ングが実行され、その後、残留するレジストが除去され
て、図１に断面で示される構造を生成する。第１の酸化
物層の、第１の窒化物層の、及びＴＥＯＳ酸化物層のド
ライエッチング後に残留する部分は、それぞれ、４、５
及び６で示されており、ともに単結晶シリコン基板２の
一部８’を被覆する保護プラーク７を規定している。
【０００５】保護プラーク７は、その次に行われるシリ
コン基板２の選択的異方性エッチングのためのマスク−
概して９で示される−を形成する。この処理は、初期ト
レンチ１０が形成されるように、マスク９により保護さ
れていない８”で示される基板２の一部をエッチングす
る（図２）。
コン基板２の選択的異方性エッチングのためのマスク−
概して９で示される−を形成する。この処理は、初期ト
レンチ１０が形成されるように、マスク９により保護さ
れていない８”で示される基板２の一部をエッチングす
る（図２）。
【０００６】図３に示すように、その後、その構造は酸
化工程に供され、それは、初期トレンチ１０の側壁及び
底面を覆う２０乃至６０ｎｍの厚さの第３の二酸化珪素
層１１の形成へと導く。その後、９０乃至１５０ｎｍの
厚さの第２の窒化珪素層１２が堆積される。
化工程に供され、それは、初期トレンチ１０の側壁及び
底面を覆う２０乃至６０ｎｍの厚さの第３の二酸化珪素
層１１の形成へと導く。その後、９０乃至１５０ｎｍの
厚さの第２の窒化珪素層１２が堆積される。
【０００７】引き続き、マスキングなしの異方性ドライ
エッチングが行なわれ、その間に、第２の窒化珪素層１
２の水平部分が除去される。ドライエッチングの間、第
１の窒化物層５はＴＥＯＳ酸化物層６により保護されて
いる。初期トレンチ１０の底面に配置された第３の酸化
物層１１はウェットプロセスにより除去される。これ
は、図４に示す構造を生成し、その中で、上部をマスク
９で及び側面（初期トレンチ１０の垂直な壁面）を酸化
物部１１’及び窒化物部１２’でそれぞれ未だに覆われ
ている部分８’及び初期トレンチ１０の被覆されていな
い底面１５を見ることができる。
エッチングが行なわれ、その間に、第２の窒化珪素層１
２の水平部分が除去される。ドライエッチングの間、第
１の窒化物層５はＴＥＯＳ酸化物層６により保護されて
いる。初期トレンチ１０の底面に配置された第３の酸化
物層１１はウェットプロセスにより除去される。これ
は、図４に示す構造を生成し、その中で、上部をマスク
９で及び側面（初期トレンチ１０の垂直な壁面）を酸化
物部１１’及び窒化物部１２’でそれぞれ未だに覆われ
ている部分８’及び初期トレンチ１０の被覆されていな
い底面１５を見ることができる。
【０００８】その次に、シリコンの異方性エッチング
が、酸化物部１１’及び窒化物部１２’の付加により修
飾されたマスク９をマスクとして用いて実行される。初
期トレンチ１０の底面の被覆されていないシリコンは、
所定の期間エッチングされて、所望の深さを有する最終
トレンチ１６を与える。なお、最終トレンチ１６と初期
トレンチ１０との間の深さの違いは、以下にさらに説明
されるように、埋め込み酸化物層の寸法を、及びそれ故
にＳＯＩウエハの電気的特徴を決定する。したがって、
エッチング深さは、生成されるべきＳＯＩウエハの仕様
に基づいて選択される。
が、酸化物部１１’及び窒化物部１２’の付加により修
飾されたマスク９をマスクとして用いて実行される。初
期トレンチ１０の底面の被覆されていないシリコンは、
所定の期間エッチングされて、所望の深さを有する最終
トレンチ１６を与える。なお、最終トレンチ１６と初期
トレンチ１０との間の深さの違いは、以下にさらに説明
されるように、埋め込み酸化物層の寸法を、及びそれ故
にＳＯＩウエハの電気的特徴を決定する。したがって、
エッチング深さは、生成されるべきＳＯＩウエハの仕様
に基づいて選択される。
【０００９】このように処理された単結晶シリコン基板
は、２’で示されるベース部と、ベース部２’から伸び
る複数の「ピラー」１８とにより形成されている。図５
に示される構造はこのように生成され、その中で、窒化
物部５及び１２’はもはや別々ではなく概して１９で示
され、酸化物部４及び１１’は概して２０で示されてい
る。オーバーハングしているＴＥＯＳ酸化物部６を有す
る部分１９及び２０は、ともにマスク３０を形成してい
る。
は、２’で示されるベース部と、ベース部２’から伸び
る複数の「ピラー」１８とにより形成されている。図５
に示される構造はこのように生成され、その中で、窒化
物部５及び１２’はもはや別々ではなく概して１９で示
され、酸化物部４及び１１’は概して２０で示されてい
る。オーバーハングしているＴＥＯＳ酸化物部６を有す
る部分１９及び２０は、ともにマスク３０を形成してい
る。
【００１０】次に、シリコン基板は、ピラー１８の頂部
のシリコンを酸化から保護するマスク３０を用いた選択
酸化に供される。そのプロセスは、マスク３０により保
護されていないピラー１８の部分が完全に二酸化珪素に
転化されるまで続けられる。実際には、酸化物領域の緩
やかな成長が、シリコン領域を犠牲にして、最終トレン
チ１６の側壁から開始し、ピラーの内部に及び部分的に
ベース部２’の中に向けて起こる。形成される二酸化珪
素の体積は初期のシリコンのそれよりも大きいので、形
成される酸化物領域は、最終トレンチ１６中の空間を、
それらがそれらを完全に閉鎖し且つ相互に接合されるま
で徐々に占有する。酸化工程は、ピラー１８が、（それ
らの２１で示されマスク３０により保護された頂部或い
は先端部から必然的に離れて）完全に酸化された時点で
自動的に終了する。連続的な酸化物領域２２がこのよう
にして形成され、図６に示されるようにその殆どが埋め
込まれ、その中で、縦線は酸化物領域が接合された表面
を示している。
のシリコンを酸化から保護するマスク３０を用いた選択
酸化に供される。そのプロセスは、マスク３０により保
護されていないピラー１８の部分が完全に二酸化珪素に
転化されるまで続けられる。実際には、酸化物領域の緩
やかな成長が、シリコン領域を犠牲にして、最終トレン
チ１６の側壁から開始し、ピラーの内部に及び部分的に
ベース部２’の中に向けて起こる。形成される二酸化珪
素の体積は初期のシリコンのそれよりも大きいので、形
成される酸化物領域は、最終トレンチ１６中の空間を、
それらがそれらを完全に閉鎖し且つ相互に接合されるま
で徐々に占有する。酸化工程は、ピラー１８が、（それ
らの２１で示されマスク３０により保護された頂部或い
は先端部から必然的に離れて）完全に酸化された時点で
自動的に終了する。連続的な酸化物領域２２がこのよう
にして形成され、図６に示されるようにその殆どが埋め
込まれ、その中で、縦線は酸化物領域が接合された表面
を示している。
【００１１】マスク３０を構成するＴＥＯＳ酸化物部分
６と窒化物部分１９と酸化物部分２０とは、次に、その
次のエピタキシャル成長のための種結晶（seed）を形成
することが意図された「先端部」を曝露するように除去
される。その結果として得られる構造は図７に斜視図で
示される。エピタキシャル成長工程は、埋め込み酸化物
領域２２の被覆されていない場所における多結晶シリコ
ンの核生成を防止するような方法で行われる。その上、
まず第一に、まだ空いているトレンチ部が満たされるま
で先端部２１の周りで横へのシリコンの成長を、及びそ
の後、基板の主面に垂直な方向へのエピタキシャル層２
３の成長を達成するように、高い横／縦成長比が選択さ
れる。層２３の表面を平らにする任意の化学的機械研磨
（chemico-mechanical lapping）工程の後に、図８に示
されるＳＯＩウエハの最終構造が得られる。
６と窒化物部分１９と酸化物部分２０とは、次に、その
次のエピタキシャル成長のための種結晶（seed）を形成
することが意図された「先端部」を曝露するように除去
される。その結果として得られる構造は図７に斜視図で
示される。エピタキシャル成長工程は、埋め込み酸化物
領域２２の被覆されていない場所における多結晶シリコ
ンの核生成を防止するような方法で行われる。その上、
まず第一に、まだ空いているトレンチ部が満たされるま
で先端部２１の周りで横へのシリコンの成長を、及びそ
の後、基板の主面に垂直な方向へのエピタキシャル層２
３の成長を達成するように、高い横／縦成長比が選択さ
れる。層２３の表面を平らにする任意の化学的機械研磨
（chemico-mechanical lapping）工程の後に、図８に示
されるＳＯＩウエハの最終構造が得られる。
【００１２】ＳＯＩウエハはこのようにして、通常の単
結晶シリコン基板から、純粋にマイクロエレクトロニク
スにおいてありふれた処理工程を用いて、ＳＯＩウエハ
の生成に現在使用されている方法よりも遥かに低いコス
トで形成される。
結晶シリコン基板から、純粋にマイクロエレクトロニク
スにおいてありふれた処理工程を用いて、ＳＯＩウエハ
の生成に現在使用されている方法よりも遥かに低いコス
トで形成される。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た方法の実施は制約を課す。連続的な埋め込み酸化物層
を生成するためには、実際、隣接するトレンチ間の領域
−それはピラーの幅を決定する−は可能な限り狭い必要
がある。他方で、ピラーの最小幅は、埋め込み酸化物層
上に残留する単結晶シリコン（図７を参照すると、それ
は層２２上の「先端部」２１である）がその次に成長さ
せられるエピタキシャル層の十分な結晶学的品質を確実
にするのに必要な最小厚により決定される。その上、ピ
ラーの幅は、所望な大きさとすることができず、隣接す
るトレンチ間に配置されるシリコンが完全に酸化物へと
転化されるように選択されねばならない。また、トレン
チは、堆積させられる或いは成長させられる窒化物及び
酸化物層にその方法により要求される厚さと一致して、
可能な限り狭いことが必要である。最後に、上述した公
知の方法は、トレンチとピラーとの間の寸法比により大
いに制限されている。
た方法の実施は制約を課す。連続的な埋め込み酸化物層
を生成するためには、実際、隣接するトレンチ間の領域
−それはピラーの幅を決定する−は可能な限り狭い必要
がある。他方で、ピラーの最小幅は、埋め込み酸化物層
上に残留する単結晶シリコン（図７を参照すると、それ
は層２２上の「先端部」２１である）がその次に成長さ
せられるエピタキシャル層の十分な結晶学的品質を確実
にするのに必要な最小厚により決定される。その上、ピ
ラーの幅は、所望な大きさとすることができず、隣接す
るトレンチ間に配置されるシリコンが完全に酸化物へと
転化されるように選択されねばならない。また、トレン
チは、堆積させられる或いは成長させられる窒化物及び
酸化物層にその方法により要求される厚さと一致して、
可能な限り狭いことが必要である。最後に、上述した公
知の方法は、トレンチとピラーとの間の寸法比により大
いに制限されている。
【００１４】本発明の目的は、この制限を減少させるよ
うに公知の方法を変更することにある。
うに公知の方法を変更することにある。
【００１５】
【課題を解決するための手段】この目的は、請求項１に
記載され且つ特徴づけられた本発明に係る方法の実施に
より達成される。
記載され且つ特徴づけられた本発明に係る方法の実施に
より達成される。
【００１６】すなわち、本発明は、単結晶シリコン基板
を、選択的異方性エッチングを行って複数のトレンチ−
それらは前記基板中に前記基板の主面から所定の深さま
で延び且つそれらの間に前記基板の複数の部分が規定さ
れる−を形成する工程、前記主面から所定の距離を隔て
て開始する選択的等方性エッチングを行って前記複数の
トレンチを広げ、したがって隣接するトレンチ間で前記
基板の複数の部分の厚さを減少させる工程、実質的に前
記所定の距離を隔てて開始する選択酸化を行って、厚さ
を減少させられた前記基板の複数の部分を二酸化珪素へ
と転化し且つ前記複数のトレンチを二酸化珪素で満たす
工程、及び前記基板の前記主面上にシリコン層をエピタ
キシャル成長させる工程に供することによりＳＯＩウエ
ハを製造する方法を提供する。
を、選択的異方性エッチングを行って複数のトレンチ−
それらは前記基板中に前記基板の主面から所定の深さま
で延び且つそれらの間に前記基板の複数の部分が規定さ
れる−を形成する工程、前記主面から所定の距離を隔て
て開始する選択的等方性エッチングを行って前記複数の
トレンチを広げ、したがって隣接するトレンチ間で前記
基板の複数の部分の厚さを減少させる工程、実質的に前
記所定の距離を隔てて開始する選択酸化を行って、厚さ
を減少させられた前記基板の複数の部分を二酸化珪素へ
と転化し且つ前記複数のトレンチを二酸化珪素で満たす
工程、及び前記基板の前記主面上にシリコン層をエピタ
キシャル成長させる工程に供することによりＳＯＩウエ
ハを製造する方法を提供する。
【００１７】本発明は、添付する図面を参照しつつ、非
制限的な例として記載される以下の実施形態の詳細な記
載からより良く理解されるであろう。
制限的な例として記載される以下の実施形態の詳細な記
載からより良く理解されるであろう。
【００１８】
【発明の実施の形態】本発明に係る方法は、上述した公
知の方法とは、最終トレンチ１６（図５）をくりぬいて
作るための異方性エッチングの後に、及びピラー１８の
選択酸化の前に、シリコン基板が選択的等方性エッチン
グに供されることにおいて異なっている。このエッチン
グは、ピラー１８の厚さを減少させ、基板２の前面か
ら、すなわちマスク３０の境界から所定の距離隔てて開
始する。二次的な効果として、トレンチ１６の深さが増
加する。等方性エッチングの完了の結果として得られる
構造は実質的に図９に断面図で示されるものであり、そ
こで厚さを減少させられたピラーは１８’で示されてい
る。
知の方法とは、最終トレンチ１６（図５）をくりぬいて
作るための異方性エッチングの後に、及びピラー１８の
選択酸化の前に、シリコン基板が選択的等方性エッチン
グに供されることにおいて異なっている。このエッチン
グは、ピラー１８の厚さを減少させ、基板２の前面か
ら、すなわちマスク３０の境界から所定の距離隔てて開
始する。二次的な効果として、トレンチ１６の深さが増
加する。等方性エッチングの完了の結果として得られる
構造は実質的に図９に断面図で示されるものであり、そ
こで厚さを減少させられたピラーは１８’で示されてい
る。
【００１９】本発明の好ましい態様によると、図５に示
されるようにマスク３０で保護されたシリコン基板は、
リアクタ中、周囲温度下、１乃至１０μｍ／ｍｉｎのエ
ッチング速度（生成されるべき幾何学的配置に依存し
て）で二フッ化キセノン（ＸｅＦ2）ガスに晒される。
されるようにマスク３０で保護されたシリコン基板は、
リアクタ中、周囲温度下、１乃至１０μｍ／ｍｉｎのエ
ッチング速度（生成されるべき幾何学的配置に依存し
て）で二フッ化キセノン（ＸｅＦ2）ガスに晒される。
【００２０】このタイプのエッチングは、シリコンにダ
メージを与えない（他方で、プラズマエッチングの場合
には与える）、酸化物に対して極めて高く選択的である
（５０：１よりも大きい）、及び作業員の安全及び機器
の完全性に関する問題なしで使用され得るので有利であ
る。しかしながら、明白に、本発明に係る方法は、他の
タイプの等方性エッチングを用いて実行されてもよい。
メージを与えない（他方で、プラズマエッチングの場合
には与える）、酸化物に対して極めて高く選択的である
（５０：１よりも大きい）、及び作業員の安全及び機器
の完全性に関する問題なしで使用され得るので有利であ
る。しかしながら、明白に、本発明に係る方法は、他の
タイプの等方性エッチングを用いて実行されてもよい。
【００２１】本方法によると、引き続き、図６を参照し
ながら記載された公知のプロセスと同様の選択酸化工程
が行われる。厚さを減少させられた基板の一部、すなわ
ちピラー１８’の一部−それはマスク３０により保護さ
れていない−は、二酸化珪素に転化される。その結果と
して得られる構造−図１０に断面図で示される−は、公
知の方法により生成される図６のそれと実質的に同一で
ある。しかしながら、及びこれが本発明に係る方法の主
要な利益であるが、本発明に係る方法は、トレンチとピ
ラーとの間の寸法比の選択においてより大きな自由を許
容し、成長させられるエピタキシャル層の必要な結晶学
的品質と連続的な埋め込み酸化物層の形成とを確実にす
る。その上、本発明に係る方法で、トレンチの幅と酸化
されるべきピラーの厚さとの間の最適な比が、問題とな
る時点で、等方性エッチングの時間を調節することによ
り選択されてもよい。
ながら記載された公知のプロセスと同様の選択酸化工程
が行われる。厚さを減少させられた基板の一部、すなわ
ちピラー１８’の一部−それはマスク３０により保護さ
れていない−は、二酸化珪素に転化される。その結果と
して得られる構造−図１０に断面図で示される−は、公
知の方法により生成される図６のそれと実質的に同一で
ある。しかしながら、及びこれが本発明に係る方法の主
要な利益であるが、本発明に係る方法は、トレンチとピ
ラーとの間の寸法比の選択においてより大きな自由を許
容し、成長させられるエピタキシャル層の必要な結晶学
的品質と連続的な埋め込み酸化物層の形成とを確実にす
る。その上、本発明に係る方法で、トレンチの幅と酸化
されるべきピラーの厚さとの間の最適な比が、問題とな
る時点で、等方性エッチングの時間を調節することによ
り選択されてもよい。
【図１】本発明の実施形態及び従来のＳＯＩウエハの製
造方法を概略的に示す断面図。
造方法を概略的に示す断面図。
【図２】本発明の実施形態及び従来のＳＯＩウエハの製
造方法を概略的に示す断面図。
造方法を概略的に示す断面図。
【図３】本発明の実施形態及び従来のＳＯＩウエハの製
造方法を概略的に示す断面図。
造方法を概略的に示す断面図。
【図４】本発明の実施形態及び従来のＳＯＩウエハの製
造方法を概略的に示す断面図。
造方法を概略的に示す断面図。
【図５】本発明の実施形態及び従来のＳＯＩウエハの製
造方法を概略的に示す断面図。
造方法を概略的に示す断面図。
【図６】本発明の実施形態及び従来のＳＯＩウエハの製
造方法を概略的に示す断面図。
造方法を概略的に示す断面図。
【図７】本発明の実施形態及び従来のＳＯＩウエハの製
造方法を概略的に示す斜視図。
造方法を概略的に示す斜視図。
【図８】本発明の実施形態及び従来のＳＯＩウエハの製
造方法を概略的に示す斜視図。
造方法を概略的に示す斜視図。
【図９】本発明の実施形態の製造方法を概略的に示す断
面図。
面図。
【図１０】本発明の実施形態の製造方法を概略的に示す
断面図。
断面図。
２…単結晶シリコンウエハ ２’…ベース部 ３…基板の主面 ４，６，１１，１１’，２０…酸化物部 ５，１２，１２’，１９…窒化物部 ７…保護プラーク ８’，８”…基板の一部 ９，３０…マスク １０，１６…トレンチ １５…トレンチの底面 １８，１８’…ピラー ２１…先端部 ２２…埋め込み酸化物領域 ２３…エピタキシャル層
フロントページの続き (72)発明者 フラビオ・ビラ イタリア国、20159 ミラノ、ビア・ピ ー・ランベルテンギ、23 (72)発明者 ガブリエレ・バルロッキ イタリア国、20010 コルナレード・ミラ ノ、ビア・ルチェルナーテ、８
Claims (6)
- 【請求項１】 単結晶シリコン基板（２）を、 選択的異方性エッチングを行って複数のトレンチ（１
６）−それらは前記基板（２）中に前記基板の主面
（３）から所定の深さまで延び且つそれらの間に前記基
板（２）の複数の部分（８’）が規定される−を形成す
る工程、 前記主面から所定の距離を隔てて開始する選択的等方性
エッチングを行って前記複数のトレンチを広げ、したが
って隣接するトレンチ（１６）間で前記基板の複数の部
分（１８，１８’）の厚さを減少させる工程、 実質的に前記所定の距離を隔てて開始する選択酸化を行
って、厚さを減少させられた前記基板の複数の部分（１
８’）を二酸化珪素へと転化し且つ前記複数のトレンチ
（１６）を二酸化珪素で満たす工程、及び前記基板
（２）の前記主面（３）上にシリコン層（２３）をエピ
タキシャル成長させる工程に供することによりＳＯＩウ
エハを製造する方法。 - 【請求項２】 前記選択的異方性エッチングは、エッチ
ングに対して耐性を有し且つ前記シリコンを酸化から保
護する材料のマスク（３０）の形成を具備する請求項１
に記載の方法。 - 【請求項３】 前記異方性エッチングの少なくとも一部
の後に、前記マスク（３０）が前記複数のトレンチ（１
６）の側壁に前記所定の深さまで延びる請求項２に記載
の方法。 - 【請求項４】 前記マスク（３０）は窒化珪素層（１
９）を具備する請求項２または請求項３に記載の方法。 - 【請求項５】 前記マスク（３０）はテトラエチルオル
トシリケート（ＴＥＯ）の分解により生成された二酸化
珪素層（６）を具備する請求項２〜請求項４のいずれか
１項に記載の方法。 - 【請求項６】 前記選択的等方性エッチングは二フッ化
キセノンガスを用いて行われる請求項１〜請求項５のい
ずれか１項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98830476.2 | 1998-08-03 | ||
| EP19980830476 EP0978872B1 (en) | 1998-08-03 | 1998-08-03 | An inexpensive method of manufacturing an SOI wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058803A true JP2000058803A (ja) | 2000-02-25 |
Family
ID=8236743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11218922A Pending JP2000058803A (ja) | 1998-08-03 | 1999-08-02 | Ｓｏｉウエハの安価な製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0978872B1 (ja) |
| JP (1) | JP2000058803A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118638A (ja) * | 2008-11-13 | 2010-05-27 | Samsung Electro-Mechanics Co Ltd | 薄膜素子の製造方法 |
| JP2010141287A (ja) * | 2008-12-11 | 2010-06-24 | Samsung Electro-Mechanics Co Ltd | 薄膜素子の製造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55161242A (en) * | 1979-06-01 | 1980-12-15 | Ibm | Mask for particle beam or x ray |
| JPS60137037A (ja) * | 1983-12-26 | 1985-07-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0462952A (ja) * | 1990-07-02 | 1992-02-27 | Toshiba Corp | 誘電体分離半導体基板の製造方法 |
| JPH05206262A (ja) * | 1991-09-27 | 1993-08-13 | Motorola Inc | トレンチ構造の作製方法 |
| JPH0823027A (ja) * | 1994-07-07 | 1996-01-23 | Nippondenso Co Ltd | 半導体装置の製造方法 |
| JPH08274072A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Corp | 表面処理装置および表面処理方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154855A (en) * | 1981-03-19 | 1982-09-24 | Toshiba Corp | Manufacture of semiconductor device |
| GB2156149A (en) * | 1984-03-14 | 1985-10-02 | Philips Electronic Associated | Dielectrically-isolated integrated circuit manufacture |
| JPS60249311A (ja) * | 1984-05-25 | 1985-12-10 | Hitachi Ltd | 半導体単結晶薄膜の製造方法 |
| US4685198A (en) * | 1985-07-25 | 1987-08-11 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing isolated semiconductor devices |
| US4948456A (en) * | 1989-06-09 | 1990-08-14 | Delco Electronics Corporation | Confined lateral selective epitaxial growth |
-
1998
- 1998-08-03 EP EP19980830476 patent/EP0978872B1/en not_active Expired - Lifetime
-
1999
- 1999-08-02 JP JP11218922A patent/JP2000058803A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55161242A (en) * | 1979-06-01 | 1980-12-15 | Ibm | Mask for particle beam or x ray |
| JPS60137037A (ja) * | 1983-12-26 | 1985-07-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0462952A (ja) * | 1990-07-02 | 1992-02-27 | Toshiba Corp | 誘電体分離半導体基板の製造方法 |
| JPH05206262A (ja) * | 1991-09-27 | 1993-08-13 | Motorola Inc | トレンチ構造の作製方法 |
| JPH0823027A (ja) * | 1994-07-07 | 1996-01-23 | Nippondenso Co Ltd | 半導体装置の製造方法 |
| JPH08274072A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Corp | 表面処理装置および表面処理方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118638A (ja) * | 2008-11-13 | 2010-05-27 | Samsung Electro-Mechanics Co Ltd | 薄膜素子の製造方法 |
| JP2010141287A (ja) * | 2008-12-11 | 2010-06-24 | Samsung Electro-Mechanics Co Ltd | 薄膜素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0978872A1 (en) | 2000-02-09 |
| EP0978872B1 (en) | 2011-10-12 |
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