JP2000003593A - スタティックｒａｍ - Google Patents

スタティックｒａｍ

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JP2000003593A JP11126669A JP12666999A JP2000003593A JP 2000003593 A JP2000003593 A JP 2000003593A JP 11126669 A JP11126669 A JP 11126669A JP 12666999 A JP12666999 A JP 12666999A JP 2000003593 A JP2000003593 A JP 2000003593A
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Abstract

(57)【要約】 【課題】スタンバイ電流を低減させ、データ維持電圧を
制御し得る低電力スタティックラムのセル構造を提供す
る。 【解決手段】データ維持モード信号及びチップ選択信号
／ＣＳを否定論理積するＮＡＮＤゲートND21と、ＮＡＮ
ＤゲートND21の出力を反転させるインバータINV21 と、
インバータINV21 の出力がゲートに外部電圧ＶＣＣがソ
ースに印加されてドレインがセル電圧ＶＣＥを出力する
ＰＭＯＳトランジスタPM21と、外部電圧ＶＣＣがゲート
及びドレインに印加されるＮＭＯＳトランジスタNM21
と、ＮＭＯＳトランジスタNM21のソースに連結されてセ
ル電圧ＶＣＥを出力する抵抗RCL とを備えたセル負荷制
御部20と、データ維持電圧検出部10と、負荷抵抗セル30
と、からＳＲＡＭを構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スタティックＲＡ
Ｍ（Static ＲＡＭ；ＳＲＡＭ）に係るもので、詳しく
は、通常の選択状態である活性モードの他、バッテリー
バックアップ電圧を用いるデータ維持モード、及び、外
部電圧を減じてセルに印加してスタイバイ電流を低減さ
せるスタンバイモードを備えたスタティックＲＡＭにお
いてセル電圧を制御する技術に関する。
【０００２】
【従来の技術】従来、スタティックＲＡＭ（ＳＲＡＭ）
のセル構造としては、例えば図３に示すようなものがあ
った。
【０００３】図３に示すセル構造は、抵抗負荷セル１
と、該セル１にセル電圧ＶＣＥを印加するステップダウ
ン電圧発生器２と、スタンバイモードであるか否かを検
出してステップダウン電圧発生器２の動作を制御するス
タンバイモード検出部３とを含んで構成される。
【０００４】前記抵抗負荷セル１は、ゲートがワードラ
インに連結され、ソースがビットラインに連結されたア
クセスＮＭＯＳトランジスタＮＭ1 ，ＮＭ3 と、該ＮＭ
ＯＳトランジスタＮＭ1 ，ＮＭ3 のドレインにゲートが
連結され、ドレインが接地電圧ＶＳＳに連結されたドラ
イブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 と、該ドライ
ブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 のソースに連結
された負荷抵抗ＲＬ1，ＲＬ2 とによって構成される。
【０００５】以下、このように構成される従来のスタテ
ィックＲＡＭの動作を説明する。まず、スタンバイモー
ド（待機状態）について説明すると、ワードラインがロ
ーレベルであると各アクセスＮＭＯＳトランジスタＮＭ
1 ，ＮＭ3 がターンオフされる一方、各負荷抵抗ＲＬ1
，ＲＬ2 を経由してセルノードに電圧（以下、セルノ
ードに印加される電圧をセル電圧ＶＣＥと称する）が印
加され各ドライブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4
がターンオンされると、前記各ドライブＮＭＯＳトラン
ジスタＮＭ2 ，ＮＭ4 により接地電圧ＶＳＳ側に電流が
流れることになる。
【０００６】尚、このとき、前記セル電圧ＶＣＥにより
前記負荷抵抗ＲＬ1 ，ＲＬ2 及び前記ドライブＮＭＯＳ
トランジスタＮＭ2 ，ＮＭ4 をそれぞれ経由して接地Ｖ
ＳＳ側に流れる電流をスタンバイ電流（Standby Curren
t ）と称す。
【０００７】ここで、スタンバイモード検出部３により
スタンバイモードへの移行が検出されると、ステップダ
ウン電圧発生器２が動作を開始して、セル電圧ＶＣＥを
外部電圧ＶＣＣから減じたステップダウン電圧ＶＳＤに
することで、セルのスタンバイ電流（待機電流）を減少
させ、消費電力の低減を図るようになっている。
【０００８】一方、バッテリバックアップ状態であるデ
ータ維持モード（Retention Mode）のときには、システ
ムのバッテリーバックアップ電圧である2.0 Ｖ以下のデ
ータ維持電圧VDR が外部電圧ＶＣＣとして切り換わり、
このデータ維持電圧VDR がセルノードにセル電圧ＶＣＥ
として印加され、各ドライブＮＭＯＳトランジスタＮＭ
2 ，ＮＭ4 はターンオフされる。
【０００９】上記のドライブＮＭＯＳトランジスタＮＭ
2 ，ＮＭ4 がターンオフされるデータ維持モード状態で
は、ドライブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 から
接地ＶＳＳ側に漏泄電流（Leakage Current ）が流れ
るが、このときに、前記各負荷抵抗ＲＬ1 ，ＲＬ2 を経
由して供給された電流よりもターンオフされる前記ドラ
イブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 を経由して接
地ＶＳＳ側に流れる漏泄電流（接合リーク電流）が大き
いときは、セルのハイノード電圧が低下してセルのデー
タが変化する可能性があり、前記各負荷抵抗ＲＬ1 ，Ｒ
Ｌ2 を経由して供給される電流は漏洩電流よりも高くす
る必要がある。
【００１０】尚、スタンバイ電流を低減させるために
は、前記負荷抵抗ＲＬ1 ，ＲＬ2 の抵抗値を増加させれ
ば良いが、抵抗値をより増大させようとすると、負荷抵
抗の幅及び厚さを減少させることになるため、負荷抵抗
ＲＬ1 ，ＲＬ2 を構成する抵抗素子（ポリシリコン）の
特性によって負荷抵抗の開放現象が生じ、歩留りが悪化
するという問題があり、また、負荷抵抗ＲＬ1 ，ＲＬ2
の抵抗値が大き過ぎると、データ維持モードにおいて負
荷抵抗ＲＬ1 ，ＲＬ2 を介してドライブＮＭＯＳトラン
ジスタＮＭ2 ，ＮＭ4 に供給される電流が漏洩電流より
も小さくなって、データ維持を果たせなくなる可能性が
ある。従って、スタンバイ電流の低減を図るには、前述
のようにして、スタンバイモード時に、外部電圧ＶＣＣ
を減じて印加させることが有効である。
【００１１】
【発明が解決しようとする課題】しかし、ステップダウ
ン電圧発生器２は、データ維持モードであるか否かを問
わずに、スタンバイモードであるときに、外部電圧ＶＣ
Ｃを減じた電圧をセル電圧ＶＣＥとして印加する構成で
あったため、バッテリーバックアップ電圧を外部電圧Ｖ
ＣＣとするデータ維持モードにおいて、スタンバイモー
ド検出部３によりステップダウン電圧発生器２が動作す
ると、バッテリーバックアップ電圧がステップダウン電
圧発生器２で減じられて印加されることになり、セル電
圧ＶＣＥがデータを維持し得る電圧を下回るようになっ
てしまう可能性があった。
【００１２】本発明は、このような従来の問題点に鑑み
てなされたもので、スタンバイモードのときセルに流れ
るスタンバイ電流を印加電圧のステップダウン処理によ
って減少させつつ、データ維持モードでのデータ維持電
圧を確保できるようにすることを目的とする。
【００１３】
【課題を解決するための手段】このような目的を達成す
るため、請求項１記載の発明は、外部電圧のレベルを検
出する電圧検出手段と、該電圧検出手段の検出結果とチ
ップ選択信号とに基づいてセルに対する印加電圧を制御
する印加電圧制御手段と、を備える構成とした。
【００１４】請求項２記載の発明では、前記印加電圧制
御手段が、前記電圧検出手段で外部電圧がバッテリーバ
ックアップ電圧であることが検出されたときに、前記バ
ッテリーバックアップ電圧をセルにそのまま印加し、外
部電圧が通常の電源供給状態であるときには、前記チッ
プ選択信号に基づいてＲＡＭの選択状態であるか非選択
状態であるかを判別し、選択状態では外部電圧をそのま
ま印加し、非選択状態では外部電圧を減じてセルに印加
する構成とした。
【００１５】請求項３記載の発明では、前記印加電圧制
御手段が、前記電圧検出手段からの信号及びチップ選択
信号を論理演算する論理回路と、前記論理回路の出力が
ゲートに入力され外部電圧がソースに印加されてドレイ
ンがセル電圧を出力する第１トランジスタと、外部電圧
がゲート及びドレインにそれぞれ印加される第２トラン
ジスタと、該第２トランジスタのソースに連結されてセ
ル電圧を出力する抵抗と、を含んで構成されるものとし
た。
【００１６】請求項４記載の発明では、前記論理回路
が、前記電圧検出手段により通常の電源供給状態を示す
信号が出力され、かつ、チップ選択信号がＲＡＭの非選
択状態を示すときにのみ、前記第１トランジスタをター
ンオフさせる構成とした。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。本発明に係るスタティックＲＡＭ
のセル構造は、図１に示したように、データ維持電圧
（バッテリーバックアップ電圧）を検出するデータ維持
電圧検出部10（電圧検出手段）と、セル電圧ＶＣＥを制
御するセル負荷制御部20（印加電圧制御手段）と、抵抗
負荷セル30と、を含んで構成される。
【００１８】前記データ維持電圧検出部10は、外部電圧
ＶＣＣをレベルを検出するものであって、具体的には、
外部電圧ＶＣＣがデータ維持電圧ＶＤＲ（バッテリーバ
ックアップ電圧）になっているか、通常の電源供給状態
での外部電圧であるかを検出するものであり、データ維
持モードでバッテリーバックアップ電圧を外部電圧ＶＣ
Ｃ とする場合にローレベルのデータ維持モード信号Ｖ
ＤＲを出力し、通常の電源供給状態での外部電圧ＶＣＣ
であるときにはハイレベルのデータ維持モード信号ＶＤ
Ｒを出力するようになっている。
【００１９】また、前記セル負荷制御部20は、前記デー
タ維持電圧検出部10から出力されるデータ維持モード信
号ＶＤＲ及び反転されたチップ選択信号／ＣＳが否定論
理積されるＮＡＮＤゲートＮＤ21と、該ＮＡＮＤゲート
ＮＤ21の出力を反転させるインバータＩＮＶ21と、該イ
ンバータＩＮＶ21の出力がゲートに入力され、外部電圧
ＶＣＣがソースに印加され、ドレインがセル電圧ＶＣＥ
を出力するＰＭＯＳトランジスタＰＭ21（第１トランジ
スタ）と、外部電圧ＶＣＣがゲート及びドレインにそれ
ぞれ印加されるＮＭＯＳトランジスタＮＭ21（第２トラ
ンジスタ）と、該ＮＭＯＳトランジスタＮＭ21のソース
に連結されてセル電圧ＶＣＥを減じて出力する電流リミ
ット抵抗ＲＣＬ（Current Limit Resistor）と、を
含んで構成される。尚、本実施の形態において、前記Ｎ
ＡＮＤゲートＮＤ21，インバータＩＮＶ21によって論理
回路が構成される。
【００２０】上記構成において、前記ＮＡＮＤゲートＮ
Ｄ21は入力信号が共にハイレベルであるときにのみロー
レベル信号を出力し、このとき、インバータＩＮＶ21は
ＰＭＯＳトランジスタＰＭ21のゲートにハイレベルを出
力し、ＰＭＯＳトランジスタＰＭ21がターンオフされ
る。即ち、ＰＭＯＳトランジスタＰＭ21がターンオフさ
れるのは、ＮＡＮＤゲートＮＤ21の入力信号が共にハイ
レベルであるときに限られる。
【００２１】前記抵抗負荷セル30は、ゲートがワードラ
インに連結され、ソースがビットラインに連結されたア
クセスＮＭＯＳトランジスタＮＭ31，ＮＭ33と、該ＮＭ
ＯＳトランジスタＮＭ31，ＮＭ33のドレインにゲートが
連結され、ドレインが接地電圧ＶＳＳ に連結されたド
ライブＮＭＯＳトランジスタＮＭ32，ＮＭ34と、該ドラ
イブＮＭＯＳトランジスタＮＭ32，ＮＭ34のソースに連
結された負荷抵抗ＲＬ31，ＲＬ32とによって構成され
る。
【００２２】以下、このように構成された本発明に係る
スタティックＲＡＭの作用を、図２を参照しつつ説明す
る。先ず、スタンバイモードの場合、内部回路が非選択
状態となるので、反転されたチップ選択信号／ＣＳはハ
イレベルとなり、また、通常の電源供給状態であるから
データ維持モード信号ＶＤＲはハイレベルになって、セ
ル負荷制御部20のＰＭＯＳトランジスタＰＭ21がターン
オフされる。従って、外部電圧ＶＣＣがＰＭＯＳトラン
ジスタＰＭ21を介して直接セルに印加されることはな
い。一方、外部電圧ＶＣＣが、ＮＭＯＳトランジスタＮ
Ｍ21のしきい電圧Ｖtnを上回ることで、ＮＭＯＳトラン
ジスタＮＭ21がターンオンされ、電流リミット抵抗ＲＣ
Ｌにより外部電圧ＶＣＣが減じられてセルに印加される
ことで、スタンバイ電流が減少される。
【００２３】一方、データ維持モードの場合、反転され
たチップ選択信号／ＣＳがＶＤＲ−0.2 Ｖとなるが、バ
ッテリーバックアップ電圧が外部電圧ＶＣＣとなること
で、データ維持モード信号ＶＤＲはローレベルになっ
て、ＰＭＯＳトランジスタＰＭ21がターンオンされる。
従って、このときには、バッテリーバックアップ電圧で
ある外部電圧ＶＣＣがそのままセル電圧ＶＣＥとなって
セルに印加され、データ維持に必要な印加電圧が確保さ
れる。即ち、外部電圧ＶＣＣがバッテリーバックアップ
電圧となることで、たとえスタンバイモードのハイ状態
であっても、バッテリーバックアップ電圧が減じられる
ことなくそのまま印加されるものである。
【００２４】また、ＲＡＭの選択状態である活性モード
の場合、反転されたチップ選択信号／ＣＳがローレベル
で、セル負荷制御部20のＰＭＯＳトランジスタＰＭ21は
データ維持モード信号ＶＤＲに関わらずにターンオンさ
れる。従って、電源供給状態での外部電圧ＶＣＣがその
ままセル電圧ＶＣＥとなって、スタティックＲＡＭのセ
ルのリード／ライト動作が正常に行われる。
【００２５】尚、前記データ維持電圧検出部10及びセル
負荷制御部20は、チップ全体でそれぞれ１つの回路を使
用すれば良い。
【００２６】
【発明の効果】以上説明したように、請求項１記載の発
明によると、外部電圧のレベルとチップ選択信号とに基
づいてセルの印加電圧を制御するので、外部電圧として
バッテリーバックアップ電圧が用いられるデータ維持モ
ード、ＲＡＭの選択状態である活性モード、ＲＡＭの非
選択状態であるスタンバイモードをそれぞれに区別し
て、それぞれに異なるセル電圧を的確に印加させること
ができるという効果がある。
【００２７】請求項２記載の発明によると、データ維持
モードにおいては、バッテリーバックアップ電圧をセル
に印加させてデータの維持を図れ、また、活性モードで
は、通常の外部電圧をそのまま印加させてリード・ライ
ト動作を正常に行わせ、更に、スタンバイモードでは、
通常の外部電圧を減じてスタイバイ電流を低減させて消
費電力の低減を図れるという効果がある。
【００２８】請求項３記載の発明によると、論理回路と
トランジスタとからなる簡便な回路構成によって、デー
タ維持モード，活性モード及びスタンバイモードそれぞ
れにおける適正な電圧をセルに印加させることができる
という効果がある。
【００２９】請求項４記載の発明によると、スタンバイ
モードにおいてのみ、外部電圧を減じてセルに印加させ
る一方、活性モード，データ維持モードにおいては、外
部電圧をそのままセルに印加させることができるという
効果がある。
【図面の簡単な説明】
【図１】本発明に係るスタティックＲＡＭの実施の形態
におけるセル構造を示す回路図である。
【図２】上記実施の形態における各モードにおける信号
・電圧状態を示す図である。
【図３】従来のスタティックＲＡＭのセル構造を示す回
路図である。
【符号の説明】
10…データ維持電圧検出部（電圧検出手段） 20…セル負荷制御部（印加電圧制御手段） 30…抵抗負荷セル ＮＭ21…ＮＭＯＳトランジスタ（第１トランジスタ） ＰＭ21…ＰＭＯＳトランジスタ（第２トランジスタ） ＲＣＬ…電流リミット抵抗 ＩＮＶ21…インバータ ＮＤ21…ＮＡＮＤゲート ＮＭ31，ＮＭ33…アクセスＮＭＯＳトランジスタ ＮＭ32，ＮＭ34…ドライブＮＭＯＳトランジスタ ＲＬ31，ＲＬ32…負荷抵抗

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】外部電圧のレベルを検出する電圧検出手段
    と、 該電圧検出手段の検出信号とスタティックＲＡＭのチッ
    プ選択信号とに基づいてセルに対する印加電圧を制御す
    る印加電圧制御手段と、 を備えたことを特徴とするスタティックＲＡＭ。
  2. 【請求項２】前記印加電圧制御手段が、前記電圧検出手
    段で外部電圧がバッテリーバックアップ電圧であること
    が検出されたときに、前記バッテリーバックアップ電圧
    をセルにそのまま印加し、外部電圧が通常の電源供給状
    態であるときには、前記チップ選択信号に基づいてＲＡ
    Ｍの選択状態であるか非選択状態であるかを判別し、選
    択状態では外部電圧をそのまま印加し、非選択状態では
    外部電圧を減じてセルに印加することを特徴とする請求
    項１記載のスタティックＲＡＭ。
  3. 【請求項３】前記印加電圧制御手段が、 前記電圧検出手段からの検出信号及びチップ選択信号を
    論理演算する論理回路と、 前記論理回路の出力がゲートに入力され外部電圧がソー
    スに印加されてドレインがセル電圧を出力する第１トラ
    ンジスタと、 外部電圧がゲート及びドレインにそれぞれ印加される第
    ２トランジスタと、 該第２トランジスタのソースに連結されてセル電圧を出
    力する抵抗と、 を含んで構成されることを特徴とする請求項１記載のス
    タティックＲＡＭ。
  4. 【請求項４】前記論理回路が、前記電圧検出手段により
    通常の電源供給状態を示す信号が出力され、かつ、チッ
    プ選択信号がＲＡＭの非選択状態を示すときにのみ、前
    記第１トランジスタをターンオフさせることを特徴とす
    る請求項３記載のスタティックＲＡＭ。
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