FR2969815A1 - Procédé de fabrication d'un dispositif semi-conducteur - Google Patents

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Abstract

La présente invention se rapporte à un procédé de fabrication d'une structure semiconductrice comprenant une couche semiconductrice (5) et une couche métallique (7) afin d'améliorer les propriétés de tension de claquage du composant et réduire les courants de fuite, le procédé comprend les étapes consistant à : a) fournir une couche semiconductrice comprenant des défauts et/ou des dislocations, b) enlever de la matière au niveau d'un ou de plusieurs emplacements des défauts et/ou des dislocations, ce qui forme ainsi des cuvettes (13a à 13d) dans la couche semiconductrice, c) effectuer une passivation des cuvettes (13a à 13d) et c) placer la couche métallique (7) par-dessus la couche semiconductrice (5). L'invention se rapporte également à une structure semiconductrice correspondante.

Description

Procédé de fabrication d'un dispositif semiconducteur La présente invention se rapporte à un procédé permettant de fabriquer une structure semiconductrice et à une structure semiconductrice comprenant une couche semiconductrice et une couche métallique. En particulier, l'invention se rapporte à un procédé permettant de fabriquer une structure semiconductrice et à une structure semiconductrice destinée à réduire des courants de fuite, à améliorer les caractéristiques de tension de claquage et à améliorer les performances des composants à semiconducteur, en particulier pour une barrière Schottky utilisée dans des composants de puissance à semiconducteur. De manière caractéristique, une diode Schottky comprend une couche métallique prévue sur une couche semiconductrice. Une barrière Schottky est formée à la jonction du métal et du semiconducteur. La diode Schottky ou la diode à barrière Schottky sont largement utilisées pour des applications haute fréquence telles qu'une diode mélangeuse ou une diode détectrice. Une diode Schottky est également utilisée, par exemple, dans des applications de puissance, telles que des commutateurs ou des redresseurs, en raison de sa faible chute de tension directe et de sa commutation rapide par comparaison à une diode classique à jonction p-n. De plus, les diodes Schottky, en raison de leurs caractéristiques de tension inverse inférieure et de récupération rapide, trouvent des applications commerciales telles que dans des détecteurs de radiations, des dispositifs de formation d'images et des produits de communications câblés et sans fil. Cependant, un problème avec les diodes Schottky est qu'elles montrent en général des courants de fuite supérieurs et des tensions de claquage inférieures. En partant de ce fait, c'est un but de la présente invention de fournir un procédé permettant de fabriquer une structure de composant à semiconducteur ainsi qu'une structure de composant à semiconducteur avec laquelle on peut réduire les courants de fuite, on peut obtenir des caractéristiques améliorées de tension de claquage et on peut obtenir des performances améliorées du composant. Le but de l'invention est atteint grâce à un procédé de fabrication d'une structure semiconductrice comprenant une couche semiconductrice et une couche métallique, lequel comprend les étapes consistant à : a) fournir une couche semiconductrice comprenant des défauts et/ou des dislocations, b) enlever de la matière au niveau d'un ou de plusieurs emplacements des défauts et/ou des dislocations, ce qui forme ainsi des cuvettes dans la couche semiconductrice, c) effectuer une passivation des cuvettes et d) placer la couche métallique par-dessus la couche semiconductrice.
Les inventeurs ont trouvé que les courants de fuite et que la tension de claquage observés au niveau de l'interface métal - semi-conducteur peuvent être réduits et améliorés, respectivement, en enlevant de la matière dans des zones de dislocations et/ou de défauts dans le matériau semiconducteur sans influencer la qualité de la couche métallique. Ici le terme « défaut » est utilisé pour faire référence à toutes dislocations traversantes, dislocations de boucles, défauts d'empilement et joints de grains, etc., dans le matériau. De préférence, l'étape de passivation peut inclure au moins le remplissage partiel des cuvettes avec un matériau diélectrique. En remplissant les cuvettes avec un matériau diélectrique, des courants de fuite supplémentaires peuvent être réduits au niveau de l'interface métal - semiconducteur, et donc on peut améliorer les performances d'un dispositif de puissance. De préférence, l'étape pendant laquelle on enlève de la matière peut comprendre une étape consistant à décaper la surface de la couche semiconductrice préférentiellement au niveau d'un ou de plusieurs emplacements de défauts de telle sorte qu'une ou plusieurs cuvettes soient formées dans la couche semiconductrice. Les cuvettes déjà existantes au niveau des emplacements des défauts de surface peuvent être en même temps agrandies. Les cuvettes sont de préférence suffisamment grandes de façon à ce que le matériau en désordre soit éliminé de la surface de telle sorte que les cuvettes enlèvent les défauts et/ou les dislocations présents à l'intérieur des couches semiconductrices. Un tel décapage permet l'élimination sélective ou préférentielle des zones présentant les défauts et/ou les dislocations en laissant les zones sans défaut. De préférence, le matériau diélectrique peut être choisi parmi l'un quelconque d'un oxyde de silicium, d'un nitrure de silicium et de mélanges de ceux-ci. Un tel matériau diélectrique améliore les propriétés électriques au niveau de l'interface entre les couches métallique et semiconductrice pour les applications du composant.
De préférence, le matériau diélectrique peut remplir complètement les zones à partir desquelles est enlevé la matière à l'étape b). En remplissant complètement les zones décapées, on peut obtenir une couche de surface sensiblement libre de tout défaut. Le remplissage peut être effectué en déposant ou alors en plaçant le matériau diélectrique sur la surface de la couche de façon à occlure les ouvertures de surface des cuvettes et recouvrir toutes parties exposées des parois des cuvettes, mais de sorte à exposer les parties intactes de la surface de la couche semiconductrice situées à distance des cuvettes. De préférence, le procédé peut comprendre une étape de polissage de la surface de la couche semiconductrice après l'étape c). En procédant ainsi, on peut éliminer de la matière en excès déposés sur la surface de la couche semiconductrice. Après le remplissage avec le matériau diélectrique des régions décapées, la surface de la structure du composant à semiconducteur peut être polie de telle sorte que la surface soit une surface pratiquement libre de tout défaut et/ou de toute dislocation. De préférence, l'étape de polissage peut inclure une étape de lissage de surface permettant de lisser la surface passivée de la couche semiconductrice. De façon avantageuse, la couche semiconductrice peut être choisie à partir de l'un quelconque du GaN, du silicium, du silicium étiré, du germanium, du silicium - germanium ou d'un matériau III - V, d'un matériau III/N, d'un alliage binaire, ternaire ou quaternaire comme le GaN, le AIGaN, le AIGanN et autres. De préférence, la couche métallique peut être choisie à partir de l'un de l'AI, de l'Au, du Pt, du chrome, du palladium, du tungstène, du molybdène ou de siliciures provenant du même matériau polycristallin ou amorphe et d'alliages ou de combinaisons de ceux-ci. Ces métaux procurent des barrières Schottky possédant les propriétés électriques souhaitées, et ils présentent une adhérence souhaitée avec les matériaux choisis pour la couche semiconductrice. De préférence, la couche métallique est procurée par un quelconque des procédés de dépôt physique en phase vapeur (PVD), de pulvérisation et de dépôt chimique en phase vapeur de telle sorte que la couche métallique présente des propriétés d'adhérence souhaitables avec la couche semiconductrice sous-jacente. Le but de l'invention est également obtenu grâce à une structure semiconductrice comprenant une couche semiconductrice et une couche métallique prévue par-dessus la couche semiconductrice, les cuvettes, au moins partiellement remplies par un matériau diélectrique, étant présentes dans la couche semiconductrice De façon avantageuse, la couche métallique est prévue sur la couche semiconductrice et les cuvettes s'étendent jusqu'à l'interface avec la couche métallique. Avec une telle interface métal - semiconducteur, les caractéristiques de tension de claquage et les courants de fuite peuvent être améliorés et réduits respectivement dans les composants qui suivent. De préférence, le matériau diélectrique peut être choisi parmi l'un quelconque d'un oxyde de silicium, d'un nitrure de silicium et de mélanges de ceux-ci. Un tel matériau diélectrique améliore les propriétés électriques au niveau de l'interface entre les couches métallique et semiconductrice pour les applications du composant.
De préférence, le matériau diélectrique peut remplir complètement les une ou plusieurs zones. En remplissant complètement les zones décapées, on obtient une couche de surface sensiblement libre de tout défaut. Conformément à un mode de réalisation préféré, les cuvettes remplies avec le matériau diélectrique peuvent être disposées au sommet de dislocations et/ou de défauts dans la couche semiconductrice. Par conséquent on peut empêcher un impact négatif des défauts et/ou des dislocations sur la tension de claquage. Le but de la présente invention est également obtenu par un composant utilisant la structure semiconductrice tel qu'elle est décrite ci-dessus. Des modes de réalisation spécifiques de la présente invention deviendront plus évidents à partir de la présente description par référence aux dessins annexés, dans lesquels Les figures la à le illustrent un premier mode de réalisation d'un procédé destiné à préparer une structure semiconductrice comportant une couche semiconductrice et une couche métallique.
Les figures 1a à le illustrent le procédé de fabrication d'une structure semiconductrice en fonction du premier mode de réalisation de l'invention. La figure la illustre une vue en coupe transversale de la structure 1 d'un semiconducteur de démarrage. La structure 1 du semiconducteur comprend un substrat 3 et une couche semiconductrice 5 prévue par-dessus le substrat 3. D'autres couches, comme des couches tampon, etc., peuvent être présentes entre le substrat 3 et la couche semiconductrice 5. Le substrat 3 dans ce mode de réalisation sert de matériau de démarrage pour la croissance épitaxiale de la couche semiconductrice 5, et il est par exemple un substrat de SiC, de saphir ou autre. La couche semiconductrice 5 est d'un matériau semiconducteur, de préférence du GaN, mais peut provenir également de silicium, de silicium étiré, de germanium, de silicium - germanium ou d'un matériau III - V, d'un matériau III/N tel qu'un alliage binaire, ternaire ou quaternaire comme le GaN, le AIGaN, le AIGanN et autres. La couche semiconductrice 5 peut être prévue par-dessus le substrat 3 par l'intermédiaire d'un processus de croissance épitaxiale, ou bien elle peut être sinon prévue par-dessus le substrat 3, par exemple grâce à un transfert de couches et autre. Dans le cas d'un transfert de couches, la couche semiconductrice 5 peut être séparée d'un substrat massif par implantation d'espèces ioniques suivant une technologie de type Smart CutTM et soudée au substrat 3. La couche semiconductrice 5 peut également provenir de croissance par épitaxie sur un substrat formant germe avant transfert. Conformément à une variante, le substrat 3 pourrait également être un substrat comprenant des couches transférées, tel qu'un substrat de type GaNOS correspondant à un substrat de saphir avec une couche transférée de GaN qui sera utilisée comme couche formant germe. Ce type de substrat pourrait comprendre des couches métalliques ou isolantes comme couches de liaison entre la couche transférée et le substrat en fonction des propriétés souhaitées, par exemple la conductivité électrique ou thermique, etc. Le substrat 3 pourrait également être un substrat formant gabarit, par exemple un substrat de saphir comportant une couche mince de GaN ayant crû sur celui-ci. Dans ce mode de réalisation, la couche semiconductrice 5 est dopée avec un agent dopant 25 de type n ou p. La couche semiconductrice 5 peut être dopée avec un dosage faible ou fort de dopants en fonction de l'application. La couche semiconductrice 5, telle qu'elle est illustrée sur la figure 1a comprend une pluralité de défauts et/ou de dislocations 11 a à 11 c. Les défauts et/ou dislocations 11 a à Il c dans la couche semiconductrice 5 peuvent être dus à une non correspondance de réseaux cristallins 30 ou à des coefficients de dilatation thermique différents par rapport au matériau du substrat 3 ou du substrat formant germe.
Dans un mode de réalisation de la présente invention, les défauts et/ou dislocations 11 b à 11d peuvent se produire au niveau d'une zone 3a au voisinage entre le substrat 3 et la couche semiconductrice 5, par exemple en raison d'une non correspondance de propriétés cristallines et/ou physiques entre le matériau du substrat 3 et le matériau de la couche semiconductrice 5, et le défaut Il a peut se produire en raison d'une dislocation de boucle. Les défauts et/ou dislocations 11a à 11d peuvent se poursuivre et/ou se propager le long de la direction de l'épaisseur de la couche semiconductrice 5 jusqu'à la surface de la couche semiconductrice 5. Les défauts et/ou dislocations 11a à 11d s'étendent de manière caractéristique jusqu'à une surface exposée 13 de la couche semiconductrice 5. La surface exposée 13 présente de manière caractéristique une densité de défauts ou de dislocations de surface allant jusqu'à 1 x 10' cm-2 pour des matériaux III-N tels que le GaN. Pour des matériaux de Si ou de Ge ou pour des alliages Sil..yGey, où y > 0,2, la densité de défauts est inférieure à 1 x 106 cm-2. Ces valeurs dépendent cependant fortement de l'épaisseur de la couche 5, comme cela sera expliqué ci-dessous.
L'invention est intéressante en dessous d'une certaine densité de dislocations qui est réellement une fonction de l'épaisseur de la couche. Effectivement, en fonction de l'épaisseur de la couche, la taille de la cuvette formée par décapage est plus ou moins importante et l'intégralité des cuvettes pourrait recouvrir la surface totale du semiconducteur, de telle sorte que l'on devrait polir le matériau jusqu'à un certain niveau afin de retrouver le matériau semiconducteur. De manière caractéristique, lorsque la couche est du GaN de 500 nm d'épaisseur, la cuvette après décapage présente un diamètre d'environ 1 lm. Dans ce cas, le matériau devrait présenter une densité de dislocations en dessous de 1 x 10' /cm2, afin d'obtenir un matériau de GaN au niveau de la surface 13 pour empêcher un polissage inutile dans la couche de GaN. Si la couche présente une épaisseur de 100 nm, la cuvette aura une dimension de 200 nm et la densité de dislocations pourrait s'élever jusque à 1 x 108 /cm2. La densité de défauts est mesurée de manière caractéristique par des procédés connus dans la technique, y compris la microscopie de forces atomiques, la microscopie optique, la microscopie électronique par balayage et la microscopie par transmission électronique.
Conformément au présent mode de réalisation, le procédé préféré de mesure de la densité de défauts est celui par microscopie par transmission électronique (TEM).
De tels défauts et/ou dislocations 11a à 11d entravent les performances de la structure du composant semiconducteur 1, par exemple en ce qui concerne la tension de claquage, les courants de fuite, et ils affectent en outre négativement la qualité de la surface exposée 13. La figure 1 b illustre une étape consistant à enlever de la matière en démarrant depuis la surface exposée 13 de la couche semiconductrice 5. LA matière est enlevée au niveau d'un ou plusieurs emplacements des défauts et/ou dislocations 11 a à 11 d. Le matériau peut être éliminé, par exemple, par un décapage sélectif ou préférentiel en utilisant un produit comme du HCI pour, par exemple, des matériaux de type III-N et à base de silicium. Un tel décapage crée une pluralité de régions décapées 13a à 13d sur la surface exposée 13.
Conformément à un mode de réalisation de l'invention, l'étape d'élimination des matériaux est exécutée au moins jusqu'à ce que les défauts et/ou dislocations 11 a à 11d soient éliminés depuis le voisinage de la surface exposée 13. Ainsi, la zone de champ électrique élevé est sensiblement libre de défauts et/ou dislocations. Ceci conduit à des performances améliorées du composant à semiconducteur du fait que les propriétés de tension de claquage et les caractéristiques de courant de fuite sont optimisées. La surface exposée 13 ayant subi un décapage pour former les zones 13a à 13d fera alors l'objet d'une passivation pour d'autres étapes de la fabrication du composant. La figure 1 c illustre une étape consistant à remplir les zones 13a à 13d avec une couche diélectrique ou un matériau diélectrique 15. Conformément à une variante, le remplissage pourrait être partiel. Afin de remplir les cuvettes, un diélectrique 15 est déposé sur la surface exposée 13 de telle sorte que les zones 13a à 13c soient au moins partiellement remplies par le matériau diélectrique 15. Le remplissage du matériau diélectrique peut être effectué par dépôt en utilisant un procédé quelconque parmi le dépôt chimique en phase vapeur (CVD), le dépôt chimique en phase vapeur assisté par plasma (PECVD), le dépôt chimique en phase vapeur à basse pression (LPCVD) ou alors en plaçant le matériau diélectrique sur la surface exposée 13 de la couche semiconductrice 5 de façon à occlure les ouvertures de surface des cuvettes et couvrir toute partie exposée sur les parois des cuvettes. Dans ce mode de réalisation, le matériau diélectrique 15, en fonction de l'application, peut être choisi à partir de l'un quelconque d'un oxyde de silicium, d'un nitrure de silicium et de mélanges de ceux-ci.
Dans ce mode de réalisation de la présente invention, comme illustré sur la figure 1 c, le matériau diélectrique 15 remplit complètement les zones 13a à 13c. En outre, le matériau diélectrique 15 de ce mode de réalisation ne remplit pas seulement complètement les zones 13a à 13d mais il est également prévu par-dessus la couche semiconductrice 5 jusqu'à une épaisseur D. L'épaisseur D peut être déterminée par une quelconque technique connue telle que l'ellipsométrie optique et autre. Conformément au présent mode de réalisation, l'épaisseur D est sensiblement au moins égale à la profondeur d'une cuvette représentée sur la figure 1c pour recouvrir au moins le niveau de la surface 13 de la couche semiconductrice 5.
La figure 1d illustre une étape consistant à polir la surface 17 du matériau diélectrique 15. Le matériau diélectrique 15 est poli en utilisant une quelconque technique classique telle qu'un polissage chimico mécanique (CMP). Le matériau diélectrique 15 est poli de telle sorte que le matériau diélectrique en excès par-dessus la couche semiconductrice 5 soit éliminé et que les zones 13a à 13d restent remplies par le matériau diélectrique 15' restant. La surface de la structure du composant à semiconducteur est polie de telle sorte que la surface comprenne des zones sans défaut et/ou dislocation 11a à 11d et sans matériau diélectrique en excès. Le matériau diélectrique en excès se rapporte aux parties du matériau diélectrique qui sont déposées sur la surface exposée 13 mais qui n'occluent pas les ouvertures de surface des cuvettes. Le matériau diélectrique en excès est éliminé pendant l'étape de polissage. Un processus de lissage de surface peut également être effectué sur la surface exposée 13. La rugosité finale de la surface 13 après les étapes de polissage avant dépôt d'une couche métallique 7 est par exemple d'environ quelques nanomètres pour un matériau de type 111-N comme du GaN et inférieure à 1 nm pour des matériaux à base de Si, Si-Ge sur une plage de 5 x 5 micromètres. La structure semiconductrice 1', telle qu'elle est illustrée sur la figure 1d, présente moins de défauts et/ou de dislocations par comparaison à la structure semiconductrice 1 illustrée sur la figure 1a en raison de l'élimination de défauts et/ou de dislocations des zones 13a à 13d qui s'étendent au travers de la couche semiconductrice 5. En outre, la structure semiconductrice possède une qualité électrique améliorée due à la passivation de la surface de la couche semiconductrice 5 avec le matériau diélectrique 15.
La figure le illustre une étape consistant à placer une couche métallique 7 par-dessus la couche semiconductrice 5 sans défaut, en formant ainsi une jonction métal - semiconducteur. En possédant les cuvettes de passivation, les courants de fuite dans la zone interface entre la couche semiconductrice et la couche métallique peuvent être réduits, et on peut obtenir des caractéristiques de tension de claquage améliorées en particulier au voisinage de ladite interface.. Conformément à l'invention, la structure semiconductrice comprend une diode à barrière Schottky avec la couche semiconductrice 5 et avec la couche métallique 7 formant la jonction métal - semiconducteur. Donc, grâce à cette diode Schottky, on peut réduire les courants de fuite ce qui autorise ainsi un composant présentant des caractéristiques améliorées vis-à-vis d'un champ électrique élevé. De préférence, la couche métallique (7) peut être choisie à partir de l'un parmi l'AI, I'Au, le Pt, le chrome, le palladium, le tungstène, le molybdène ou des siliciures provenant de ceux-ci, pour par exemple du SiPt2 et des alliages ou des combinaisons de ceux-ci, ainsi que d'autres métaux possédant des barrières Schottky et une adhérence aux matériaux semiconducteurs appropriées. La couche métallique peut également être un matériau polycristallin ou amorphe. La couche métallique peut être déposée par exemple par dépôt physique en phase vapeur (PVD), par pulvérisation, par dépôt chimique en phase vapeur (CVD) et autres.
De préférence, le substrat 3 est éliminé ou séparé de la couche semiconductrice 5 et il peut être recyclé s'il ne présente pas les propriétés correctes pour une application suivante. Les fonctions individuelles des différents modes de réalisation peuvent être combinées indépendamment l'une de l'autre afin d'atteindre d'autres variantes des modes de réalisation de l'invention.
Les modes de réalisation de l'invention ont pour avantage que l'on peut observer des performances améliorées par rapport à la tension de claquage lorsque les défauts et/ou dislocations depuis la surface de la couche semiconductrice sont éliminées avant que la couche métallique soit fournie. En outre, on peut observer un courant de fuite réduit au voisinage de l'interface entre la couche métal - semiconducteur.

Claims (14)

  1. REVENDICATIONS1. Procédé de fabrication d'une structure semiconductrice comprenant une couche semiconductrice (5) et une couche métallique (7), le procédé comprenant les étapes consistant à : a) fournir une couche semiconductrice (5) comprenant des défauts et/ou des dislocations (11 a, 11 b, 11 c), b) enlever de la matière au niveau d'un ou de plusieurs emplacements des défauts et/ou dislocations (11 a, 11 b, 11 c), en formant ainsi des cuvettes (13a, 13b, 13c) dans la couche semiconductrice (5) c) effectuer une passivation des cuvettes (13a, 13b, 13c), et d) placer la couche métallique (7) par-dessus la couche semiconductrice (5).
  2. 2. Procédé selon la revendication 1, dans lequel l'étape de passivation c) inclut une étape de remplissage au moins partiel des cuvettes avec un matériau diélectrique (15).
  3. 3. Procédé selon la revendication 1 ou 2, dans lequel l'étape b) d'enlèvement de matière comprend une étape consistant à décaper la surface de la couche semiconductrice (5) préférentiellement au niveau d'un ou de plusieurs emplacements des défauts et/ou dislocations (11 a, 11 b, 11 c).
  4. 4. Procédé selon la revendication 2 ou 3, dans lequel le matériau diélectrique (15) est choisi à partir de l'un quelconque d'un oxyde de silicium, d'un nitrure de silicium et de mélanges de ceux-ci.
  5. 5. Procédé selon l'une quelconque des revendications 2 à 4, dans lequel le matériau diélectrique (15) remplit complètement les cuvettes (13a, 13b, 13c) formées à l'étape b).
  6. 6. Procédé selon l'une quelconque des revendications 1 à 5, comprenant en outre une étape e) consistant à polir la surface de la couche semiconductrice (5) après l'étape c) et avant l'étape d).
  7. 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel la couche métallique est procurée par l'un quelconque d'un dépôt physique en phase vapeur (PVD), d'une pulvérisation et d'un dépôt chimique en phase vapeur.
  8. 8. Procédé selon la revendication 7, dans lequel la couche semiconductrice (5) est choisie à partir de l'un quelconque du GaN, de silicium, de silicium étiré, de germanium, de silicium - germanium ou d'un matériau III - V, d'un matériau 111/N, d'un alliage binaire, ternaire ou quaternaire comme le GaN, le AIGaN, le AIGanN et autres, et la couche métallique est choisie à partir de l'un quelconque de l'AI, l'Au, le Pt, le chrome, le palladium, le tungstène, le molybdène ou des siliciures provenant de ceux-ci, d'un matériau polycristallin ou amorphe et d'alliages ou de combinaisons de ceux-ci.
  9. 9. Structure semiconductrice comprenant une couche semiconductrice (5) et une couche métallique (7), prévue par-dessus la couche semiconductrice (5), dans laquelle des cuvettes, au moins partiellement remplies d'un matériau diélectrique (15), sont présentes dans la couche semiconductrice (5).
  10. 10. Structure semiconductrice selon la revendication 9, dans laquelle la couche métallique (7) est prévue sur la couche semiconductrice (5) et les cuvettes s'étendent jusqu'à l'interface avec la couche métallique (7).
  11. 11. Structure semiconductrice selon la revendication 9 ou 10, dans laquelle le matériau diélectrique (15) est choisi à partir de l'un quelconque d'un oxyde de silicium, d'un nitrure de silicium et de mélanges de ceux-ci.
  12. 12. Structure semiconductrice selon l'une quelconque des revendications 9 à 11, dans laquelle le matériau diélectrique (15) remplit complètement les cuvettes.
  13. 13. Structure semiconductrice selon l'une quelconque des revendications 9 à 11, dans laquelle les cuvettes remplies avec le matériau diélectrique sont disposées au sommet de dislocations et/ou de défauts dans la couche semiconductrice.
  14. 14. Dispositif utilisant la structure semiconductrice conforme à l'une quelconque des revendications 9 à 13, en particulier une diode Schottky.
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