FR2969813A1 - Procédé de fabrication d'un dispositif semi-conducteur - Google Patents

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Abstract

La présente invention se rapporte à un procédé permettant de fabriquer un substrat pour un composant à semiconducteur comprenant une zone formant interface (9) entre une première couche (5) et une seconde couche (7) présentant des propriétés électriques différentes, ainsi qu'une surface exposée (13), la seconde couche (7) incluant au moins des défauts et/ou des dislocations (11a, 11b, 11c), le procédé comprenant les étapes consistant à : a) éliminer un matériau au niveau d'un ou de plusieurs emplacements des défauts et/ou dislocations, en formant ainsi des cuvettes (13a à 13d), les cuvettes coupant la zone formant interface (9) et, b) effectuer une passivation des cuvettes (13a à 13d). L'invention se rapporte également à la structure correspondante d'un composant à semiconducteur.

Description

Procédé de fabrication d'un dispositif semiconducteur La présente invention se rapporte à un procédé de fabrication d'un substrat pour composant à semiconducteur et à un substrat pour composant à semiconducteur. En particulier, l'invention se rapporte à un procédé de fabrication d'un substrat pour composant à semiconducteur et à un substrat pour composant à semiconducteur destinés à améliorer les performances de composants à semiconducteur, en particulier des composants de puissance à semiconducteur et/ou des composants photovoltaïques. Les composants de puissance à semiconducteur sont des composants à semiconducteur utilisés, par exemple, en tant que commutateurs ou redresseurs dans des circuits électroniques de puissance, des circuits intégrés et autres. Les composants photovoltaïques comprennent des composants à semiconducteur configurés pour transformer des rayonnements électromagnétiques en énergie électrique. De manière caractéristique, une structure de composant de puissance à semiconducteur ou de composant photovoltaïque utilise une jonction p-n, et l'intensité de champ électrique dans le composant est maximisée au niveau d'une zone formant interface, telle que la jonction interne métallurgique entre le matériau de type p et le matériau de type n du composant. Des composants de puissance à semiconducteur peuvent inclure par exemple une diode Schottky à base de GaN. Des composants photovoltaïques peuvent inclure, par exemple, une cellule solaire.
Des défauts et/ou des dislocations dans un matériau semiconducteur affectent la qualité de la couche de surface qui a crû par-dessus le matériau semiconducteur. De plus, des couches supplémentaires prévues sur la couche de surface, par exemple par dépôt, peuvent être également affectées par les défauts et/ou les dislocations. Dans un composant de puissance à semiconducteur ou dans un composant photovoltaïque, les défauts et/ou dislocations comme, par exemple, des dislocations traversantes, qui sont présents à l'intérieur de la couche semiconductrice, dégradent les performances du composant, par exemple, en affectant la tension de claquage du composant ou en affectant la conversion d'énergie, respectivement. Une tension de claquage médiocre dans le composant de puissance à semiconducteur peut empêcher des performances élevées sous des hautes tensions.
Afin de gérer les défauts, on a besoin d'utiliser des matériaux de démarrage onéreux et massifs, tels qu'une tranche massive de GaN présentant une faible densité de défauts. Afin de réduire l'influence de défauts dans des structures multicouche, le document de la technique antérieure WO 2008/141324 A2 propose un procédé dans lequel les défauts de surface présent dans une couche épitaxiale sont recouverts d'un matériau de masquage avant de faire croître une nouvelle couche sur la première couche recouverte avec les coiffes. Un autre procédé est décrit dans le document US 2004/0067648 Al. Pendant la croissance d'une couche, une pluralité de cuvettes de décapage est formée sur chaque extrémité des dislocations. II est alors placé un film de revêtement amorphe sur la surface interne de chaque cuvette de décapage afin d'éviter toute croissance cristalline sur celle-ci. À la suite de cela, la croissance de la même couche se poursuit et la densité des dislocations au-dessus des régions du film de revêtement amorphe est dépeinte comme étant réduite.
C'est un but de la présente invention de fournir un procédé de fabrication d'un substrat pour composant à semiconducteur et un substrat pour composant à semiconducteur qui peuvent être fondés sur l'utilisation des films minces alors qu'en même temps on améliore les performances pour le composant. Le but de l'invention est atteint grâce à un procédé permettant de fabriquer un substrat pour un composant à semiconducteur comprenant une zone formant interface entre une première couche et une seconde couche présentant des propriétés électriques différentes, ainsi qu'une surface exposée, la seconde couche incluant au moins des défauts et/ou des dislocations, le procédé comprend les étapes consistant à : a) enlever de la matière au niveau d'un ou de plusieurs emplacements des défauts et/ou dislocations, en formant ainsi des cuvettes, les cuvettes coupant la zone formant interface et, b) effectuer une passivation des cuvettes. En éliminant de la matière au niveau d'un ou plusieurs emplacements des défauts et/ou dislocations et en effectuant une passivation de ces zones, les zones au voisinage des défauts et/ou dislocations peuvent également être passivées, ce qui fait que l'on peut obtenir des performances améliorées pour un composant de puissance et/ou un composant photovoltaïque. De préférence, l'étape de passivation peut inclure au moins le remplissage partiel des cuvettes avec un matériau diélectrique. En remplissant les cuvettes avec un matériau diélectrique, on peut obtenir des performances améliorées d'un composant de puissance et/ou d'un composant photovoltaïque en raison d'une passivation améliorée et efficace.
De préférence, la première couche peut comprendre un matériau semiconducteur incluant une première impureté, et la seconde couche peut comprendre un matériau semiconducteur incluant une seconde impureté différente de la première. Les première et seconde impuretés peuvent être des éléments dopants tels que des agents dopants de type p ou de type n. En particulier, la zone formant interface peut être une jonction métallurgique, la jonction métallurgique étant une jonction formée en faisant toucher la première couche comprenant le matériau semiconducteur, incluant la première impureté, et la seconde couche comprenant le matériau semiconducteur incluant la seconde impureté. Par exemple, dans une diode comportant une jonction p-n, une droite divisant un matériau semiconducteur de type p et un matériau semiconducteur de type n représente la zone formant interface ou jonction métallurgique. Grâce à des zones avec matériau éliminé coupant la zone formant interface, les défauts et/ou dislocations sont éliminés de la zone présentant le champ électrique le plus élevé. De préférence, l'étape d'enlèvement de matière peut comprendre une étape consistant à décaper la surface de la couche exposée, préférentiellement au niveau d'un ou de plusieurs emplacements de défauts, de telle sorte qu'une ou plusieurs cuvettes soient formées, ou que des cuvettes existantes soient en outre exposées au niveau des emplacements des défauts de surface. Ici le terme « défaut » est utilisé pour faire référence à toutes dislocations traversantes, dislocations de boucles, défauts d'empilement et joints de grains dans le matériau. Les cuvettes sont de préférence suffisamment grandes pour que le matériau en désordre soit éliminé de la surface de telle sorte que les cuvettes enlèvent les défauts et/ou les dislocations présents à l'intérieur des couches semiconductrices au travers de la zone formant interface. Un tel décapage permet l'élimination sélective ou préférentielle des zones présentant les défauts et/ou les dislocations en laissant les zones sans défaut.
De préférence, le matériau diélectrique peut être choisi parmi l'un quelconque d'un oxyde de silicium, d'un nitrure de silicium et de mélanges de ceux-ci. Un matériau diélectrique choisi parmi les matériaux ci-dessus aide à supprimer les défauts et/ou dislocations dans des couches qui sont ensuite placées par-dessus le matériau diélectrique. De préférence, le matériau diélectrique peut remplir complètement les zones à partir desquelles est éliminé la matière à l'étape a). En remplissant complètement les zones décapées, on peut obtenir une couche de surface sensiblement libre de tout défaut. Le remplissage peut être effectué en déposant ou en faisant croître ou alors en plaçant le matériau diélectrique sur la surface de la couche de façon à occlure les ouvertures de surface des cuvettes et recouvrir toutes parties exposées des parois des cuvettes, mais de sorte à exposer les parties intactes de la surface de la couche semiconductrice situées à distance des cuvettes.
De préférence, le procédé peut comprendre une étape consistant à polir la surface du composant à semiconducteur après l'étape b), la structure du composant à semiconducteur étant polie jusqu'à ce que la surface de la seconde couche soit restaurée. Après le remplissage avec le matériau diélectrique des régions décapées, la surface du substrat du composant à semiconducteur peut être polie de telle sorte que la surface soit une surface pratiquement libre de tout défaut et/ou de toute dislocation. En agissant ainsi, la surface peut être de grande qualité est prête pour d'autres étapes de fabrication comprenant la fourniture, par exemple par dépôt ou par croissance de couches supplémentaires par-dessus le substrat du composant à semiconducteur. De préférence, le substrat du composant à semiconducteur peut comprendre un transistor, une diode ou un composant photovoltaïque tel qu'une cellule solaire de telle sorte que l'on puisse réaliser un composant à semiconducteur présentant moins de défauts et/ou de dislocations et que des couches Schottky puissent être formées par-dessus le transistor, la diode ou la cellule solaire. Le but de l'invention est également atteint grâce à un substrat pour un composant à semiconducteur comprenant une zone formant interface entre une première couche et une seconde couche présentant des propriétés différentes, des cuvettes s'étendant au travers de la seconde couche et au moins partiellement dans la première couche de façon à croiser la zone formant interface, les cuvettes étant au moins partiellement remplies d'un matériau diélectrique. Grâce à cette structure du composant à semiconducteur, par exemple, des films minces de GaN peuvent être utilisés et on peut encore obtenir des tensions de claquage encore élevées. De préférence, la première couche peut comprendre un matériau semiconducteur incluant une première impureté, et la seconde couche peut comprendre un matériau semiconducteur incluant une seconde impureté différente de la première. Les première et seconde impuretés peuvent être des éléments dopants tels que des agents dopants de type p ou de type n. En particulier, la zone formant interface peut être une jonction métallurgique, la jonction métallurgique étant une jonction formée en faisant toucher la première couche comprenant le matériau semiconducteur incluant la première impureté et la seconde couche comprenant le matériau semiconducteur incluant la seconde impureté. Par exemple, dans une diode comportant une jonction p-n, une droite divisée en un matériau semiconducteur de type p et un matériau semiconducteur de type n représente la zone formant interface ou jonction métallurgique. De préférence, le matériau semiconducteur peut être un matériau III/N, la première impureté est du silicium et la seconde impureté est du magnésium. De préférence, le matériau diélectrique peut être choisi parmi l'un quelconque d'un oxyde de silicium, d'un nitrure de silicium et de mélanges de ceux-ci. Un matériau diélectrique choisi parmi les matériaux ci-dessus aide à supprimer les défauts et/ou dislocations dans des couches qui sont ensuite placées par-dessus le matériau diélectrique. De préférence, le matériau diélectrique peut remplir complètement les une ou plusieurs zones. En remplissant complètement les zones décapées, on peut obtenir une couche de surface libre de tout défaut.
Conformément à un mode de réalisation préféré, les cuvettes remplies avec le matériau diélectrique peuvent être disposées au sommet de dislocations et/ou de défauts dans la première couche. Par conséquent, on peut empêcher la présence de tels défauts et/ou dislocations dans la zone de transition entre les première et seconde couches. Le but de l'invention est également atteint par un composant de puissance à semiconducteur tel qu'un transistor, une diode ou un composant photovoltaïque tel qu'une cellule solaire incluant le substrat de la présente invention de telle sorte que l'on puisse réaliser un composant à semiconducteur présentant moins de défauts et/ou de dislocations. Des modes de réalisation spécifiques de la présente invention deviendront plus évidents à partir de la présente description par référence aux dessins annexés, dans lesquels La figure 1 a illustre la section en coupe d'un substrat de démarrage utilisé, par exemple, pour fabriquer un substrat pour une structure de composant à semiconducteur conformément à un mode de réalisation de la présente invention, la figure 1b illustre une étape consistant à enlever de la matière à partir d'une zone exposée du substrat du composant à semiconducteur tel qu'il est illustré sur la figure 1a, la figure 1 c illustre une étape consistant à remplir des zones, à partir desquelles de la matière a été éliminés, avec un matériau diélectrique, et la figure Id illustre une étape de polissage de la surface exposée du substrat du composant à semiconducteur tel qu'il est illustré sur la figure l c. Les figures la à 1d illustrent le procédé de fabrication d'un substrat pour un composant à semiconducteur conforme à l'invention.
La figure la illustre une vue en coupe transversale d'une zone de jonction p-n appartenant à la structure d'un composant à semiconducteur 1 conformément à un mode de réalisation de la présente invention. La structure du composant à semiconducteur 1 comprend un substrat 3, une première couche semiconductrice 5 prévue par-dessus le substrat 3, une seconde couche semiconductrice 7 prévue par-dessus la première couche semiconductrice 5 et une zone formant interface 9 entre la première couche semiconductrice 5 et la seconde couche semiconductrice 7. En variante, la structure de composant à semiconducteur 1 peut comprendre plus de deux couches semiconductrices par-dessus le substrat 3. Le substrat 3 sert de matériau de démarrage pour la croissance des première et seconde couches, et il est par exemple un substrat de SiC, de saphir ou autre. Les première et seconde couches semiconductrices 5 et 7 sont constituées d'un matériau semiconducteur, de préférence du GaN, mais pourraient provenir également de silicium, de silicium étiré, de germanium, de silicium - germanium ou d'un matériau III - V, d'un matériau III/N, d'un alliage binaire, ternaire ou quaternaire comme le GaN, le InGaN, le AIGanN et autres. Les première et seconde couches semiconductrices 5et 7 peuvent être placées par-dessus le substrat 3 par l'intermédiaire d'un processus de croissance épitaxiale, ou bien elles peuvent être sinon placées par-dessus le substrat 3, par exemple grâce à un transfert de couches et autre. Conformément à une variante, le substrat 3 pourrait également être un substrat comprenant des couches transférées, tel qu'un substrat de type GaNOS correspondant à un substrat de saphir avec une couche transférée de GaN. Les couches transférées pourraient comprendre des couches métalliques ou isolantes en fonction des propriétés souhaitées, par exemple la conductivité électrique ou la conductivité thermique, etc. Le substrat 3 pourrait également être un substrat formant gabarit, par exemple un substrat de saphir comportant une couche mince de GaN ayant crû sur celui-ci. Dans ce mode de réalisation, la première couche semiconductrice 5 est dopée avec une impureté de type n et la seconde couche semiconductrice 7 est dopée avec une impureté de type p. Dans une variante, la première couche semiconductrice 5 peut être dopée avec une impureté de type p et la seconde couche semiconductrice 7 peut être dopée avec une impureté de type n. La zone formant interface 9 entre la première couche de type n 5 et la seconde couche de type p 7 forme une jonction métallurgique. Dans une variante, dans une diode à jonction p-n, la première couche semiconductrice 5 est dopée avec du silicium et la seconde couche semiconductrice 7 est dopée avec du magnésium. La seconde couche semiconductrice 7 inclut une pluralité de défauts et/ou de dislocations 11 a à 11 d. Les défauts et/ou dislocations 11 a à Il d dans la seconde couche semiconductrice 7 peuvent être dus à une non correspondance de propriétés cristallines et/ou physiques par rapport au matériau de la première couche semiconductrice 5. Dans un mode de réalisation de la présente invention, une pluralité de défauts et/ou dislocations 11 b à 11 c se produit au niveau d'une zone 3a au voisinage entre le substrat 3 et la première couche semiconductrice 5, par exemple en raison d'une non correspondance de propriétés cristallines et/ou physiques entre le matériau du substrat 3 et le matériau de la première couche semiconductrice 5, et le défaut 11 a peut être dû à une dislocation de boucle. Les défauts et/ou dislocations 11a à 11d se poursuivent et/ou se propagent le long de la direction de l'épaisseur de la couche semiconductrice 5 jusqu'à la surface de la seconde couche semiconductrice 7. Les défauts et/ou dislocations 11a à 11d s'étendent par-dessus la zone interface 9 et, de manière caractéristique, jusqu'à une surface exposée 13 de la seconde couche semiconductrice 7. La surface exposée 13 présente de manière caractéristique une densité de défauts et/ou de dislocations de surface allant jusqu'à 1 x 10' cm-2 pour des matériaux III-N tels que le GaN. Pour des matériaux de Si ou de Ge ou pour des alliages Si,_yGey, où y > 0,2, la densité de défauts est inférieure à 1 x 106 cm-2. Ces valeurs dépendent cependant fortement de l'épaisseur de la couche 7, comme cela sera expliqué ci-dessous. L'invention est intéressante en dessous d'une certaine densité de dislocations qui est réellement une fonction de l'épaisseur de la couche. Effectivement, en fonction de l'épaisseur de la couche, la taille de la cuvette formée par décapage est plus ou moins importante et l'intégralité des cuvettes pourrait recouvrir la surface totale du semiconducteur, de telle sorte que l'on devrait polir le matériau jusqu'à un certain niveau afin de retrouver le matériau semiconducteur.
De manière caractéristique, lorsque la couche est du GaN de 500 nm d'épaisseur, la cuvette après décapage présente un diamètre d'environ 1 µm. Dans ce cas, le matériau devrait présenter une densité de dislocations en dessous de 10' /cm2, afin d'obtenir un matériau de GaN au niveau de la surface 13 pour empêcher un polissage inutile dans la couche de GaN. Si la couche présente une épaisseur de 100 nm, la cuvette aura une dimension de 200 nm et la densité de dislocations pourrait s'élever à 10$ /cm2. La densité de défauts est mesurée de manière caractéristique par des procédés connus dans la technique, y compris la microscopie de forces atomiques, la microscopie optique, la microscopie électronique par balayage et la microscopie par transmission électronique. Conformément au présent mode de réalisation, le procédé préféré de mesure de la densité de défauts est par microscopie par transmission électronique (TEM). De tels défauts et/ou dislocations 11 a à Il d entravent les performances de la structure du composant à semiconducteur 1, par exemple en ce qui concerne la tension de claquage, et ils affectent en outre négativement la qualité de la surface exposée 13, ce qui présente un impact négatif sur la qualité de toutes couches supplémentaires prévues par-dessus.
Les figures 1 b à Id illustrent un procédé conforme à un premier mode de réalisation de la présente invention qui fournit une aide pour surmonter les problèmes mentionnés ci-dessus. La figure 1 b illustre une étape consistant à enlever de la matière en démarrant depuis la surface exposée 13. La matière est éliminée au niveau d'un ou plusieurs emplacements des défauts et/ou dislocations 11a à 11d. La matière peut être enlevée, par exemple, par un décapage sélectif ou préférentiel. Un tel décapage crée une pluralité de régions décapées 13a à 13d sur la surface exposée 13. Conformément à l'invention, l'étape d'élimination de matière est exécutée au moins jusqu'à ce que la zone interface 9 soit exposée ou révélée et même au-delà, de telle sorte que la zone d'élimination de matière coupe la zone formant interface 9. Grâce à l'étape d'élimination de matière, les défauts et/ou dislocations 11a à 11d dans les zones de champ électrique élevé de la structure du composant à semiconducteur sont éliminés au niveau de l'interface 9. Ceci conduit à des performances améliorées du composant à semiconducteur du fait que les propriétés de tension de claquage sont optimisées. La surface exposée 13 ayant subi un décapage pour former les zones 13a à 13d fera alors l'objet d'une passivation pour d'autres étapes de la fabrication du composant. La figure 1c illustre l'étape consistant à remplir au moins partiellement les zones 13a à 13d avec une couche diélectrique ou un matériau diélectrique 15. Pour ce faire, la couche diélectrique 15 est déposée sur la surface exposée 13 de telle sorte que les zones 13a à 13d soient au moins partiellement remplies avec le matériau diélectrique 15. Le remplissage de matériau diélectrique peut être effectué par dépôt en utilisant l'un quelconque parmi le dépôt chimique en phase vapeur (CVD), le dépôt chimique en phase vapeur assisté par plasma (PECVD), le dépôt chimique en phase vapeur à basse pression (LPCVD), ou par croissance, ou alors en plaçant le matériau diélectrique sur la surface exposée 13 de la couche semiconductrice 7 de façon à occlure les ouvertures de surface des cuvettes et couvrir toute partie exposée des parois des cuvettes, mais de sorte à ce que les parties intactes de la surface à distance des cuvettes soient exposées. Dans ce mode de réalisation, le matériau diélectrique 15, en fonction de l'application, peut être choisi à partir de l'un quelconque d'un oxyde de silicium, d'un nitrure de silicium et de mélanges de ceux-ci. Dans ce mode de réalisation de la présente invention, comme illustré sur la figure 1c, le matériau diélectrique 15 remplit complètement les zones 13a à 13d. En outre, le matériau diélectrique 15 de ce mode de réalisation ne remplit pas seulement complètement les zones 13a à 13d mais il est également placé par-dessus la couche semiconductrice 7 de type p jusqu'à une épaisseur D. L'épaisseur D peut être déterminée par une quelconque technique connue telle que l'ellipsométrie optique et autres. Conformément au présent mode de réalisation, l'épaisseur D est sensiblement égale à au moins la profondeur d'une cuvette représentée sur la figure 1c. Le matériau diélectrique 15 déposé dans les zones 13a à 13d s'étend dans la surface du matériau semiconducteur 7 de type p, et il coupe la zone formant interface 9. Conformément à des variantes, le diélectrique pourrait ne remplir que partiellement les zones 13a à 13c, ou encore le dépôt est stoppé à la surface de la seconde couche 7. La figure 1d illustre une étape de polissage de la surface 17 du matériau diélectrique 15. Le matériau diélectrique 15 est poli en utilisant une quelconque technique classique telle qu'un polissage chimico mécanique (CMP). Le matériau diélectrique 15 est poli de telle sorte que le matériau diélectrique en excès par-dessus la couche semiconductrice 7 de type p est éliminé et que les zones 13a à 13d restent remplies par le matériau diélectrique 15' restant. La surface de la structure du composant à semiconducteur 1 est polie de telle sorte que la surface comprenne des zones libres de défauts et/ou dislocations 11a à 11d et libres de matériau diélectrique en excès. Le matériau diélectrique en excès se rapporte aux parties du matériau diélectrique qui sont déposées sur la surface exposée 13 mais qui n'occluent pas les ouvertures de surface des cuvettes. Le matériau diélectrique en excès est éliminé pendant l'étape de polissage. Un processus de lissage de surface peut également être effectué sur la surface exposée 13. En agissant ainsi, la surface peut être de grande qualité et prête pour d'autres étapes de fabrication comprenant la fourniture, par exemple par dépôt ou par croissance, de couches supplémentaires par-dessus le substrat du composant à semiconducteur 1. La figure Id illustre une vue en coupe transversale de la zone de jonction p-n appartenant à la structure du composant à semiconducteur 1' conformément au second mode de réalisation de l'invention. Il comprend le substrat 3, la zone formant interface 9 située entre la couche semiconductrice 5 de type n, la zone semiconductrice 7 de type p et une surface exposée 13 du matériau semiconducteur 7 de type p. Des cuvettes 13a à 13d, remplies du matériau diélectrique 15, sont prévues par-dessus la surface 13 au niveau d'un ou de plusieurs emplacements où des défauts et/ou dislocations 11a à 11d étaient présents avant la formation des cuvettes. Les une ou plusieurs cuvettes 13a à 13d coupent la zone formant interface 9, et les une ou plusieurs cuvettes 13a à 13d sont au moins partiellement remplies avec le matériau diélectrique 15. La structure du composant à semiconducteur 1', telle qu'elle est illustrée sur la figure 1d présente moins de défauts et/ou dislocations au niveau de l'interface entre les première et seconde couches par comparaison à la structure du composant à semiconducteur 1 illustrée sur la figure 1a en raison de l'élimination de défauts et/ou dislocations depuis les zones 13a à 13d qui s'étendent au travers du matériau semiconducteur 7 de type p et de plus au-delà de la zone formant interface 9. En outre, la structure du composant à semiconducteur 1' présente une qualité de surface améliorée due à la passivation de la surface du matériau semiconducteur 7 de type p par le matériau diélectrique 15.
Les fonctions individuelles des différents modes de réalisation peuvent être combinées indépendamment l'une de l'autre afin d'atteindre d'autres variantes des modes de réalisation de l'invention. Les modes de réalisation de l'invention ont pour avantage que l'on peut obtenir des performances accrues de la structure de composant à semiconducteur en éliminant les défauts et/ou dislocations au-delà de la zone formant interface de la structure du composant à semiconducteur. En outre, la qualité de surface de la structure du composant à semiconducteur a également encore été améliorée en éliminant tout ou partie des défauts et/ou dislocations. En particulier, les propriétés de tension de claquage peuvent être améliorées. En effectuant une passivation des zones décapées grâce à la fourniture de la couche diélectrique et au polissage du matériau diélectrique en excès, on a préparé la surface de la structure du composant à semiconducteur pour d'autres processus de fabrication.

Claims (15)

  1. REVENDICATIONS1. Procédé permettant de fabriquer un substrat pour un composant à semiconducteur comprenant une zone formant interface (9) entre une première couche (5) et une seconde couche (7) présentant des propriétés électriques différentes, ainsi qu'une surface exposée (13), au moins la seconde couche (7) incluant des défauts et/ou des dislocations (11 a, 11 b, 11 c), le procédé comprenant les étapes consistant à : a) enlever de la matière au niveau d'un ou de plusieurs emplacements des défauts et/ou dislocations (11 a, 11 b, 11 c), en formant ainsi des cuvettes, les cuvettes coupant la zone formant interface (9), et b) effectuer une passivation des cuvettes.
  2. 2. Procédé selon la revendication 1, dans lequel l'étape de passivation inclut le remplissage au moins partiel des cuvettes avec un matériau diélectrique (15).
  3. 3. Procédé selon la revendication 1 ou 2, dans lequel la première couche (5) comprend un matériau semiconducteur incluant une première impureté, et la seconde couche (7) comprend un matériau semiconducteur incluant une seconde impureté différente de la première.
  4. 4. Procédé selon l'une des revendications 1 à 3, dans lequel l'étape a) comprend une étape consistant à décaper la surface exposée (13) préférentiellement au niveau d'un ou de plusieurs emplacements des défauts et/ou dislocations (11 a, 11 b, 11 c).
  5. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel le matériau diélectrique (15) est choisi à partir de l'un quelconque d'un oxyde de silicium, d'un nitrure de silicium et de mélanges de ceux-ci.
  6. 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel le matériau diélectrique (15) remplit complètement les zones à partir desquelles le matériau est éliminé à l'étape a).
  7. 7. Procédé selon l'une quelconque des revendications 1 à 6, comprenant en outre une étape consistant à polir la surface du composant à semiconducteur après l'étape b),la surface du substrat du composant à semiconducteur étant polie jusqu'à ce que la surface de la seconde couche (7) soit restaurée.
  8. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel le composant à semiconducteur comprend un transistor, une diode ou un composant photovoltaïque tel qu'une cellule solaire.
  9. 9. Substrat pour un composant à semiconducteur comprenant une zone formant interface (9) entre une première couche semiconductrice (5) et une seconde couche semiconductrice (7) présentant des propriétés électriques différentes, dans lequel des cuvettes s'étendent au travers de la seconde couche (7) et au moins partiellement dans la première couche (5) de façon à croiser la zone formant interface (9), dans lequel les cuvettes sont au moins partiellement remplies d'un matériau diélectrique (15).
  10. 10. Substrat pour un composant à semiconducteur selon la revendication 9, dans lequel la première couche (5) comprend un matériau semiconducteur incluant une première impureté, et la seconde couche (7) comprend un matériau semiconducteur incluant une seconde impureté différente de la première.
  11. 11. Substrat pour un composant à semiconducteur selon la revendication 10, dans lequel le matériau semiconducteur est un matériau III/N, la première impureté est du silicium et la seconde impureté est du magnésium.
  12. 12. Substrat pour un composant à semiconducteur selon l'une des revendications 9 à 11, dans lequel le matériau diélectrique (15) est choisi à partir de l'un quelconque d'un oxyde de silicium, d'un nitrure de silicium et de mélanges de ceux-ci.
  13. 13. Substrat pour un composant à semiconducteur selon l'une quelconque des revendications 9 à 12, dans lequel le matériau diélectrique (15) remplit complètement les une ou plusieurs zones.
  14. 14. Substrat pour un composant à semiconducteur selon l'une quelconque des revendications 9 à 12, dans lequel les cuvettes remplies avec le matériau diélectrique sont disposées au sommet de dislocations et/ou de défauts dans la première couche.
  15. 15. Composant à semiconducteur tel qu'un transistor, une diode ou une cellule photovoltaïque telle qu'une cellule solaire incluant le substrat conforme à l'une quelconque des revendications 9 à 14.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2969815B1 (fr) * 2010-12-27 2013-11-22 Soitec Silicon On Insulator Tech Procédé de fabrication d'un dispositif semi-conducteur
US10453947B1 (en) * 2018-06-12 2019-10-22 Vanguard International Semiconductor Corporation Semiconductor structure and high electron mobility transistor with a substrate having a pit, and methods for fabricating semiconductor structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3806771A (en) * 1969-05-05 1974-04-23 Gen Electric Smoothly beveled semiconductor device with thick glass passivant
US4197141A (en) * 1978-01-31 1980-04-08 Massachusetts Institute Of Technology Method for passivating imperfections in semiconductor materials
US4431858A (en) * 1982-05-12 1984-02-14 University Of Florida Method of making quasi-grain boundary-free polycrystalline solar cell structure and solar cell structure obtained thereby
WO2009125187A1 (fr) * 2008-04-11 2009-10-15 Isis Innovation Limited Procédé de gravure de plaquettes de silicium

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6294941A (ja) * 1985-10-21 1987-05-01 Sharp Corp 化合物半導体装置
FR2631488B1 (fr) * 1988-05-10 1990-07-27 Thomson Hybrides Microondes Circuit integre hyperfrequence de type planar, comportant au moins un composant mesa, et son procede de fabrication
JP2542447B2 (ja) * 1990-04-13 1996-10-09 三菱電機株式会社 太陽電池およびその製造方法
JP3988018B2 (ja) 2001-01-18 2007-10-10 ソニー株式会社 結晶膜、結晶基板および半導体装置
JP3801091B2 (ja) * 2002-05-09 2006-07-26 富士電機デバイステクノロジー株式会社 炭化珪素半導体装置およびその製造方法
JP2007059719A (ja) * 2005-08-25 2007-03-08 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体
WO2008141324A2 (fr) 2007-05-14 2008-11-20 S.O.I.Tec Silicon On Insulator Technologies Procédés pour améliorer la qualité de matériaux semi-conducteurs à croissance épitaxiale
JP5617175B2 (ja) * 2008-04-17 2014-11-05 富士電機株式会社 ワイドバンドギャップ半導体装置とその製造方法
WO2011115171A1 (fr) * 2010-03-18 2011-09-22 国立大学法人京都工芸繊維大学 Matériau absorbeur de lumière et élément de conversion photoélectrique l'utilisant

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3806771A (en) * 1969-05-05 1974-04-23 Gen Electric Smoothly beveled semiconductor device with thick glass passivant
US4197141A (en) * 1978-01-31 1980-04-08 Massachusetts Institute Of Technology Method for passivating imperfections in semiconductor materials
US4431858A (en) * 1982-05-12 1984-02-14 University Of Florida Method of making quasi-grain boundary-free polycrystalline solar cell structure and solar cell structure obtained thereby
WO2009125187A1 (fr) * 2008-04-11 2009-10-15 Isis Innovation Limited Procédé de gravure de plaquettes de silicium

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