JP6064232B2 - 半導体デバイスを製造するための方法 - Google Patents

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Description

本発明は、半導体構造を製造するための方法と、半導体層及び金属層を備える半導体構造と、に関するものである。特に、本発明は、特にパワー半導体デバイスに使用されるショットキー障壁について、漏れ電流を低減し、降伏電圧特性を改善し、半導体デバイスの性能を改善するための半導体構造を製造するための方法及び半導体構造に関するものである。
典型的には、ショットキーダイオードは、半導体層の上に設けられた金属層を備える。ショットキー障壁は、金属と半導体の接合部に形成される。ショットキーダイオード又はショットキー障壁ダイオードは、混合器若しくは検波用ダイオードのような無線周波数用途に広く使用される。ショットキーダイオードはまた、従来のｐ‐ｎ接合ダイオードに比べるとそれの低い順電圧降下及び高速スイッチングのために、例えばスイッチ又は整流器などのパワー用途においても、使用される。更に、ショットキーダイオードは、それの低い逆電圧や高速回復特性に起因して、例えば放射線検出器、画像化デバイス、並びに有線及び無線通信製品などにおける商業上用途を見出している。しかしながら、ショットキーダイオードに関する１つの問題は、それらが、一般に、高い漏れ電流及び低い降伏電圧を呈することである。
そこから出発すると、本発明の目的は、漏れ電流が低減され得、改善された降伏電圧特性が取得され得、改善されたデバイス性能が取得され得る、半導体デバイス構造を製造するための方法及び半導体デバイス構造を提供することある。
発明の目的は、半導体層及び金属層を備える半導体構造を製造するための方法であって、ａ）欠陥及び／又は転位を含む半導体層を準備するステップと、ｂ）欠陥及び／又は転位の１つ以上の位置で材料を除去し、それによって、半導体層内に穴を形成するステップと、ｃ）穴を不動態化する（ｐａｓｓｉｖａｔｉｎｇ）ステップと、ｄ）半導体層の上に金属層を設けるステップと、を含む方法を用いて達成される。
発明者らは、金属‐半導体界面で観測される漏れ電流及び降伏ダウン電圧が、金属層の品質に影響を及ぼすこと無く、半導体材料における転位及び／又は欠陥の範囲において材料を除去することによって、それぞれ、低減され得、増大され得ることを見出した。つまり、穴が不動態化されているので、金属層より下の材料であって、不動態化された穴の間の材料は、欠陥及び／又は転位が無いことになるか、或いは、その材料のバルクのものよりも少なくとも少ない欠陥及び／又は転位を有することになり、これは、改善された性能を有するデバイスを生み出す。
本明細書において、用語「欠陥」は、材料における、任意の貫通転位、ループ転位、積層欠陥及び粒界などのことを言うために使用される。
好適には、上記不動態化するステップは、穴を誘電材料で少なくとも部分的に充填することを含むことができる。穴を誘電材料で充填することによって、更なる漏れ電流が金属‐半導体界面で低減され得、それ故、パワーデバイスの性能の改善が実現され得る。つまり、穴が誘電材料で少なくとも部分的に充填されているので、金属層より下の材料であって、誘電材料の間の材料は、欠陥及び／又は転位が無いことになるか、或いは、その材料のバルクのものよりも少なくとも少ない欠陥及び／又は転位を有することになり、これは、改善された性能を有するデバイスを生み出す。
好適には、材料を除去するステップは、１つ以上の穴が半導体層内に形成されるように、欠陥の１つ以上の位置で優先的に半導体層の表面をエッチングするステップを含むことができる。表面欠陥の位置に既に存在する穴は、同時に広げられ得る。穴は、好適には、穴が、半導体層の内部に存在している欠陥及び／又は転位を捕えるように、乱れた材料が表面から除去されるほど十分に大きい。そのようなエッチングは、欠陥の無い領域を除外して、欠陥及び／又は転位を有する領域を選択的に或いは優先的に除去することを可能にする。
好適には、誘電材料は、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか１つから選択され得る。そのような誘電材料は、デバイス応用について金属層と半導体層との間の界面における電気的特性を改善する。
好適には、誘電材料は、材料が領域からステップｂ）において除去された当該領域を完全に充填することができる。エッチングされた領域を完全に充填することによって、本質的に欠陥の無い表面層が取得され得る。充填は、穴の表面開口を塞ぐように、また、穴の壁の任意の露出された部分を覆うようにではあるが、穴から離れた半導体層の表面の元のままの部分は露出されるように、誘電材料を層の表面上に堆積することによって、或いは、そうではない場合には、置くことによって、実行され得る。
好適には、方法は、ステップｃ）の後に半導体層の表面を研磨するステップを含むことができる。そうすることによって、半導体層の表面上に堆積された余剰な材料が除去され得る。エッチングされた領域を誘電材料で充填した後、半導体デバイス構造の表面は、表面が本質的に欠陥及び／又は転位の無い表面であるように、研磨され得る。好適には、研磨ステップは、半導体層の保護被覆された表面を平滑にするための表面平滑化ステップを含むことができる。
有利には、半導体層は、ＧａＮ、シリコン、ストレインド・シリコン、ゲルマニウム、ＳｉＧｅ、又はＩＩＩ‐Ｖ材料、ＩＩＩ／Ｎ材料、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ等のような二元若しくは三元若しくは四元合金のいずれか１つから選択され得る。好適には、金属層は、Ａｌ、Ａｕ、Ｐｔ、クロム、パラジウム、タングステン、モリブデン又はそれらと同じものからのシリサイド、多結晶若しくは非結晶材料、及びそれらの合金又は組み合わせのいずれか１つから選択され得る。これらの金属は、ショットキー障壁に所望の電気的特性を与え、半導体層のために選択された材料との所望の付着力を有する。
好適には、金属層は、金属層が、下にある半導体層との所望の付着特性を有するように、物理気相成長（ＰＶＤ）、スパッタリング及び化学気相成長のいずれか１つによって設けられる。
本発明の目的はまた、半導体層と、半導体層の上に設けられた金属層と、を備える半導体構造であって、誘電材料で少なくとも部分的に充填された穴が、半導体層内に存在している、半導体構造によって、達成される。つまり、穴は誘電材料を少なくとも部分的に充填されているので、金属層より下の材料であって、誘電材料の間の材料は、欠陥及び／又は転位を欠いていることになるか、或いは、その材料のバルクのものよりも少なくとも少ない欠陥及び／又は転位を有することになり、これは、改善された性能を有するデバイスを生み出す。
有利には、金属層は半導体層上に設けられ、穴は金属層との界面まで延びる。
そのような金属‐半導体界面を用いると、降伏電圧特性及び漏れ電流は、その後のデバイスにおいて、それぞれ、改善され得、低減され得る。
好適には、誘電材料は、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか１つから選択され得る。そのような誘電材料は、デバイス応用について金属層と半導体層との間の界面における電気的特性を改善する。
好適には、誘電材料は、１つ以上の領域を完全に充填することができる。エッチングされた領域を完全に充填することによって、本質的に欠陥の無い表面層が取得される。
好適な実施形態によれば、誘電材料で充填された穴は、半導体層における転位及び／又は欠陥の頂部上に配置され得る。従って、降伏電圧に与える欠陥及び／又は転位の悪影響が防止され得る。つまり、誘電材料で充填された穴は欠陥及び／又は転位の頂部上に配置されるので、金属層の下の材料であって、誘電材料の間の材料は、欠陥及び／又は転位が無いことになるか、或いは、その材料のバルクのものよりも少なくとも少ない欠陥及び／又は転位を有することになり、これは、改善された性能を有するデバイスを生み出す。
本発明の目的はまた、上記したような半導体構造を使用するデバイスによっても達成される。
本発明の特定の実施形態は、添付の図面を参照にして本記載からより明らかになるであろう。
図１ａ〜図１ｅは、半導体層及び金属層を備える半導体構造を準備するための方法の第１の実施形態を例示する。
図１ａ〜図１ｅは、本発明の第１の実施形態に係る半導体構造を製造するための方法を例示する。
図１ａは、出発半導体構造１の断面図を例示する。半導体構造１は、基板３と、基板３の上に設けられた半導体層５と、を備える。バッファ層などのような更なる層が、基板３と半導体層５との間に存在してもよい。
この実施形態における基板３は、半導体層５のエピタキシャル成長のための出発材料として働き、例えば、ＳｉＣ若しくはサファイア基板等である。半導体層５は、半導体材料、好適にはＧａＮでできているが、また、シリコン、ストレインド・シリコン、ゲルマニウム、ＳｉＧｅ又は例えばＩＩＩ−Ｖ材料、ＩＩＩ／Ｎ材料、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ等のような二元若しくは三元若しくは四元合金などででき得る。半導体層５は、エピタキシャル成長工程によって、基板３の上に設けられ得、或いは、そうではない場合には、例えば、層転写及び同様のものによって、基板３の上に設けられ得る。層転写の場合には、半導体層５は、Ｓｍａｒｔ Ｃｕｔ（登録商標）技術に従うイオン種の注入によってバルク基板から切り離され得、基板３に接着され得る。半導体層５はまた、転写の前に種基板上のエピタキシーによって成長されてもよい。
ある変形によれば、基板３はまた、種層として使用されることになる転写されたＧａＮ層を備えるサファイア基板に対応する、ＧａＮＯＳ基板のような、転写された層を備える基板とすることもできる。この種の基板は、所望の特性、例えば電気若しくは熱伝導率などに応じて、転写された層と基板との間の接着層として金属層又は隔離層を備えることができる。基板３はまた、テンプレート基板、例えば薄いＧａＮ層がサファイア基板の上に成長されたサファイア基板とすることもできる。
この実施形態では、半導体層５は、ｎ型又はｐ型ドーパントでドープされる。半導体層５は、用途に応じて、低い又は高い投与量のドーパントでドープされ得る。
図１ａに例示されるような半導体層５は、複数の欠陥及び／又は転位１１ａ〜１１ｃを含む。半導体層５における欠陥及び／又は転位１１ａ〜１１ｃは、基板３若しくは種基板の材料に対する結晶格子不整合或いは異なる熱膨張係数に起因し得る。
本発明のある実施形態では、欠陥及び／又は転位１１ｂ〜１１ｄは、例えば、基板３の材料と半導体層５の材料との間の結晶並びに／或いは物理特性不整合に起因して、基板３と半導体層５との間の付近における領域３ａで発生し得、欠陥１１ａは、ループ転位に起因して発生し得る。
欠陥及び／又は転位１１ａ〜１１ｄは、半導体層５の表面まで半導体層５の厚さ方向に沿って続き得る並びに／或いは広がり得る。欠陥及び／又は転位１１ａ〜１１ｄは、典型的には、半導体層５の露出された表面１３まで延びる。露出された表面１３は、典型的には、ＧａＮなどのＩＩＩ‐Ｎ材料の場合、１×１０７ｃｍ−２までの表面欠陥及び／又は転位密度を有する。Ｓｉ又はＧｅ材料の場合、あるいはＳｉ１-yＧｅy合金、ここで、ｙ＞０．２の場合、欠陥密度は、１×１０６ｃｍ−２よりも少ない。しかしながら、これらの値は、以下に説明されることになるように、層５の厚さに強く依存する。
本発明は、実際には層の厚さと相関関係にある一定の転位密度よりも少ないことが興味対象である。実際、層の厚さに応じて、エッチングすることによって形成される穴のサイズは、多かれ少なかれ重要であり、穴の全体は半導体の総表面をカバーすることができ、その結果、半導体材料を再度見付けるために一定の高さまで材料を研磨する必要があることになる。
典型的には、層が５００ｎｍの厚さを有するＧａＮであるとき、エッチング後の穴は、約１μｍの直径を有する。この場合において、ＧａＮ層への不必要な研磨を防止するようにＧａＮ材料を表面１３で有するために、材料は、１ｅ７／ｃｍ２より少ない転位密度を呈するべきである。層が１００ｎｍの厚さを有する場合、穴は、２００ｎｍの寸法を有することになり、転位密度は、１ｅ８／ｃｍ２までになり得る。
欠陥密度は、典型的には、原子間力顕微鏡法、光学顕微鏡法、走査電子顕微鏡法及び透過電子顕微鏡法を含む当技術分野において既知の方法によって測定される。本実施形態によれば、欠陥密度を測定するための好適な方法は、透過電子顕微鏡法（ＴＥＭ）によるものである。
そのような欠陥及び／又は転位１１ａ〜１１ｄは、例えば、降伏電圧、漏れ電流に関して半導体デバイス構造１の性能を妨害し、更に、露出された表面１３の品質に悪影響を及ぼす。
図１ｂは、半導体層５の露出された表面１３から出発して材料を除去するステップを例示する。材料は、欠陥及び／又は転位１１ａ〜１１ｄの１つ以上の位置で除去される。材料は、例えばＩＩＩ‐Ｎ及びシリコン材料の場合、例えば、ＨＣｌなどを使用する選択的又は優先的エッチングによって、除去され得る。そのようなエッチングは、露出された表面１３の上に複数のエッチングされた領域１３ａ〜１３ｄを生成する。
本発明のある実施形態によれば、材料除去ステップは、欠陥及び／又は転位１１ａ〜１１ｄが露出された表面１３の付近から除去されるまで少なくとも実行される。それ故、高電界領域は、本質的に欠陥及び／又は転位が無い。これは、ブレークスルー電圧特性及び漏れ電流特性が最適化されるので、半導体デバイスの性能の改善をもたらす。
領域１３ａ〜１３ｄを形成するためにエッチングを受けて露出された表面１３は、次いで、更なるデバイス製造ステップのために保護被覆されることになる。図１ｃは、領域１３ａ〜１３ｄを誘電体層又は誘電材料１５で充填するステップを例示する。ある変形によれば、充填は部分的であり得る。
穴を充填するために、誘電体１５は、領域１３ａ〜１３ｃが誘電材料１５で少なくとも部分的に充填されるように、露出された表面１３上に堆積される。誘電材料の充填は、穴の表面開口を塞ぐように、また、穴の壁の任意の露出された部分を覆うように半導体層５の露出された表面１３上に誘電材料を、化学気相成長（ＣＶＤ）、プラズマ促進化学気相成長（ＰＥＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）のいずれか１つを使用して堆積することによって、或いは、そうではない場合には、置くことによって、実行され得る。この実施形態では、誘電材料１５は、用途に応じて、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか１つから選択され得る。
本発明のこの実施形態では、図１ｃに例示されるように、誘電材料１５は、領域１３ａ〜１３ｃを完全に充填する。その上、この実施形態における誘電材料１５は、領域１３ａ〜１３ｄを完全に充填するだけではなくて、厚さＤまで半導体層５の上にもまた設けられる。厚さＤは、光学的な偏光解析法及び同様のものなどの任意の既知の技法によって判断され得る。本実施形態によれば、厚さＤは、半導体層５の表面１３の高さを少なくとも取り戻すために、少なくとも図１ｃに示される穴の深さに実質的に等しい。
図１ｄは、誘電材料１５の表面１７を研磨するステップを例示する。誘電材料１５は、化学的機械研磨（ＣＭＰ）などの任意の従来の技法を使用して研磨される。誘電材料１５は、半導体層５の上の余剰な誘電材料が除去されるように、また、領域１３ａ〜１３ｄが残りの誘電材料１５’によって充填されたままであるように、研磨される。半導体デバイス構造１の表面は、表面が、欠陥及び／又は転位１１ａ〜１１ｄの無い並びに余剰な誘電材料の無い領域を含むように、研磨される。
余剰な誘電材料は、露出された表面１３上に堆積された誘電材料の部分ではあるが、穴の表面開口を塞がない誘電材料の部分に関するものである。余剰な誘電材料は、研磨ステップの間に除去される。表面平滑化工程はまた、露出された表面１３上でも実行され得る。研磨ステップ後で金属層７の堆積前の表面１３の最終的な粗さは、例えば、５×５マイクロメートルのスキャン上で、ＧａＮのようなＩＩＩ‐Ｎ材料の場合には約数ナノメートルであり、Ｓｉ、ＳｉＧｅ材料の場合には１ｎｍよりも小さい。
半導体構造１’は、図１ｄに例示されるように、半導体層５を通って延びる領域１３ａ〜１３ｄからの欠陥及び／又は転位の除去に起因して、図１ａに例示された半導体構造１に比べると、より少ない欠陥及び／又は転位を有する。更に、半導体構造１’は、誘電材料１５を用いる半導体層５の表面の不動態化に起因して改善された電気的品質を有する。
図１ｅは、欠陥の無い半導体層５の上に金属層７を設け、それによって、半導体‐金属接合を形成するステップを例示する。保護被覆穴を有することで、半導体層と金属層との間の界面領域における漏れ電流が低減され得、特に、その界面の付近で、改善された降伏電圧特性が取得され得る。
本発明によれば、半導体構造は、半導体層５及び金属層７が半導体‐金属接合を形成するショットキー障壁ダイオードを備える。それ故、このショットキーダイオードを用いて、漏れ電流は低減され得、それによって、改善された高電界特性を備えるデバイスを可能にする。
好適には、金属層（７）は、Ａｌ、Ａｕ、Ｐｔ、クロム、パラジウム、タングステン、モリブデン又はそれらと同じものからのシリサイド、例えばＳｉＰｔ２、及びそれらの合金又は組み合わせ、並びに半導体材料に対する適切なショットキー障壁及び付着力を有する他の金属のいずれか１つから選択され得る。金属層はまた、多結晶又は非結晶材料とすることもできる。金属層は、例えば、物理気相成長（ＰＶＤ）、スパッタリング、化学気相成長（ＣＶＤ）及び同様のものによって、堆積され得る。
好適には、基板３は、半導体層５から除去されるか切り離され、また、その基板３がその後の用途について適正な特性を呈さない場合、再生される。
種々の実施形態の個々の特徴は、発明の実施形態の更なる変形に到達するように互いに独立して組み合わされ得る。
本発明の実施形態は、金属層が設けられる前に半導体層の表面から欠陥及び／又は転位が除去されるときに、降伏電圧に関して改善された性能が観測され得るという利点をもたらす。更に、漏れ電流の低減は、金属層と半導体層との間の界面の付近で観測され得る。

Claims (11)

  1. 半導体層（５）及び金属層（７）を備える半導体構造を製造するための方法であって、
    ａ）欠陥及び／又は転位（１１ａ、１１ｂ、１１ｃ）を含む半導体層（５）を準備するステップであって、前記半導体層（５）は、ＧａＮ、シリコン、ストレインド・シリコン、ゲルマニウム、ＳｉＧｅ、又はＩＩＩ‐Ｖ材料、ＩＩＩ／Ｎ材料、二元若しくは三元若しくは四元合金のいずれか１つから選択される、ステップと、
    ｂ）前記欠陥及び／又は転位（１１ａ、１１ｂ、１１ｃ）の１つ以上の位置で前記欠陥及び／又は転位（１１ａ、１１ｂ、１１ｃ）の一部が除去されるように材料を除去し、それによって、前記半導体層（５）内において前記半導体層（５）における前記欠陥及び／又は転位（１１ａ、１１ｂ、１１ｃ）の頂部上に穴（１３ａ、１３ｂ、１３ｃ）を形成するステップと、
    ｃ）前記穴（１３ａ、１３ｂ、１３ｃ）を不動態化するステップであって、前記穴を誘電材料（１５）で少なくとも部分的に充填するステップを含む、ステップと、
    ｄ）前記半導体層（５）の直上、及び、前記誘電材料（１５）で充填された前記穴（１３ａ、１３ｂ、１３ｃ）の直上に前記金属層（７）を設け、これにより半導体‐金属接合を形成するステップであって、前記金属層は、Ａｌ、Ａｕ、Ｐｔ、クロム、パラジウム、タングステン、モリブデン又はそれらと同じものからのシリサイド、多結晶若しくは非結晶材料、及びそれらの合金又は組み合わせのいずれか１つから選択される、ステップと、を含む、方法。
  2. 前記材料を除去するステップｂ）は、前記欠陥及び／又は転位（１１ａ、１１ｂ、１１ｃ）の１つ以上の位置で優先的に前記半導体層（５）の表面をエッチングするステップを含む、請求項１に記載の方法。
  3. 前記誘電材料（１５）は、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか１つから選択される、請求項１又は２に記載の方法。
  4. 前記誘電材料（１５）は、ステップｂ）において形成された前記穴（１３ａ、１３ｂ、１３ｃ）を完全に充填する、請求項１〜３のいずれか一項に記載の方法。
  5. ステップｃ）の後かつステップｄ）の前に、前記半導体層（５）の表面を研磨するステップｅ）を更に含む、請求項１〜４のいずれか一項に記載の方法。
  6. 前記金属層は、物理気相成長（ＰＶＤ）、スパッタリング及び化学気相成長のいずれか１つによって設けられる、請求項１〜５のいずれか一項に記載の方法。
  7. 半導体層（５）と、前記半導体層（５）の上に設けられた金属層（７）と、を備える半導体構造であって、
    誘電材料（１５）で少なくとも部分的に充填された穴（１３ａ、１３ｂ、１３ｃ）が、前記半導体層（５）内において前記半導体層における転位及び／又は欠陥の頂部上に配置され、
    前記半導体層（５）の直上、及び、前記誘電材料（１５）で充填された前記穴（１３ａ、１３ｂ、１３ｃ）の直上に前記金属層（７）が設けられ、これにより半導体‐金属接合を形成し、
    前記半導体層（５）は、ＧａＮ、シリコン、ストレインド・シリコン、ゲルマニウム、ＳｉＧｅ、又はＩＩＩ‐Ｖ材料、ＩＩＩ／Ｎ材料、二元若しくは三元若しくは四元合金のいずれか１つから選択され、前記金属層は、Ａｌ、Ａｕ、Ｐｔ、クロム、パラジウム、タングステン、モリブデン又はそれらと同じものからのシリサイド、多結晶若しくは非結晶材料、及びそれらの合金又は組み合わせのいずれか１つから選択される、半導体構造。
  8. 前記金属層（７）は前記半導体層（５）上に設けられ、前記穴は前記金属層（７）との界面まで延びる、請求項７に記載の半導体構造。
  9. 前記誘電材料（１５）は、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか１つから選択される、請求項７又は８に記載の半導体構造。
  10. 前記穴は、前記誘電材料（１５）で完全に充填される、請求項７〜９のいずれか一項に記載の半導体構造。
  11. 請求項７〜１０のいずれか一項に記載の前記半導体構造、特に、ショットキーダイオードを使用するデバイス。
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