KR20180091955A - 반도체 소자의 제조 방법 - Google Patents

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KR20180091955A
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Abstract

본 발명은 소자의 항복 전압 특성들을 향상시키고 누설 전류들을 감소시키기 위하여 반도체층(5) 및 금속층(7)을 포함하는 반도체 구조물의 제조 방법과 관련되며, 상기 방법은 a) 결함들 및/또는 전위들을 포함하는 반도체층을 제공하는 단계; b) 상기 결함들 및/또는 전위들 중 하나 또는 그 이상의 위치들에서 물질을 제거하여 상기 반도체층 내에 피트들(13a-13d)을 형성하는 단계; c) 상기 피트들(13a-13d)을 패시베이션하는 단계; 및 d) 상기 반도체층(5) 상에 상기 금속층(7)을 제공하는 단계;를 포함한다. 본 발명은 또한 상응하는 반도체 구조물과 관련된다.

Description

반도체 소자의 제조 방법{A method for fabricating a semiconductor device}
본 발명은 반도체 구조물의 제조 방법 및 반도체층 및 금속층을 포함하는 반도체 구조물에 관한 것이다. 특히, 본 발명은 누설 전류들(leakage currents)을 감소시키고, 항복 전압(breakdown voltage) 특성들을 향상시키며 반도체 소자들, 특히 전력 반도체 소자들에서 사용되는 쇼트키 배리어(Schottky barrier)의 성능을 향상시키기 위한 반도체 구조물의 제조 방법과 반도체 구조물에 관한 것이다.
일반적으로, 쇼트키 다이오드(Schottky diode)는 반도체층 상부에 제공되는 금속층을 포함한다. 쇼트키 배리어는 금속과 반도체층의 접합부(juncture)에 형성된다. 쇼트키 다이오드 또는 쇼트키 배리어 다이오드는 믹서(mixer) 또는 다이오드 검파기(detector diode)와 같은 RF 어플리케이션들(radio frequency applications)을 위하여 널리 사용된다. 쇼트키 다이오드는 통상의 p-n 접합 다이오드(p-n junction diode)와 비교할 때 낮은 순방향 전압 강하(forward voltage drop) 및 빠른 스위칭에 의해, 예를 들어 스위치들 또는 정류기들(rectifiers)과 같은 전력 어플리케이션들에서 또한 사용된다. 게다가, 더 낮은 역방향 전압(reverse voltage) 및 빠른 회복 특성들(recovery characteristics)에 기인하여, 쇼트키 다이오드들은 방사선 검출기들(radiation detectors), 이미지 소자들 및 유선 및 무선 통신 제품들과 같은 상업적 어플리케이션들을 찾을 수 있다. 그러나 쇼트키 다이오드의 한가지 문제점은 일반적으로 더 높은 누설 전류들 및 더 낮은 항복 전압들을 나타낸다는 점이다.
본 발명의 목적은 누설 전류들이 감소될 수 있고, 향상된 항복 전압 특성들이 얻어질 수 있으며 향상된 소자 성능이 얻어질 수 있는 반도체 소자 구조물의 제조 방법 및 반도체 소자 구조물을 제공하는 것이다.
본 발명의 목적은 반도체층 및 금속층을 포함하는 반도체 구조물의 제조 방법에 의해 달성되며, 상기 방법은: a) 결함들(defects) 및/또는 전위들(dislocations)을 포함하는 반도체층을 제공하는 단계; b) 상기 결함들 및/또는 전위들의 하나 또는 그 이상의 위치들에서 물질을 제거하여 상기 반도체층 내에 피트들(pits)을 형성하는 단계; c) 상기 피트들을 패시베이션하는(passivate) 단계; 및 d) 상기 반도체층 상부에 상기 금속층을 제공하는 단계;를 포함한다.
본 발명자들은 금속층의 품질에 영향을 주지 않더라도 반도체 물질 내의 전위들 및/또는 결함들의 영역들 내의 물질을 제거함에 의해, 금속-반도체 계면(interface)에서 관찰되는 누설 전류들 및 항복 전압이 각각 감소되고 향상될 수 있음을 발견하였다. 즉, 피트들이 패시베이션되었기 때문에, 상기 금속층 아래의 물질, 그리고 상기 패시베이션된 피트들 사이의 물질은 결함들 및/또는 전위들이 없거나 또는 적어도 상기 물질의 벌크(bulk)보다 더 적은 결함들 및/또는 전위들을 가질 것이며, 이는 상기 소자가 향상된 성능을 갖도록 유발한다.
여기서 용어 “결함”은 물질 내의 임의의 스레딩 전위들(threading dislocations), 루프 전위(loop dislocation), 적층 결함들(stacking faults) 및 그레인 바운더리들(grain boundaries) 등을 가리키는 데 사용된다.
바람직하게는, 상기 패시베이션하는 단계는 유전 물질(dielectric material)로 상기 피트들을 적어도 부분적으로 채우는 단계를 포함할 수 있다. 상기 피트들을 유전 물질로 채움에 의해, 금속-반도체 계면에서 추가적인 누설 전류들이 감소될 수 있고, 따라서 전력 소자의 향상된 성능이 구현될 수 있다. 즉, 유전 물질로 상기 피트들이 적어도 부분적으로 채워졌기 때문에 상기 금속층 아래의 물질 및 상기 유전 물질 사이의 물질은 결함들 및/또는 전위들이 없거나 또는 적어도 상기 물질의 벌크보다 더 적은 결함들 및/또는 전위들을 가질 것이며, 이는 상기 소자가 향상된 성능을 갖도록 유발한다.
바람직하게는, 상기 물질을 제거하는 단계는 하나 또는 그 이상의 피트들이 상기 반도체층 내에 형성되도록 하나 또는 그 이상의 상기 결함들의 위치들에서 우선적으로(preferentially) 상기 반도체층의 표면을 식각하는(etch) 단계를 포함할 수 있다. 표면 결함들의 위치들에서 이미 존재하는 피트들은 동시에 확장될 수 있다. 상기 피트들은 바람직하게는 충분히 커서 무질서해진 물질이 상기 표면으로부터 제거되고, 피트들이 상기 반도체층들의 내부에 존재하는 결함들 및/또는 전위들을 가로막는다(intercept). 이러한 식각은 결함 없는 영역들을 남겨둔 채 결함들 및/또는 전위들을 갖는 영역들을 선택적으로 또는 우선적으로 제거하는 것을 가능하게 한다.
바람직하게는, 상기 유전 물질은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 및 이들의 혼합물들 중 어느 하나로부터 선택될 수 있다. 이러한 유전 물질은 소자 어플리케이션들을 위하여 상기 금속 및 반도체층들 사이의 계면에서 전기적 특성을 향상시킨다.
바람직하게는, 상기 유전 물질은 b) 단계에서 물질이 제거된 상기 영역들을 완전히 채울 수 있다. 상기 식각된 영역들을 완전히 채움에 의해 본질적으로 결함 없는 표면층이 얻어질 수 있다. 상기 채우는 단계는 퇴적법(deposition)에 의해 수행될 수 있고, 그렇지 않으면 상기 피트들의 표면 개구들(surface openings)을 막고 상기 피트들의 벽들 중 임의의 노출된 부분들을 커버하며, 그러나 상기 피트들로부터 이격된(away from) 상기 반도체층의 표면의 온전한 부분들(intact portions)이 노출되도록 상기 층의 표면 상에 유전 물질을 놓아둠에 의해 수행될 수 있다.
바람직하게는, 상기 방법은 c) 단계 이후에 상기 반도체층의 표면을 연마하는(polish) 단계를 포함할 수 있다. 그렇게 함으로써, 상기 반도체층의 표면 상에 퇴적된 여분의 물질들이 제거될 수 있다. 상기 식각된 영역들을 유전 물질로 채운 이후에, 표면이 본질적으로 결함 및/또는 전위가 없는 표면이 되도록 상기 반도체 소자 구조물의 표면이 연마될 수 있다. 바람직하게는 상기 연마 단계는 상기 반도체층의 패시베이션된 표면을 평활화하기 위한 표면 평활화(surface smoothing) 단계를 포함할 수 있다.
유리하게는, 상기 반도체층은 갈륨 질화물(GaN), 실리콘, 스트레인드 실리콘(strained silicon), 게르마늄(Ge), 실리콘게르마늄(SiGe) 또는 GaN, InGaN, AlGaN, AlGaInN과 같은 III-V족 물질, III족-질화물(III/N material), 2원계(binary) 또는 3원계(ternary) 또는 4원계(quarternary) 합금 및 동류물들 중 어느 하나로부터 선택될 수 있다. 바람직하게는 상기 금속층은 알루미늄(Al), 금(Au), 백금(Pt), 크롬(Cr), 팔라듐(palladium), 텅스텐(tungsten), 몰리브덴(molybdenum) 또는 이들의 실리사이드들(silicides), 다결정질(polycrystalline) 또는 비정질(amorphous) 물질 및 합금들 또는 이들의 조합들 중 어느 하나로부터 선택될 수 있다. 이러한 금속들은 요구되는 전기적 특성들을 구비하는 쇼트키 배리어들을 제공하며, 상기 반도체층을 위하여 선택된 물질과의 요구되는 부착력(adhesion)을 갖는다.
바람직하게는, 상기 반도체층은, 상기 금속층이 하부의 반도체층과의 요구되는 부착 특성들을 갖도록 물리 기상 증착법(physical vapor deposition, PVD), 스퍼터링(sputtering) 및 화학 기상 증착법(chemical vapor deposition, CVD) 중 어느 하나에 의해 제공된다.
본 발명의 목적은 또한 반도체층 및 상기 반도체층 상부에 제공되는 금속층을 포함하는 반도체 구조물에 의해 달성되며, 여기서 적어도 부분적으로 유전 물질로 채워진 피트들이 상기 반도체층 내에 존재한다. 즉, 상기 피트들이 유전 물질로 적어도 부분적으로 채워져 있으므로, 상기 금속층 아래의 물질 및 상기 유전 물질 사이의 물질은 결함들 및/또는 전위들이 전혀 없거나, 또는 적어도 상기 물질의 벌크보다 더 적은 결함들 및/또는 전위들을 가질 것이며, 이는 상기 소자가 향상된 성능을 갖도록 유발한다.
유리하게는, 상기 금속층은 상기 반도체층 상에 제공되며, 상기 피트들은 상기 금속층과의 계면까지 연장한다.
이러한 금속-반도체 계면에 의해, 후속의 소자들에서 항복 전압 특성들 및 누설 전류들이 각각 향상되고 감소될 수 있다.
바람직하게는, 상기 유전 물질은 실리콘 산화물, 실리콘 질화물 및 이들의 혼합물들 중 어느 하나로부터 선택될 수 있다. 이러한 유전 물질은 소자 어플리케이션들을 위하여 상기 금속 및 반도체층들 사이의 계면에서 전기적 특성을 향상시킨다.
바람직하게는, 상기 유전 물질은 하나 또는 그 이상의 영역들을 완전히 채울 수 있다. 상기 식각된 영역들을 완전히 채움에 의해, 본질적으로 결함이 없는 표면층이 얻어진다.
바람직한 실시예에 따르면, 유전 물질로 채워진 상기 피트들은 상기 반도체층 내의 전위들 및/또는 결함들 상부에 배열될 수 있다. 따라서, 항복 전압에 대한 결함들 및/또는 전위들의 부정적인 영향이 방지될 수 있다. 즉, 유전 물질로 채워진 상기 피트들이 결함들 및/또는 전위들의 상부에 배열되기 때문에, 상기 금속층 아래의 물질 및 상기 유전 물질 사이의 물질은 결함들 및/또는 전위들이 전혀 없거나, 또는 적어도 상기 물질의 벌크보다 더 적은 결함들 및/또는 전위들을 가질 것이며, 이는 상기 소자가 향상된 성능을 갖도록 유발한다.
본 발명의 목적은 또한 전술한 반도체 구조물을 사용하는 소자에 의해 달성된다.
본 발명의 특정 실시예들은 첨부한 도면들을 참조로 하여 본 명세서로부터 더욱 명백해질 것이다.
도 1a 내지 도 1e는 반도체층 및 금속층을 구비하는 반도체 구조물의 준비 방법의 제1 실시예를 나타낸다.
도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 반도체 구조물의 제조 방법을 나타낸다.
도 1a는 출발 반도체 구조물(1)의 단면도를 나타낸다. 반도체 구조물(1)은 기판(3) 및 기판(3) 상부에 제공되는 반도체층(5)을 포함한다. 버퍼층들(buffer layers) 등과 같은 추가적인 층들이 기판(3) 및 반도체층(5) 사이에 존재할 수 있다.
본 실시예의 기판(3)은 반도체층(5)의 에피택시 성장(epitaxial growth)을 위한 출발 물질로 작용하며, 예를 들어 실리콘 카바이드(SiC) 또는 사파이어(sapphire) 기판 또는 이의 동류물이다. 반도체층(5)은 반도체 물질, 바람직하게는 갈륨 질화물(GaN)로 형성되나, 또한 실리콘, 스트레인드 실리콘, 게르마늄, 실리콘 게르마늄 또는 GaN, InGaN, AlGaN, AlGaInN과 같은 III-V 물질, III족-질화물, 2원계, 3원계 또는 3원계 합금 및 동류물들일 수도 있다. 반도체층(5)은 에피택시 성장 공정을 통해 기판(3) 상부에 제공될 수 있거나, 그렇지 않으면 예를 들어 층 전달법(layer transfer) 및 동류물들에 의해 기판(3) 상부에 제공될 수 있다. 층 전달법의 경우에, 반도체층(5)은 등록상표 스마트컷(Smart CutTM) 기술에 따르는 이온 종들(ionic species)의 주입(implantation)에 의해 벌크 기판으로부터 떨어지며, 기판(3)에 부착될 수 있다. 반도체층(5)은 또한 전달 이전에 시드 기판(seed substrate) 상에 에피택시에 의해 성장될 수 있다.
변형예에 따르면, 기판(3)은 전달된 GaN 층을 구비하는 사파이어 기판에 해당하는 GaNOS 기판과 같이, 시드 층으로 사용될 전달된 층들을 포함하는 기판일 수 있다. 이러한 종류의 기판들은 요구되는 특성들, 예를 들면 전기 또는 열 전도성 등에 따라 전달된 층 및 기판 사이의 접착층(bonding layer)으로서 금속 또는 아이솔레이션층들(isolating layers)을 포함할 수 있다. 기판(3)은 또한 템플릿 기판(template substrate), 예를 들어 그 상부에 성장된 얇은 GaN 층을 구비하는 사파이어 기판일 수 있다.
이러한 실시예에서, 반도체층(5)은 n 또는 p-형 도펀트(dopant)로 도핑될 수 있다. 반도체층(5)은 어플리케이션에 따라 낮은 또는 높은 도펀트 용량(dosage)으로 도핑될 수 있다.
도 1a에 도시된 것과 같이, 반도체층(5)은 복수의 결함들 및/또는 전위들(11a-11c)을 포함한다. 반도체층(5) 내의 결함들 및/또는 전위들(11a-11c)은 기판(3) 또는 시드 기판 물질에 대한 결정 격자 미스매치(crystal lattice mismatch) 또는 상이한 열팽창 계수에 기인할 수 있다.
본 발명의 일 실시예에서, 예를 들어 기판(3) 물질 및 반도체층(5) 물질 사이의 결정 및/또는 물리적 특성들의 미스매치에 의하여 기판(3)과 반도체층(5) 사이의 인접한 영역(3a)에서 결함들 및/또는 전위들(11b-11d)이 발생할 수 있고, 예를 들어 루프 전위(loop dislocation)에 기인하여 결함들(11a)이 발생할 수 있다.
결함들 및/또는 전위들(11a-11d)은 반도체층(5)의 두께 방향을 따라 반도체층(5)의 표면까지 연속되거나, 및/또는 전파할(propagate) 수 있다. 결함들 및/또는 전위들(11a-11d)은 일반적으로 반도체층(5)의 노출면(exposed surface)(13)까지 연장한다. 노출면(13)은 GaN과 같은 III족-질화물에 대하여 일반적으로 1 × 107 cm-2까지의 표면 결함 및/또는 전위 밀도를 갖는다. Si 또는 Ge 물질들에 대하여, 또는 y＞0.2인 Si1 - yGey 합금들에 대하여, 결함 밀도는 1 × 106 cm-2보다 작다. 그러나 이러한 값들은 아래 설명되는 것과 같이 상기 층(5)의 두께에 강하게 의존한다.
본 발명은 실제로 층 두께의 함수인 특정한 전위 밀도 이하에 관심을 갖는다. 실제로, 층의 두께에 따라, 식각(etching)에 의해 형성되는 피트의 사이즈는 다소 중요하며, 피트들의 전체가 반도체의 전체 표면을 커버할 수 있고, 이에 따라 반도체 물질을 다시 찾기 위하여 특정한 레벨까지 상기 물질을 연마할 필요가 있을 것이다.
일반적으로, 이러한 층이 500nm 두께를 갖는 GaN일 때, 식각 이후의 피트는 약 1㎛의 직경을 갖는다. 이러한 경우에, GaN 층 내부로의 불필요한 연마를 방지하기 위하여 표면(13)에서 GaN 물질을 갖도록 물질은 1e7/cm2이하의 전위 밀도를 나타내어야 한다. 이러한 층이 100nm의 두께를 갖는다면, 피트는 200nm의 치수를 가질 것이고, 전위 밀도는 1e8/cm2까지 오를 수 있다.
결함 밀도는 일반적으로 원자력 현미경(atomic force microscopy), 광학 현미경(optical microscopy), 주사 전자 현미경(scanning electron microscopy) 및 투과 전자 현미경(transmission electron microscopy)을 포함하는 업계에 알려진 방법들에 의해 측정된다. 본 실시예에 따르면, 결함 밀도 측정을 위하여 선호되는 방법은 투과 전자 현미경(TEM)에 의한 것이다.
이러한 결함들 및/또는 전위들(11a-11d)은 예를 들어 항복 전압, 누설 전류들에 관하여 반도체 소자 구조물(1)의 성능을 저해하며, 게다가 노출면(13)의 품질에 부정적인 영향을 미친다.
도 1b는 반도체층(5)의 노출면(13)으로부터 시작되는 물질 제거 단계를 나타낸다. 결함들 및/또는 전위들(11a-11d)의 하나 또는 그 이상의 위치들에서 상기 물질이 제거된다. 상기 물질은 예를 들어 III족-질화물 및 실리콘 물질들에 대하여 HCl과 같은 것을 사용하여, 예를 들어 선택적 또는 우선적(preferential) 식각에 의해 제거될 수 있다. 이러한 식각은 노출면(13) 상부에 복수의 식각된 영역들(13a-13d)을 생성한다.
본 발명의 일 실시예에 따르면, 상기 물질 제거 단계는 적어도 결함들 및/또는 전위들(11a-11d)이 노출면(13) 인접 부위로부터 제거될 때까지 수행된다. 따라서, 높은 전계 영역(electric field region)은 본질적으로 결함들 및/또는 전위들이 존재하지 않는다. 이는 항복 전압 특성들 및 누설 전류 특성들이 최적화되는 것과 같이 반도체 소자의 향상된 성능을 가져온다.
상기 영역들(13a-13d)을 형성하도록 식각이 가해진 노출면(13)은 이후 추가의 소자 제조 단계들을 위하여 패시베이션될 것이다. 도 1c는 유전층 또는 유전 물질(15)로 상기 영역들(13a-13d)을 채우는 단계를 나타낸다. 변형예에 따르면, 이러한 채우는 방법은 부분적일 수 있다.
피트들을 채우기 위하여, 상기 영역들(13a-13c)이 적어도 부분적으로 유전 물질(15)로 채워지도록 유전 물질(15)이 노출면(13) 상에 퇴적된다. 유전 물질을 채우는 것은 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 증대 화학 기상 증착법(plasma enhanced chemical vapor deposition, PECVD), 저압 화학 기상 증착법(low pressure chemical vapor deposition, LPCVD) 중 어느 하나를 사용하여 퇴적시키는 것에 의해 수행될 수 있고, 또는 그렇지 않다면, 피트들의 표면 개구들(openings)을 막고 상기 피트들의 벽들 중 어느 노출된 부분들을 커버하도록 유전 물질을 반도체층(5)의 노출면(13) 상에 놓아둠에 의해 수행될 수 있다. 이러한 실시예에서, 어플리케이션에 따라서 유전 물질(15)은 실리콘 산화물, 실리콘 질화물 및 이들의 혼합물들 중 어느 하나로부터 선택될 수 있다.
본 발명의 이러한 실시예에서, 도 1c에 도시된 것과 같이 유전 물질(15)이 상기 영역들(13a-13c)을 완전히 채운다. 게다가, 본 실시예에서의 유전 물질(15)은 상기 영역들(13a-13d)만을 완전히 채우는 것이 아니라, 또한 반도체층(5) 상부에 두께 D까지 제공된다. 두께 D는 광학 엘립소메트리(optical ellipsometry) 및 동류물들과 같은 임의의 알려진 기술들에 의해 결정될 수 있다. 본 발명에 따르면, 반도체층(5)의 표면(13) 레벨을 적어도 회복하기 위하여 두께 D는 적어도 도 1c에 나타난 피트의 깊이와 실질적으로 동일하다.
도 1d는 유전 물질(15)의 표면(17)을 연마하는 단계를 나타낸다. 유전 물질(15)은 화학 기계 연마법(chemical mechanical polishing, CMP)과 같은 임의의 통상의 기술들을 사용하여 연마된다. 반도체층(5) 상부의 여분의 유전 물질이 제거되고, 상기 영역들(13a-13d)이 잔류 유전 물질들(15＇)에 의해 채워지도록 유전 물질(15)이 연마된다. 반도체 소자 구조물(1)의 표면은 상기 표면이 결함들 및/또는 전위들(11a-11d)이 없고 여분의 유전 물질이 없는 영역들을 포함하도록 연마된다.
여분의 유전 물질은 노출면(13) 상에 퇴적되지만 피트들의 표면 개구들을 막지는 않는 유전 물질의 이러한 부분들과 관련된다. 여분의 유전 물질은 상기 연마 단계 동안에 제거된다. 표면 평활화 공정은 노출면(13) 상에 또한 수행될 수 있다. 연마 단계 이후 및 금속층(7) 퇴적 이전의 표면(13)의 최종 거칠기(roughness)는 5×5 마이크로미터 스캔에 있어서 예를 들어 GaN과 같은 III족-질화물에 대하여 약 수 나노미터이며, Si, SiGe 물질들에 대하여 1nm보다 작다.
도 1d에 도시된 것과 같은 반도체 구조물(1＇)은 반도체층(5)을 통해 연장하는 상기 영역들(13a-13d)로부터의 결함들 및/또는 전위들의 제거에 기인하여 도 1a에 도시된 것과 같은 반도체 구조물(1)과 비교할 때 더 적은 결함들 및/또는 전위들을 갖는다. 게다가, 반도체 구조물(1＇)은 유전 물질(15)로 반도체층(5) 표면을 패시베이션하는 것에 의해 향상된 전기적 품질을 갖는다.
도 1e는 반도체-금속 접합(junction)을 형성하도록 결함 없는 반도체층(5) 상부에 금속층(7)을 제공하는 단계를 나타낸다. 패시베이션하는 피트들을 가짐에 따라, 상기 반도체층 및 금속층 사이의 계면 영역에서의 누설 전류들은 감소될 수 있고, 특히 상기 계면 인접 부위에서 향상된 항복 전압 특성들이 얻어질 수 있다.
본 발명에 따르면, 상기 반도체 구조물은 반도체-금속 접합을 형성하는 반도체층(5) 및 금속층(7)을 구비하는 쇼트키 배리어 다이오드를 포함한다. 따라서, 이러한 쇼트키 다이오드들에 의해, 누설 전류들이 감소될 수 있고, 이에 따라 향상된 고전계 특성들을 갖는 소자를 가능하게 한다.
바람직하게는, 금속층(7)은 알루미늄(Al), 금(Au), 백금(Pt), 크롬(Cr), 팔라듐, 텅스텐, 몰리브덴 또는 이들의 실리사이드들, 예를 들어 SiPt2, 및 합금들 또는 이들의 조합들, 및 반도체 물질들에 대해 적절한 쇼트비 배리어들을 가지며 부착력을 갖는 다른 금속들 중 어느 하나로부터 선택될 수 있다. 금속층은 또한 다결정질 또는 비정질 물질일 수 있다. 금속층은 예를 들어 PVD, 스퍼터링, CVD 및 동류물들에 의해 퇴적될 수 있다.
바람직하게는 기판(3)은 후속의 어플리케이션을 위한 적합한 특성들을 보이지 않는다면 반도체층(5)으로부터 제거되거나 떨어지고, 재사용될 수 있다.
다양한 실시예들의 개별적인 특성들은 독창적인 실시예들의 추가적인 변형들에 도달하도록 서로 독립적으로 결합될 수 있다.
본 발명의 실시예들은 금속층이 제공되기 이전에 반도체층의 표면으로부터 결함들 및/또는 전위들이 제거될 때 항복 전압과 관련하여 향상된 성능이 관찰될 수 있다는 이점을 제공한다. 게다가, 금속-반도체층 사이의 계면의 인접 부위에서 감소된 누설 전류가 관찰될 수 있다.

Claims (11)

  1. 반도체층(5) 및 금속층(7)을 포함하는 반도체 구조물의 제조 방법으로서,
    a) 결함들(defects) 및/또는 전위들(dislocations)(11a, 11b, 11c)을 포함하는 반도체층(5)을 제공하는 단계;
    b) 상기 결함들 및/또는 전위들(11a, 11b, 11c) 중 하나 또는 그 이상의 위치들에서 물질을 제거하여 상기 반도체층(5) 내에 피트들(pits)(13a, 13b, 13c)을 형성하는 단계;
    c) 상기 피트들(13a, 13b, 13c)을 패시베이션하되(passivate), 상기 피트들을 패시베이션하는 단계는 유전 물질(15)로 상기 피트들을 적어도 부분적으로 채우는(fill) 단계를 포함하는, 상기 피트들을 패시베이션하는 단계; 및
    d) 상기 반도체층(5) 상부에 상기 금속층(7)을 제공하는 단계;를 포함하며,
    상기 반도체층(5)은 갈륨 질화물(GaN), 실리콘(Si), 스트레인드 실리콘(strained Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), 또는 III-V족 물질, III족 질화물, 또는 III-V족 물질의 2원계 합금, III-V족 물질의 3원계 합금, 또는 III-V족 물질의 4원계 합금 중 어느 하나로부터 선택되며,
    상기 금속층(7)은 알루미늄(Al), 금(Au), 백금(Pt), 크롬(Cr), 팔라듐(Pd), 텅스텐(W), 몰리브덴(Mo) 또는 이들의 실리사이드들(silicides), 다결정질(polycrystalline) 또는 비정질(amorphous) 물질 및 합금들 또는 이들의 조합들 중 어느 하나로부터 선택되는 반도체 구조물의 제조 방법.
  2. 제1항에 있어서,
    상기 물질을 제거하는 b) 단계는 상기 결함들 및/또는 전위들(11a, 11b, 11c) 중 하나 또는 그 이상의 위치들에서 우선적으로(preferentially) 상기 반도체층(5)의 표면을 식각하는(etch) 단계를 포함하는 것을 특징으로 하는 반도체 구조물의 제조 방법.
  3. 제1항에 있어서,
    상기 유전 물질(15)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 및 이들의 혼합물들 중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체 구조물의 제조 방법.
  4. 제1항에 있어서,
    상기 유전 물질(15)은 상기 b) 단계에서 형성된 상기 피트들(13a, 13b, 13c)을 완전히 채우는 것을 특징으로 하는 반도체 구조물의 제조 방법.
  5. 제1항에 있어서,
    상기 c) 단계 이후 및 상기 d) 단계 이전에,
    e) 상기 반도체층(5)의 상기 표면을 연마하는(polish) 단계를 더 포함하는 반도체 구조물의 제조 방법.
  6. 제1항에 있어서,
    상기 금속층은 물리 기상 증착법(physical vapor deposition, PVD), 스퍼터링(sputtering) 및 화학 기상 증착법(chemical vapor deposition, CVD) 중 어느 하나에 의해 제공되는 것을 특징으로 하는 반도체 구조물의 제조 방법.
  7. 반도체층(5) 및 상기 반도체층(5) 상부에 제공되는 금속층(7)을 포함하며,
    유전 물질(15)로 적어도 부분적으로 채워진 피트들이 상기 반도체층(5) 내에서, 상기 반도체층 내의 전위들 및/또는 결함들 상부에 배열되며,
    상기 반도체층(5)은 갈륨 질화물(GaN), 실리콘(Si), 스트레인드 실리콘(strained Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), 또는 III-V족 물질, III족 질화물, 또는 III-V족 물질의 2원계 합금, III-V족 물질의 3원계 합금, 또는 III-V족 물질의 4원계 합금 중 어느 하나로부터 선택되며,
    상기 금속층(7)은 알루미늄(Al), 금(Au), 백금(Pt), 크롬(Cr), 팔라듐(Pd), 텅스텐(W), 몰리브덴(Mo) 또는 이들의 실리사이드들(silicides), 다결정질(polycrystalline) 또는 비정질(amorphous) 물질 및 합금들 또는 이들의 조합들 중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체 구조물.
  8. 제7항에 있어서,
    상기 금속층(7)이 상기 반도체층(5) 상에 제공되며, 상기 피트들은 상기 금속층(7)과의 계면(interface)까지 연장되는 것을 특징으로 하는 반도체 구조물.
  9. 제7항에 있어서,
    상기 유전 물질(15)은 실리콘 산화물, 실리콘 질화물 및 이들의 혼합물들 중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체 구조물.
  10. 제7항에 있어서,
    상기 피트들은 상기 유전 물질(15)로 완전히 채워지는 것을 특징으로 하는 반도체 구조물.
  11. 청구항 제7항 내지 제10항 중 어느 하나의 상기 반도체 구조물을 사용하는 쇼트키 다이오드(Schottky diode).
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