FR2943849A1 - Procede de realisation de boitiers semi-conducteurs et boitier semi-conducteur - Google Patents
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Abstract
Procédé de réalisation de boîtiers semi-conducteurs, comprenant : la réalisation d'un substrat (17) muni d'une pluralité de moyens de connexion électrique (6) comprenant, sur une pluralité d'emplacements avant (19) de sa face avant et une pluralité d'emplacements arrière (19a) de sa face arrière, respectivement des plots avant (7) et de plots arrière (8), sélectivement reliés par un réseau (9) le traversant ; le montage du bord périphérique du substrat sur un cadre annulaire rigide (22) ; le dépôt sur lesdits plots avant du substrat d'une couche (23) d'une matière de scellement diélectrique contenant des grains (24) en une matière conductrice de l'électricité ; la mise en place de puces de circuits intégrés (10) sur lesdits emplacements avant, en écrasant la couche de scellement, les plots (13) de ces puces étant reliés électriquement aux plots avant (7) par l'intermédiaire de grains (24) de la couche de scellement (23) ; l'encapsulation des puces dans un bloc en une matière d'enrobage (29) au-dessus de la face avant du substrat, de façon à constituer un ensemble monté (30) ; et le découpage de cet ensemble monté pour l'obtention d'une pluralité de boîtiers semi-conducteurs (1).
Description
LD-RI GRB08-5138FR
Société par Actions Simplifiée dite : STMicroelectronics (Grenoble2) SAS
Procédé de réalisation de boîtiers semi-conducteurs et boîtier semi-conducteur Invention de : Julien VITTU Procédé de réalisation de boîtiers semi-conducteurs et boîtier semi-conducteur
La présente invention concerne le domaine des boîtiers semi-conducteurs comprenant des puces de circuits intégrés. Un procédé de réalisation de boîtiers semi-conducteurs, décrit dans le brevet US 6 087 202, consiste à coller des puces sur une face avant d'un substrat rigide de connexion électrique, à relier les puces à la face avant du substrat par des fils de connexion électrique, à surmouler par injection des blocs de matière d'enrobage sur la face avant du substrat en noyant des petits nombres de puces par bloc et les fils de connexion électrique correspondants et à découper l'ensemble ainsi former pour obtenir par singularisation des boîtiers semi- conducteurs. Il est proposé un procédé de réalisation de boîtiers semi-conducteurs comprenant respectivement au moins une puce de circuits intégrés présentant sur une face des plots de connexion électrique, qui comprend les étapes suivantes : la réalisation d'un substrat muni d'une pluralité de moyens de connexion électrique comprenant, sur une pluralité d'emplacements avant de sa face avant et une pluralité d'emplacements arrière de sa face arrière, se correspondant dans le sens de l'épaisseur du substrat, respectivement des plots avant et des plots arrière, sélectivement reliés par un réseau de connexion électrique le traversant ; le montage du bord périphérique du substrat sur un cadre annulaire rigide ; le dépôt sur au moins lesdits plots avant du substrat d'une couche d'une matière de scellement diélectrique contenant des grains en une matière conductrice de l'électricité ; la mise en place de puces de circuits intégrés respectivement sur lesdits emplacements avant, en écrasant la couche de scellement et dans des positions telles que les plots de ces puces soient sélectivement reliés électriquement aux plots avant des emplacements avant correspondants du substrat par l'intermédiaire de grains de la couche de scellement situés entre eux ; l'encapsulation des puces dans un bloc en une matière d'enrobage au-dessus de la face avant du substrat, de façon à constituer un ensemble monté ; et le découpage de cet ensemble monté dans le sens de l'épaisseur du substrat pour l'obtention d'une pluralité de boîtiers semi-conducteurs comprenant chacun une portion du substrat, au moins une puce de circuits intégrés et une portion dudit bloc enrobant cette au moins une puce de circuits intégrés. Le substrat peut comprendre une feuille flexible munie de ladite pluralité de moyens de connexion électrique, la périphérie de cette feuille étant fixée sur un cadre annulaire, les opérations de dépôt de la couche de scellement, de mise en place des puces, d'encapsulation et de découpage étant réalisées en plaçant la face arrière du substrat sur une table aspirante. La couche de scellement peut être réalisée par laminage ou par sérigraphie sur la face avant du substrat. L'encapsulation peut être réalisée par thermo-compression en plongeant les puces montées sur le substrat dans une chambre d'un moule contenant une matière d'enrobage durcissable, jusqu'à ce que cette matière rencontre la face avant du substrat et/ou de la couche de scellement. Le découpage dudit ensemble peut être réalisé par sciage.
I1 est également proposé un boîtier semi-conducteur qui comprenant un substrat présentant une face avant et une face arrière et comprenant une feuille munie de moyens de connexion électrique comprenant des plots avant et des plots arrière, sélectivement reliés par un réseau de connexion électrique le traversant ; au moins une puce de circuits intégrés présentant une face qui est fixée sur la face avant du substrat par l'intermédiaire une couche d'une matière de scellement diélectrique et qui comprend des plots de connexion électrique placés sélectivement au-dessus des plots avant du substrat, les plots de la puce et les plots avant du substrat étant reliés électriquement par des grains en une matière conductrice de l'électricité contenus dans la matière de scellement ; et un enrobage d'encapsulation de cette puce de circuits intégrés en avant de la face avant du substrat.
Un mode de fabrication d'un boîtier semi-conducteur et un boîtier semi-conducteur vont maintenant être décrits à titre d'exemples non limitatifs et illustrés par le dessins sur lequel : - la figure 1 représente une coupe d'un boîtier semi-conducteur ; - la figure 2 représente une coupe d'un dispositif selon une étape de réalisation - la figure 3 représente une coupe d'un dispositif selon une étape de réalisation - la figure 4 représente une coupe d'un dispositif selon une étape de réalisation - la figure 5 représente une coupe d'un dispositif selon une étape de réalisation - la figure 6 représente une coupe d'un dispositif selon une étape de réalisation - la figure 7 représente une vue de dessus du dispositif de la figure 2 ; - la figure 8 représente une vue de dessus du dispositif de la figure 4 ; - et la figure 9 représente une vue de dessus du dispositif des figures 5 et 6. La figure 1 illustre un boîtier semi-conducteur 1 qui comprend un substrat 2, par exemple carré ou rectangulaire, qui présente une face avant 3 et une face arrière 4 et qui comprend un feuille mince 5 muni de moyens de connexion électrique 6 comprenant des plots avant 7 sur la face avant 3 et des plots arrière 8 sur la face arrière 4, sélectivement reliés par un réseau 9 traversant le film 5. Le boîtier semi-conducteur 1 comprend une puce de circuits intégrés 10 présentant une face 11 qui est fixée sur la face avant 3 du substrat 2 par l'intermédiaire une couche 12 d'une matière de scellement diélectrique et qui comprend des plots de connexion électrique 13 placés sélectivement au-dessus des plots avant 7 du substrat 2 et reliés aux circuits intégrés internes de la puce 10. Les plots avant 7 du substrat 2 et les plots 13 de la puce 10 sont reliés électriquement par des grains 14 en une matière conductrice de l'électricité, contenus et répartis dans la matière de scellement et pris ou coincés entre ces plots. La densité des grains conducteurs 14 dans la couche 12 est telle que les plots 7 d'une part et les plots 13 d'autre part ne peuvent pas être reliés électriquement par des grains 13. Le boîtier semi-conducteur 1 comprend en outre un enrobage d'encapsulation 15 de la puce de circuits intégrés 10 en avant de la face avant 3 du substrat 2. L'enrobage d'encapsulation 14 peut être de forme parallélépipédique et recouvrir la puce 9 et les flancs de cette dernière, en s'étendant jusqu'aux bords du substrat 2. La couche de scellement 12 peut recouvrir totalement ou partiellement la face avant 3 du substrat 2 et peut remplir totalement ou partiellement l'espace séparant la face avant 3 et la face 11 de la puce 10. Dans ces conditions, l'enrobage d'encapsulation 15 peut recouvrir, autour de la puce 10, la périphérie de la face avant 3 du substrat 2 et/ou la couche de scellement 12, et éventuellement pénétrer sous la puce 10. Le boîtier semi-conducteur 1 peut résulter d'une fabrication collective que l'on va maintenant décrire. Les figures 2 et 7 illustrent un dispositif 16 qui comprend un grand substrat 17 formé par une grande feuille diélectrique 18, mince et flexible, monocouche ou multicouches, qui présente, sur une pluralité d'emplacements avant 19, par exemple carrés ou rectangulaires, adjacents et répartis selon une matrice, respectivement une pluralité de moyens de connexion électrique 6 de boîtiers semi-conducteurs 1 à obtenir, leurs plots avant 7 étant formés sur une face avant 20 de la feuille 18. Une face arrière 21 de la feuille 18 présente une pluralité d'emplacements arrière 19a, correspondant aux emplacements avant 19 dans le sens de l'épaisseur de la feuille 18, les plots arrière 8 étant formés sur les emplacements arrière 19a. Le bord périphérique de la feuille 18, par exemple circulaire, est fixé sur un cadre métallique circulaire rigide 22 par tous moyens connus, à l'intérieur duquel cette feuille est tendue, les emplacements 19 étant situés à distance du bord intérieur du cadre 22. Comme illustré sur la figure 3, ayant réalisé le dispositif 16 de la figure 2, on peut procéder à une étape de dépôt d'une couche 23 en une matière de scellement diélectrique sur la face avant 20 de la feuille 18, recouvrant les plots avant 7, dans le but de former, sur les emplacements 19, la couche intermédiaire 12 des boîtiers semi-conducteurs 1 à obtenir. La couche de scellement 23 contient des grains 24 en une matière conductrice de l'électricité en suspension. Le dépôt de la couche de scellement 23 peut être réalisé par tous moyens connus. En particulier, dans une variante, la couche de scellement 23, en une matière pâteuse, peut être obtenue par sérigraphie au travers d'un masque de façon à obtenir des pavés espacés, respectivement sur les emplacements 19 de la face avant 20 de la feuille 18. Dans une autre variante, la couche de scellement 23, également en une matière pâteuse, peut être obtenue par le dépôt sur la face avant 20 de la feuille 18 d'une couche préalablement formée sur un film porteur, un laminage de cette couche pour qu'elle recouvre parfaitement la face avant 20 et l'enlèvement du film porteur. Les opérations ci-dessus peuvent être réalisées en appliquant la face arrière 21 de la feuille 18 du dispositif 16 sur une table aspirante 25. On obtient alors un dispositif 26. Comme illustré sur les figures 4 et 8, ayant réalisé le dispositif 26 de la figure 3, on peut procéder à une étape de mise en place d'une pluralité de puces de circuits intégrés 10 sur respectivement les emplacements 19, en écrasant la couche de scellement 23 et dans des positions espacées telles que les plots 13 des puces 10 soient sélectivement reliés électriquement aux plots avant 7 des emplacements avant 19 correspondants du substrat par l'intermédiaire de grains 24 de la couche de scellement 23 situés entre eux. La face arrière 21 de la feuille 18 du dispositif 26 étant placée sur une table aspirante 27, les puces de circuits intégrés 10 peuvent être mises en place les unes après les autres, individuellement ou par groupes, à l'aide d'une tête de manipulation, conformément aux positions pré-établies des plots avant 7 ou en référence à des signes de repérage matérialisés sur la face avant de la feuille 18. Puis, on procède au durcissement de la couche de scellement 23 de façon à fixer les puces 10. On obtient alors un dispositif 28. Comme illustré sur les figures 5 et 9, ayant réalisé le dispositif 28 de la figure 4, on peut procéder à une étape d'encapsulation des puces 10 dans un bloc 29 en une matière d'enrobage diélectrique au- dessus de la face avant 20 de la feuille 18 du substrat 17. Le bloc 29 peut être obtenu par thermo-compression. Disposant d'une partie inférieure d'un moule présentant une cuvette contenant la matière d'enrobage à l'état liquide ou pâteux, et d'une partie supérieure de ce moule contre la face inférieure de laquelle on a placé la face arrière 21 du dispositif 25, on rapproche les deux parties du moule de telle sorte que les puces 10 pénètrent et soient noyées dans la matière d'enrobage, cette opération étant par exemple réalisée sous vide. On procède au durcissement de la matière d'enrobage pour obtenir le bloc 29. Puis, on démoule de façon à obtenir un dispositif ou ensemble monté 30. Comme illustré sur les figures 6 et 9, on peut alors procéder au découpage, dans le sens de l'épaisseur de la feuille 18 du substrat 17, de l'ensemble monté 30, par exemple par sciage le long de lignes longitudinales et transversales 31 et 32, correspondant aux lignes de séparation des emplacements avant et arrière 19 et 19a, par exemple en ayant fixé la face arrière 21 de la feuille 18 sur une table 33 par l'intermédiaire d'une bande à deux faces adhésives.
On obtient alors, par singularisation, une pluralité de boîtiers semi-conducteurs 1 correspondant à celui décrit en référence à la figure 1, comprenant une portion du substrat 17, une portion de la couche de scellement 23, une puce 10 et une portion du bloc d'encapsulation 29. Dans une variante, les lignes de découpe pourraient être agencées pour que les ou des boîtiers semi-conducteurs comprennent plusieurs puces de circuits intégrés noyées dans un enrobage commun.
Claims (6)
- REVENDICATIONS1. Procédé de réalisation de boîtiers semi-conducteurs comprenant respectivement au moins une puce de circuits intégrés présentant sur une face des plots de connexion électrique, comprenant les étapes suivantes : la réalisation d'un substrat (17) muni d'une pluralité de moyens de connexion électrique (6) comprenant, sur une pluralité d'emplacements avant (19) de sa face avant et une pluralité d'emplacements arrière (19a) de sa face arrière, se correspondant dans le sens de l'épaisseur du substrat, respectivement des plots avant (7) et des plots arrière (8), sélectivement reliés par un réseau (9) de connexion électrique le traversant ; le montage du bord périphérique du substrat sur un cadre annulaire rigide (22) ; le dépôt sur au moins lesdits plots avant du substrat d'une couche (23) d'une matière de scellement diélectrique contenant des grains (24) en une matière conductrice de l'électricité ; la mise en place de puces de circuits intégrés (10) respectivement sur lesdits emplacements avant, en écrasant la couche de scellement et dans des positions telles que les plots (13) de ces puces soient sélectivement reliés électriquement aux plots avant (7) des emplacements avant correspondants du substrat par l'intermédiaire de grains (24) de la couche de scellement (23) situés entre eux ; l'encapsulation des puces dans un bloc en une matière d'enrobage (29) au-dessus de la face avant du substrat, de façon à constituer un ensemble monté (30) ; et le découpage de cet ensemble monté dans le sens de l'épaisseur du substrat pour l'obtention d'une pluralité de boîtiers semi-conducteurs (1) comprenant chacun une portion du substrat, au moins une puce de circuits intégrés et une portion dudit bloc enrobant cette au moins une puce de circuits intégrés.
- 2. Procédé selon la revendication 1, dans lequel le substrat comprend une feuille flexible (18) munie de ladite pluralité de moyens de connexion électrique (6), la périphérie de cette feuille étant fixéesur un cadre annulaire, les opérations de dépôt de la couche de scellement, de mise en place des puces, d'encapsulation et de découpage étant réalisées en plaçant la face arrière du substrat sur une table aspirante.
- 3. Procédé selon l'une des revendications 1 et 2, dans lequel la couche de scellement est réalisée par laminage ou par sérigraphie sur la face avant du substrat..
- 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel l'encapsulation est réalisée par thermo- compression en plongeant les puces montées sur le substrat dans une chambre d'un moule contenant une matière d'enrobage durcissable, jusqu'à ce que cette matière rencontre la face avant du substrat et/ou de la couche de scellement.
- 5. Procédé selon l'une quelconque des revendications précédentes, dans lequel le découpage dudit ensemble est réalisé par sciage.
- 6. Boîtier semi-conducteur comprenant : un substrat (2) présentant une face avant et une face arrière et comprenant une feuille (5) munie de moyens de connexion électrique (6) comprenant des plots avant (7) et des plots arrière (8), sélectivement reliés par un réseau de connexion électrique (9) le traversant ; au moins une puce de circuits intégrés (10) présentant une face qui est fixée sur la face avant (3) du substrat par l'intermédiaire une couche (12) d'une matière de scellement diélectrique et qui comprend des plots de connexion électrique (13) placés sélectivement au-dessus des plots avant du substrat, les plots de la puce et les plots avant du substrat étant reliés électriquement par des grains en une matière conductrice de l'électricité contenus dans la matière de scellement ; et un enrobage d'encapsulation (15) de cette puce de circuits intégrés en avant de la face avant (3) du substrat.
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---|---|---|---|---|
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JP5042297B2 (ja) * | 2009-12-10 | 2012-10-03 | 日東電工株式会社 | 半導体装置の製造方法 |
US9029996B2 (en) * | 2010-10-19 | 2015-05-12 | Continental Automotive Systems, Inc. | Bonding and electrically coupling components |
US9269887B1 (en) * | 2015-01-06 | 2016-02-23 | Triquint Semiconductor, Inc. | Ultrathin flip-chip packaging techniques and configurations |
FR3090197B1 (fr) * | 2018-12-12 | 2023-01-06 | St Microelectronics Alps Sas | Dispositif électronique incluant des connexions électriques sur un bloc d’encapsulation |
FR3109466B1 (fr) * | 2020-04-16 | 2024-05-17 | St Microelectronics Grenoble 2 | Dispositif de support d’une puce électronique et procédé de fabrication correspondant |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6111324A (en) * | 1998-02-05 | 2000-08-29 | Asat, Limited | Integrated carrier ring/stiffener and method for manufacturing a flexible integrated circuit package |
US6130473A (en) * | 1998-04-02 | 2000-10-10 | National Semiconductor Corporation | Lead frame chip scale package |
US20020053452A1 (en) * | 1996-09-04 | 2002-05-09 | Quan Son Ky | Semiconductor package and method therefor |
US6620652B1 (en) * | 1999-04-21 | 2003-09-16 | Rohm Co., Ltd. | Semiconductor device and method of making the same |
US20030205797A1 (en) * | 2000-12-20 | 2003-11-06 | Hitachi, Ltd. | Method of manufacturing a semiconductor device and a semiconductor device |
EP1548937A1 (fr) * | 2002-10-04 | 2005-06-29 | Toyo Communication Equipment Co., Ltd. | Procede de realisation de dispositif a ondes acoustiques de surface |
WO2008038345A1 (fr) * | 2006-09-27 | 2008-04-03 | Fujitsu Microelectronics Limited | Procédé de fabrication d'un dispositif à semi-conducteur |
Family Cites Families (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5686703A (en) * | 1994-12-16 | 1997-11-11 | Minnesota Mining And Manufacturing Company | Anisotropic, electrically conductive adhesive film |
KR0181615B1 (ko) * | 1995-01-30 | 1999-04-15 | 모리시다 요이치 | 반도체 장치의 실장체, 그 실장방법 및 실장용 밀봉재 |
KR100218996B1 (ko) * | 1995-03-24 | 1999-09-01 | 모기 쥰이찌 | 반도체장치 |
JP3197788B2 (ja) * | 1995-05-18 | 2001-08-13 | 株式会社日立製作所 | 半導体装置の製造方法 |
US5661042A (en) * | 1995-08-28 | 1997-08-26 | Motorola, Inc. | Process for electrically connecting electrical devices using a conductive anisotropic material |
JPH1084014A (ja) * | 1996-07-19 | 1998-03-31 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
US6103553A (en) * | 1996-12-11 | 2000-08-15 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a known good die utilizing a substrate |
US6461890B1 (en) * | 1996-12-27 | 2002-10-08 | Rohm Co., Ltd. | Structure of semiconductor chip suitable for chip-on-board system and methods of fabricating and mounting the same |
EP1445995B1 (fr) * | 1996-12-27 | 2007-02-14 | Matsushita Electric Industrial Co., Ltd. | Procédé pour monter un composant électronique sur une plaquette de circuit et système pour la mise en oeuvre de ce procédé |
US5783465A (en) * | 1997-04-03 | 1998-07-21 | Lucent Technologies Inc. | Compliant bump technology |
FR2764111A1 (fr) * | 1997-06-03 | 1998-12-04 | Sgs Thomson Microelectronics | Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre |
DE1025587T1 (de) * | 1997-07-21 | 2001-02-08 | Aguila Technologies, Inc. | Halbleiter-flipchippackung und herstellungsverfahren dafür |
JPH1154662A (ja) * | 1997-08-01 | 1999-02-26 | Nec Corp | フリップチップ樹脂封止構造及び樹脂封入方法 |
US6204564B1 (en) * | 1997-11-21 | 2001-03-20 | Rohm Co., Ltd. | Semiconductor device and method for making the same |
JP3119230B2 (ja) * | 1998-03-03 | 2000-12-18 | 日本電気株式会社 | 樹脂フィルムおよびこれを用いた電子部品の接続方法 |
KR100509874B1 (ko) * | 1998-07-01 | 2005-08-25 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 제조 방법 |
US6399426B1 (en) * | 1998-07-21 | 2002-06-04 | Miguel Albert Capote | Semiconductor flip-chip package and method for the fabrication thereof |
US6472726B1 (en) * | 1998-07-28 | 2002-10-29 | Seiko Epson Corporation | Semiconductor device and method of fabrication thereof, semiconductor module, circuit board, and electronic equipment |
WO2000033374A1 (fr) * | 1998-12-02 | 2000-06-08 | Seiko Epson Corporation | Couche conductrice anisotrope, puce a semi-conducteur et procede de conditionnement |
KR100386758B1 (ko) * | 1998-12-02 | 2003-06-09 | 세이코 엡슨 가부시키가이샤 | 이방성 도전막 및 반도체 칩의 실장 방법 및 반도체 장치 |
CN1201383C (zh) * | 1999-01-29 | 2005-05-11 | 松下电器产业株式会社 | 电子部件的安装方法、安装装置及电子部件装置 |
US6492738B2 (en) * | 1999-09-02 | 2002-12-10 | Micron Technology, Inc. | Apparatus and methods of testing and assembling bumped devices using an anisotropically conductive layer |
JP3365367B2 (ja) * | 1999-09-14 | 2003-01-08 | ソニーケミカル株式会社 | Cog実装品および接続材料 |
US6346750B1 (en) * | 2000-04-28 | 2002-02-12 | Micron Technology, Inc. | Resistance-reducing conductive adhesives for attachment of electronic components |
US6518097B1 (en) * | 2000-08-29 | 2003-02-11 | Korea Advanced Institute Of Science And Technology | Method for fabricating wafer-level flip chip package using pre-coated anisotropic conductive adhesive |
US6900532B1 (en) * | 2000-09-01 | 2005-05-31 | National Semiconductor Corporation | Wafer level chip scale package |
JP2002151551A (ja) * | 2000-11-10 | 2002-05-24 | Hitachi Ltd | フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法 |
US20020098620A1 (en) * | 2001-01-24 | 2002-07-25 | Yi-Chuan Ding | Chip scale package and manufacturing method thereof |
JP2002299378A (ja) * | 2001-03-30 | 2002-10-11 | Lintec Corp | 導電体付接着シート、半導体装置製造方法および半導体装置 |
US20050012225A1 (en) * | 2002-11-15 | 2005-01-20 | Choi Seung-Yong | Wafer-level chip scale package and method for fabricating and using the same |
US7576436B2 (en) * | 2002-12-13 | 2009-08-18 | Advanced Semiconductor Engineering, Inc. | Structure of wafer level package with area bump |
JP4101643B2 (ja) * | 2002-12-26 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP3879853B2 (ja) * | 2003-10-10 | 2007-02-14 | セイコーエプソン株式会社 | 半導体装置、回路基板及び電子機器 |
US6982492B2 (en) * | 2003-10-23 | 2006-01-03 | Intel Corporation | No-flow underfill composition and method |
US7081675B2 (en) * | 2004-08-16 | 2006-07-25 | Telephus Inc. | Multilayered anisotropic conductive adhesive for fine pitch |
JP4642436B2 (ja) * | 2004-11-12 | 2011-03-02 | リンテック株式会社 | マーキング方法および保護膜形成兼ダイシング用シート |
US20060170096A1 (en) * | 2005-02-02 | 2006-08-03 | Yang Jun Y | Chip scale package and method for manufacturing the same |
SG143098A1 (en) * | 2006-12-04 | 2008-06-27 | Micron Technology Inc | Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices |
TW200935506A (en) * | 2007-11-16 | 2009-08-16 | Panasonic Corp | Plasma dicing apparatus and semiconductor chip manufacturing method |
JP5203744B2 (ja) * | 2008-02-21 | 2013-06-05 | 株式会社ディスコ | ウエーハの裏面に装着された接着フィルムの破断方法 |
FR2943849B1 (fr) * | 2009-03-31 | 2011-08-26 | St Microelectronics Grenoble 2 | Procede de realisation de boitiers semi-conducteurs et boitier semi-conducteur |
EP2330618A1 (fr) * | 2009-12-04 | 2011-06-08 | STMicroelectronics (Grenoble 2) SAS | Ensemble de plaque remise en état |
-
2009
- 2009-03-31 FR FR0952029A patent/FR2943849B1/fr not_active Expired - Fee Related
-
2010
- 2010-01-11 US US12/685,457 patent/US8372694B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020053452A1 (en) * | 1996-09-04 | 2002-05-09 | Quan Son Ky | Semiconductor package and method therefor |
US6111324A (en) * | 1998-02-05 | 2000-08-29 | Asat, Limited | Integrated carrier ring/stiffener and method for manufacturing a flexible integrated circuit package |
US6130473A (en) * | 1998-04-02 | 2000-10-10 | National Semiconductor Corporation | Lead frame chip scale package |
US6620652B1 (en) * | 1999-04-21 | 2003-09-16 | Rohm Co., Ltd. | Semiconductor device and method of making the same |
US20030205797A1 (en) * | 2000-12-20 | 2003-11-06 | Hitachi, Ltd. | Method of manufacturing a semiconductor device and a semiconductor device |
EP1548937A1 (fr) * | 2002-10-04 | 2005-06-29 | Toyo Communication Equipment Co., Ltd. | Procede de realisation de dispositif a ondes acoustiques de surface |
WO2008038345A1 (fr) * | 2006-09-27 | 2008-04-03 | Fujitsu Microelectronics Limited | Procédé de fabrication d'un dispositif à semi-conducteur |
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