FR2826510A1 - Transistor vertical, dispositif de memoire ainsi que procede pour produire un transistor vertical - Google Patents

Transistor vertical, dispositif de memoire ainsi que procede pour produire un transistor vertical Download PDF

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Abstract

Transistor vertical, dispositif de mémoire ainsi que procédé pour produire un transistor vertical. Un transistor (100) vertical comporte une zone (103) de source, une zone (109) de drain, une zone (108) de grille et une zone (104) de canal entre la zone (103) de source et la zone (109) de drain, qui sont disposées dans une direction verticale dans un substrat (101) semi-conducteur, la zone (104) de grille comportant un isolant électrique par rapport à la zone (103) de source, par rapport à la zone (109) de drain et par rapport à la zone (104) de canal et étant disposée autour de la zone (104) de canal de telle manière que la zone (108) de grille et la zone (104) de canal forment une structure coaxiale.

Description

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Transistor vertical, dispositif de mémoire ainsi que procédé pour
produire un transistor vertical.
L'invention concerne un transistor vertical, À comportant une zone de source, s À comportant une zone de drain, À comportant une zone de grille, et À comportant une zone de canal entre la zone de source et la
zone de drain.
L'invention concerne également un dispositif de mémoire et un
o procédé pour produire un transistor vertical.
Face à une poursuite rapide du développement de la technologie des ordinateurs, il existe des besoins en moyens de mémorisation qui mettent à disposition des quantités de mémoire de plus en plus grandes sur des dispositifs de plus en plus petits. Habituellement, de s grandes quantités de données sont mémorisées dans un grand dispositif de cellules de mémoire. On utilise comme cellules de mémoire par exemple des mémoires non volatiles qui peuvent mémoriser sans perte d'informations une information enregistrée pour une longue durce. On utilise comme mémoires
non volatiles par exemple des transistors sur des puces en silicium.
o La micro-électronique au siliclum usuelle atteint cependant ses limites pour une réduction qui va encore plus loin. Notamment, le développement de transistors de plus en plus petits et disposés de manière de plus en plus dense, avec en moyenne plusieurs centaines de millions de transistors par puce, sera soumis dans les dix prochaines années à des problèmes physiques de principe. Lorsque l'on est au-dessous des dimensions de structure de 80 nm, des effets quantiques influencent de
manière parasite les composants se trouvant sur les puces et dominent au-
dessous de dimensions d'environ 30 nm.
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La densité d'intégration qui augmente des composants sur la puce provoque aussi une diaphonie entre les composants se trouvant sur les puces et une augmentation dramatique de la chaleur perdue. C'est pourquoi une augmentation de la densité de mémoire de dispositifs à transistor au s moyen d'une réduction accrue des dimensions des transistors est un concept
qui se heurtera à des limites physiques dans un avenir peu éloigné.
C'est pourquoi on recherche des concepts comportant des variantes pour la réduction successive des dimensions de transistors individuels. Un concept qui est poursuivi pour augmenter encore la densité de o mémoire repose sur l'idée de base d'intégrer les transistors dans la puce de
manière verticale au lieu de les intégrer de manière planaire.
Des transistors verticaux peuvent être produits en l'occurrence en ayant des dimensions qui peuvent être ma^trisées du point de vue de la technique de fabrication et qui sont nécessaires du point de vue physique, en
ayant une densité de tassement accru, dans des dispositifs à transistors.
Spécialement des cellules de mémoire non volatiles en technologie flash ayant des oxydes de grille sont souvent réalisées en transistors verticaux car ces cellules de mémoire nécessitent certaines épaisseurs pour l'oxyde de grille. Cela est dû au fait que pour programmer ou effacer les ceilules de o mémoire on tire parti d'effets tunnels en utilisant de grandes tensions. Des transistors verticaux offrent lors de la fabrication en outre la possibilité d'une longueur de canal pouvant être choisie librement, ce qui fait que les effets de claquage apparaissant pour des transistors planaires à place réduite peuvent
être évités.
Mais, dans les concepts connus jusqu'ici pour des transistors verticaux, seules les structures de transistors planaires sont produites sensiblement verticalement dans les puces. Il en résulte pour les transistors verticaux connus des procédés de fabrication qui sont complexes et prennent beaucoup de temps. Cela est dû surtout au fait que, pour empêcher des effets de claquage de se p rod u ire entre les d eux électrodes princi pal es de transistor:"source"' et "drain", la longueur de canal doit être suffisamment grande. Cela nécessite par suite aussi une surface suffisamment grande pour l'électrode de commande des transistors: "grille" afin de pouvoir commander de manière sûre le canal de porteurs de charge se formant entre la source et
le drain.
L'invention vise donc un transistor vertical, un dispositif de mémoire ainsi qu'un procédé de production d'un transistor vertical, pour
lesquels le coût en machines et en temps pour la production peut être réduit.
On y parvient par un transistor vertical caractérisé en ce que: - la région de source, la région de canal et la région de drain sont disposées dans une direction verticale dans un substrat semi-conducteur, - la zone de grille comporte un isolant électrique par rapport à ia zone de source, par rapport à la zone de drain et par rapport à la zone de canal, et o la zone de grille est disposée de telle manière autour de la zone de canal que la zone de grille et la zone de canal
forment une structure coaxiale.
On y parvient par un dispositif de mémoire caractérisé en ce qu'il comporte plusieurs transistors verticaux et en ce que les transistors verticaux s sont disposés côté à côté dans une matrice de mémoire dans le substrat semi-conducteur. On y parvient par un procédé de fabrication d'un transistor vertical caractérisé en ce que: À on produit sur un substrat semi-conducteur une première o zone conductrice de l'électricité, À on produit une zone de canal sur la première zone conductrice de l'électricité, À on produit autour de la zone de canal d'abord une couche isolante et ensuite une zone de grille de telle manière que la zone de canal, la couche d'isolation et la zone de grille forment une structure coaxiale et que la zone de grille est isolée du point de vue électrique de la première zone conductrice de l'électricité, et À on produit sur la zone de canal une deuxième zone conductrice de l'électricité qui est isolée du point de vue
électrique par rapport à la zone de grille.
Un avantage de l'invention peut être vu en ce que le problème du procédé de production qui prend beaucoup de temps est réduit en réduisant dans la puce le volume nécessaire pour le transistor vertical suivant s l'invention. On obtient cela par le fait que, en raison de la structure ccaxiale de la zone de canal et de la zone de grille, on obtient une grande surface de
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grille en dépit d'une longueur de canal réduite.
Un avantage supplémentaire de l'invention est que, en raison de la structure coaxiale, la dépense de production est réduite car la structure coaxiale peut être produite au moyen d'opérations et de masques symétriques. Par exemple, la structure coaxiale peut être produite au moyen de procédés de dépôts sélectifs, de procédés d'attaques chimiques sélectifs et d'autres procédés à alignement automatique. On peut ainsi faire l'économie d'une partie de l'opération de production, ce dont il résulte une réduction
significative des coûts de procédé.
o En raison de la structure coaxiale du transistor vertical suivant l'invention, on obtient l'avantage de besoin en place réduite du transistor
vertical dans les directions parallèles à la surface du substrat semiconducteur.
On peut ainsi obtenir dans un dispositif de mémoire comportant plusieurs transistors verticaux suivant l'invention une densité de tessement accrue. De s futurs modules de mémoire, qui reposent sur un dispositif de mémoire comportant plusieurs transistors verticaux suivant l'invention, peuvent ainsi
mémoriser une quantité de données pouvant aller jusqu'à un Gbit.
Dans le transistor vertical suivant l'invention, un canal de porteur de charge pouvant être réalisé entre la zone de source et la zone de drain o dans la zone de canal est rétréci coaxialement de préférence au moyen d'un
potentiel pouvant être appliqué à la zone de grille.
Cela a l'avantage de permettre de commander exactement la position du canal de porteurs de charge ainsi que les porteurs de charge transmis dans le canal de porteurs de charge et donc le courant passant dans le canal de porteurs de charge. En outre, la structure coaxiale assure une commande sûre du canal de porteurs de charge s'étendant entre la zone de source et la zone de drain, en raison d'un rétrécissement coaxial. Des ruptures intempestives de porteurs de charge entre la zone de source et la
zone de drain peuvent ainsi être empêchées.
o Suivant un exemple de réalisation du transistor vertical suivant l'invention, I'isolant électrique entre la zone de canal et la zone de grille comporte une succession de couches constituée de couches isolantes du point de vue électrique. De préférence, la succession de couches comporte une couche médiane qui est délimitée par deux couches de bord. La couche
s médiane y est prévue pour le stockage de porteurs de charge électrique.
L'isolant électrique y est de prétérence une succession de couches oxyde nitrure-oxyde constituée d'une première couche d'oxyde, d'une couche de
nitrure et d'une seconde couche d'oxyde.
De préférence, des porteurs de charge électrique peuvent étre stockés dans une zone de la couche médiane de l'isolant électrique entre la zone de canal et la zone de grille. Dans une succession de couches oxydenitrure-oxyde, les porteurs de charge électrique peuvent alors étre stockés dans une zone de la couche de nitrure Dans un mode de réalisation préféré du procédé suivant l'invention, on produit comme couche isolante entre la zone de canal et la o zone de grille une succession de couches constituées de couches isolantes du point de vue électrique. De préférence, des porteurs de charge électrique sont stockés dans une région de la couche isolante entre la zone de canal et
la zone de grille.
Dans un perfectionnement préféré du procédé suivant s l'invention, on réalise entre la première zone conductrice de l'électricité et la deuxième zone conductrice de l'électricité dans la zone de canal, un canal de porteurs de charge, qui peut étre rétréci coaxialement au moyen d'un potentiel
électrique pouvant étre appliqué à la zone de grille.
On produit comme couche isolante entre la zone de canal et la o zone de grille de préférence une succession de couches oxyde-nitrure-oxyde constituée d'une première couche d'oxyde, d'une couche de nitrure et d'une seconde couche d'oxyde. Les porteurs de charge électrique peuvent étre stockés alors dans une zone de la couche de nitrure entre la zone de canal et
la zone de grille.
Un exemple de réalisation de l'invention est représenté aux
figures et est explicité plus en détail dans ce qui suit.
De mémes signes de référence y désignent de mémes composants. Aux dessins: o la figure 1 est une vue en coupe transversale verticale d'un transistor vertical suivant un exemple de réalisation de l'invention; la figure 2 est une vue en coupe transversale horizontale du transistor vertical suivant l'exemple de réalisation de l'invention; la figure 3 est une vue en coupe transversale verticale du transistor vertical à un premier instant pendant la production suivant l'exemple de réalisation de l'invention;
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la figure 4 est une vue en coupe transversale verticale du transistor vertical à un deuxième instant pendant la production suivant l'exemple de réalisation de l'invention; la figure 5 est une vue en coupe transversale verticale du s transistor vertical à un troisième instant pendant la production suivant l'exemple de réalisation de l'invention; la figure 6 est une vue en coupe transversale verticale du transistor vertical à un quatrième instant pendant la production suivant l'exemple de réalisation de l'invention; o la figure 7 est une vue en coupe transversale verticale du transistor vertical à un cinquième instant pendant la production suivant l'exemple de réalisation de l'invention; la figure 8 est une vue en coupe transversale verticale du transistor vertical à un sixième instant pendant la production suivant l'exemple de réalisation de l'invention; la figure 9 est une coupe en coupe transversale verticale du transistor vertical à un septième instant pendant la production suivant l'exemple de réalisation de l'invention; et la figure 10 est une coupe en coupe transversale horizontale o d'un dispositif de mémoire comportant plusieurs transistors verticaux suivant
l'exemple de réalisation de l'invention.
La figure 1 est une vue en coupe transversale verticale d'un
transistor 100 vertical suivant un exemple de réalisation de l'invention.
Il est disposé dans un substrat 100 semi-conducteur en silicium, d'un côté 102 principal, une première ligne de bits qui forme dans la zone du transistor vertical une zone 103 de source. La zone 103 de source est produite suivant cet exemple de réalisation au moyen d'une implantation
d'atomes de dopage à faible impédance dans le substrat 100 semi-
conducteur. Suivant cet exemple de réalisation, on utilise comme atomes de o dopage des atomes d'arsenic ou des atomes de phosphore. Dans un dispositif de plusieurs transistors 100 verticaux dans une matrice de mémoire, la zone 103 de source peut être prévue comme zone 103 de source enfouie,
continue, pour tous les transistors 100 verticaux.
Il se trouve au-dessus de la zone 103 de source une zone 104 de canal qui est cylindrosymétrique pat rapport à un axe de symétrie orienté verticalement par rapport au côté 102 principal (non représenté). Suivant le present example de réalisation de l'invention, la zone 104 de canal a un diamètre de l'ordre de grandeur de 150 nm et une étendue dirigée
verticalement par rapport au côté 102 principal d'au minimum 150 nm.
L'étendue dirigée verticalement par rapport au côté 102 principal de la zone 104 de canal est désignée aussi comme longueur de canal. La zone 104 de canal entoure parallèlement au côté 102 principal une succession de couches constituée d'une première couche 105 d'oxyde, d'une couche 106 de nitrure et d'une seconde couche 107 d'oxyde, ainsi qu'une zone 108 de grille. La zone 108 de grille est isolée du point de o vue électrique, au moyen de la succession 105, 106, 107 de couches de la zone 104 de canal ainsi que du substrat 101 semi-conducteur, notamment de la zone 103 de source. La zone 104 de canal, la succession 105, 106, 107 de
couches et la zone 108 de grille forment conjointement une structure coaxiale.
La structure coaxiale y a une direction coxiale qui est orientée parallèlement s au côté 102 principal et radialement par rapport à l'axe de symétrie de la
zone 104 de canal.
Il se trouve au-dessus de la zone 104 de canal une zone 109 de drain qui délimite la zone 104 de canal vers le haut parallèlement au côté 102 principal. La zone 109 de drain est couplée du point de vue électrique à une o deuxième ligne de bits (non représentée) et est isolée du point de vue électrique par rapport à la zone 108 de grille. Il peut se former entre la zone 103 de source et la zone 109 de drain, en cas d'application d'une tension aux deux lignes de bits, un canal de porteurs de charge dans la
zone 104 de canal.
Pour commander le canal de porteurs de charge, il peut être appliqué à la zone 108 de grille un potentiel électrique qui influence la zone 104 de canal au moyen d'effet de champ électrique. En plus, il peut être stocké dans la couche 106 de nitrure de la succession 105, 106, 107 de couches des porteurs de charge, ce qui fait qu'il en résulte un anneau de o porteurs 110 de charge stockés dans la couche 106 de nitrure. Dans l'anneau de porteurs 110 de charge stockés un potentiel électrique appliqué à la zone 108 de grille provoque un rétrécissement 111 coaxial de canal et donc une
commande du canal de porteurs de charge dans la région 104 de canal.
Pour un rétrécissement 111 coaxial de canal adéquat, chevauchant radialement, le flux de porteurs de charge entre la zone 103 de source et la zone 109 de drain peut être totalement supprimé, c'est-à-dire
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qu'un flux de courant dans le transistor 100 vertical n'est plus possible. Un effet intempestif de claquage dans le transistor 100 vertical peut ainsi être
empêché en dépit d'une petite longueur de canal.
L'anneau de porteurs 110 de charge stockés est produit dans la s couche 106 de nitrure au moyen de l'effet appelé "Channel Hot Electron Injection" au lieu de l'effet tunnel Fowler-Nordheim usuel. Des porteurs de charge très rapides et donc chauds y sont injectés de la zone 103 de source,
par l'intermédiaire de la zone 106 de canal, dans la couche 106 de nitrure.
Les porteurs de charge y sont captés et stockés entre les couches isolantes o du point de vue électrique, particulièrement entre les deux couches 105, 107
d'oxyde agissant comme couches de bord isolantes.
Dans la figure 2, il est représenté une vue en coupe transversale horizontale du transistor 100 vertical suivant l'exemple de réalisation de l'invention. A cette figure, la structure coaxiale de la zone 104 de canal, de la
succession 105, 106, 107 de couches et de la zone 108 de grille est illustrée.
De plus, il est visible du côté 102 principal du substrat 101 semiconducteur la première ligne 201 de bits qui est utilisée comme zone 103 de source dans la zone du transistor 100 vertical. Il en va de manière analogue à la première ligne 201 de bits et à la zone 103 de source pour la deuxième ligne de bits o (non représentée) et la zone 109 de drain. ll est raccordé électriquement à la
zone 108 de grille, dans cet exemple de réalisation, deux lignes 202 de mots.
A l'extérieur du transistor 100 vertical, la première ligne201 de bits et les lignes 202 de mots servent au raccordement du transistor 100 vertical à un
circuit électronique.
s Un procédé pour former un transistor 100 vertical est décrit
étape par étape dans ce qui suit.
La figure 3 est une vue en coupe transversale verticale du transistor100 vertical à un premier instant pendant la production suivant
l'exemple de réalisation de l'invention.
so On produit d'abord au moyen d'une implantation d'atomes d'arsenic ou d'atomes de phosphore, dans un substrat 100 semi-conducteur en silicium, une couche 301 de source et une couche 302 de drain. En variante, on peut produire la couche 301 de source et la couche 302 de drain aussi au moyen d'une liaison de diverses structures de couche. La s couche 301 de source est. suivant cet exemple de réalisation de l'invention, réalisoe de telle manière qu'elle va au-delà de la zone du transistor100 vertical et assure ultérieurement la fonction de première ligne 201 de bits. En variante, la couche 301 de source peut être prévue aussi en contact de
source locale enfouie.
La figure 4 est une vue en coupe transversale verticale du transistor 100 vertical à un deuxième instant pendant la production suivant
l'exemple de réalisation de l'invention.
Au moyen d'une opération d'attaque, on enlève des parties de la couche 302 de drain ainsi que du substrat 101 semi-conducteur au-dessus de la couche 301 de source. La couche 301 de source est structurée au o moyen de l'attaque de telle manière qu'il reste au-dessus du substrat 101 semiconducteur restant la première ligne 201 de bits comportant la zone 103 de source intégrée. Il se trouve au-dessus de la zone 103 de source, après l'opération d'attaque, une zone 401 centrale de forme cylindrique. Cette zone est cylindrosymétrique par rapport à l'axe 402 de symétrie. La zone 401 centrale de forme cylindrique est délimitée parallèlement à la zone 103 de source par les restes 302 de drain qui forment maintenant la zone 109 de drain. Dans la zone centrale de forme cylindrique, on diffuse ensuite des atomes de bore et on les installe au moyen d'un procédé de traitement o thermique dans le réseau cristallin de silicium présent. On forme ainsi à partir de la zone 401 centrale de forme cylindrique la zone 104 de canal qui peut
guider des porteurs de charge électrique.
La figure 5 est une vue en coupe transversale verticale du transistor 100 vertical à un troisième instant pendant la production suivant
I'exemple de réalisation de l'invention.
On produit au-dessus de la zone 104 de canal ainsi qu'au-
dessus de la zone 109 de drain et de la première ligne201 de bits une succession de couches constituée d'une première couche 105 d'oxyde, d'une couche 106 de nitrure et d'une seconde couche 107 d'oxyde. On y choisit o comme matériau pour les deux couches 105, 107 d'oxyde du dioxyde de
siliclum (sio2) et pour la couche 106 de nitrure du nitrure de siliclum (Si3N4).
La succession 105, 106, 107 de couches y agit pour la région 104 de canal
comme couch es d ' isolation électrique.
La figure 6 est une vue en coupe transversale verticale du transistor 100 vertical à un quatrième instant pendant la production suivant
l'exemple de réalisation.
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On dépose en surcharge, au-dessus de la succession 105, 106, 107 de couches, du polysilicium pour former une couche 601 de ligne de mots. En variante, on peut utiliser aussi un autre matériau conducteur de l'électricité pour former la couche 601 de ligne de mots. On peut déposer par s exemple au-dessus de la succession 105, 106, 107 de couches d'abord une mince couche de polysiliclum. On dépose ensuite une couche de siliciure, c'est-à-dire une couche constituée d'un composé de silicium et de métal, sur la mince couche en polysiliclum, la mince couche en polysilicium formant ensuite conjointement avec la couche de siliciure la couche 601 de ligne de
o mots.
La figure 7 est une vue en coupe transversale verticale du transistor 100 vertical à un cinquième instant pendant la production suivant
l'exemple de réalisation de l'invention.
On attaque la couche 601 de ligne de mots pour former la
zone 108 de grille ainsi que la ligne 202 de mots qui y est raccordée.
Un masque structuré dans une opération de lithographie y recouvre de manière circulaire, dans la région du transistor 100 vertical, la couche 601 de ligne de mots de telle manière que, pendant une opération d'attaque, la zone 108 de grille est formée de manière cylindrosymétrique par rapport à o l'axe 402 de symétrie. L'opération d'attaque chimique finit au moment o la surface de la première ligne 201 de bits est dégagée. La succession 105, 106, 107 de couches est ainsi aussi limitée parallèlement à la première ligne 201 de bits au diamètre prescrit par le masque. En outre, on enlève la couche601 de ligne de mots ainsi que la succession 105, 106, 107 de couches localement au-dessus de la zone 109 de drain pour dégager la
zone 109 de drain.
La figure 8 est une vue en coupe transversale verticale du transistor100 vertical à un sixième instant pendant la production suivant
l'exemple de réalisation.
o On forme au-dessus de la structure de semi-conducteurs que l'on a obtenue un isolant 801 électrique en surcharge. Cet isolant prévient une diaphonie électrique aussi bien à l'intérieur du transistor 100 vertical qu'à
proximité du transistor 100 vertical.
La figure 9 est une vue en coupe transversale verticale du transistor 100 vertical à un septième instant pendant la production suivant
l'exemple de réalisation de l'invention.
On ménage par attaque dans l'isolant 801 électrique un trou 901
de contact jusqu'à ce qu'une partie de la zone 109 de drain soit dégagée.
Ensuite, on forme a-dessus de l'isolant 801 électrique et au-dessus du trou 901 de contact un niveau de métallisation. La deuxième ligne 902 de bits, s qui, au moyen du trou 901 de contact, est en contact électrique avec la
zone 109 de drain, s'étend dans le niveau de métallisation.
La figure 10 est une vue en coupe transversale horizontale d'un dispositif 1000 de mémoire comportant plusieurs transistors 100 verticaux
suivant l'exemple de réalisation de l'invention.
Cette figure se distingue de la représentation de la figure 2 par le fait qu'il est disposé sur le substrat 100 semi-conducteur, au lieu d'un seul transistor 100 vertical, un dispositif 1000 de mémoire comportant plusieurs transistors 100 verticaux. Pour une représentation détaillée de la succession 1001 de couches ONO, on se référera à la figure 1 et à la figure 2. Le dispositif 1000 de mémoire est constitué de telle manière que les transistors 100 verticaux sont disposés en colonnes et en rangées. Les zones 108 de grille des transistors 100 verticaux y sont reliés électriquement les uns aux autres à l'intérieur d'une colonne par une ligne 1002 de mots continue. Les zones 103 de source des transistors 100 verticaux sont reliées électriquement les unes aux autres à l'intérieur d'une rangée par une ligne 1003 de bits continue. Egalement, les zones 109 de drain de plusieurs transistors 100 verticaux sont reliées électriquement les unes aux autres par
une ligne de bits continue supplémentaire (non représentée).
LISTE DES SIGNES DE REFERENCE
Transistor vertical suivant l'invention 101 Substrat semi-conducteur 102 Côté principal 103 Zone de source 104 Zone de canal Première couche d'oxyde 106 Couche de nitrure 107 Seconde couche d'oxyde
12 2826510
108 Zone de grille 109 Zone de drain Anneau de porteurs de charge stockés 111 Rétrécissement coaxial de canal 201 Première lignede bits 202 Ligne de mats 301 Couche de source 302 Couche de drain 401 Zone centrale de forme cylindrique to 402 Axe de symétrie 601 Couche de ligne de mats 801 Isolant électrique 901 Trou de contact 902 Deuxième ligne de bits is 1000 Dispositif de mémoire suivant l'invention 1001 Succession de couches ONO 1002 Ligne de mots continue 1003 Ligne de bits continue

Claims (13)

REVENDICATIONS
1. Transistor vertical comportant une zone (103) de source, comportant une zone (109) de drain, À comportant une zone (108) de grille, et À comportant une zone (104) de canal entre la zone (103) de source et la zone (109) de drain, Ia zone (103) de source, la zone (104) de canal et la zone (109) de drain étant disposoes dens une direction verticals to dans un substrat semi-conducteur, caractérisé en ce que À Ia zone (108) de grille comporte un isolant électrique par rapport à la zone (103) de source, par rapport à la zone (109) de drain et par rapport à la zone (104) de canal, et À Ia zone de grille est disposoe de telle manière autour de la zone de canal que la zone de grille et la zone de canal
forment une structure coaxiale.
2. Transistor vertical suivant la revendication 1, caractérisé en ce o que l'isolant électrique entre la zone (104) de canal et la zone (108) de grille est une succession de couches constituée de couches isolantes du point de
vue électrique.
3. Transistor vertical suivant la revendication 1 ou 2, caractérisé s en ce qu'un canal de porteurs de charge, qui peut être formé entre la zone (103) de source et la zone (109) de drain dans la zone (104) de canal, peut être rétréci coaxialement au moyen d'un potentiel électrique pouvant être
appliqué à la zone (108) de grille.
4. Transistor vertical suivant ltune des revendications 1 à 3,
14 2826510
caractérisé en ce que des porteurs de charge électrique peuvent être stockés dans une zone de l'isolant électrique entre la zone de canal et la zone de grille.
s
5. Transistor vertical suivant l'une des revendications 1 à 4,
caractérisé en ce que l'isolant électrique entre la zone de canal et la zone de grille est une succession de couches oxyde-nitrure-oxyde, constituée d'une première couche d'oxyde, d'une couche de nitrure et d'une seconde couche d'oxyde.
6. Transistor vertical suivant la revendication 5, caractérisé en ce que des porteurs de charge électrique peuvent être stockés dans une zone de
la couche de nitrure.
7. Dispositif de mémoire caractérisé en ce qu'il comporte
plusieurs transistors verticaux suivant l'une des revendications 1 à 6 et en ce
que les transistors verticaux sont disposés côté à côte dans une matrice de
mémoire dans le substrat semi-conducteur.
8. Procédé pour produire un transistor vertical, caractérisé en ce que: À on produit sur un substrat semi-conducteur une première zone conductrice de l'électricité, À on produit sur la première zone conductrice de l'électricité une zone de canal, on produit autour de la zone de canal d'abord une couche d'isolation et ensuite une zone de grille de telle manière que la zone de canal, la couche d'isolation et la zone de grille forment une structure coaxiale et que la zone de grille est isolée du point de vue électrique de la première zone conductrice de l'électricité, et À on produit au-dessus de la zone de canal une deuxième zone conductrice de l'électricité qui est isolée du point de vue
électrique par rapport à la zone de grille.
9. Procédé suivant la revendication 8, caractérisé en ce que l'on produit comme couche d'isolation entre la zone de canal et la zone de grille
2826510
une succession de couches, constituée de couches isolantes du point de vue électrique.
10. Procédé suivant la revendication 8 ou 9, caractérisé en ce que l'on réalise entre la première zone conductrice de l'électricité et la deuxième zone conductrice de l'électricité, dans la zone de canal, un canal de porteur de charge qui peut être rétréci coaxialement au moyen d'un potentiel
électrique pouvant être appliqué à la zone de grille.
o
11. Procédé suivant l'une des revendications 8 à 10, caractérisé
en ce que des porteurs de charge électrique peuvent être stockés dans une
zone de la couche d'isolation entre la zone de canal et la zone de grille.
12. Procédé suivant l'une des revendications 8 à 11, caractérisé
en ce que l'on produit comme couche d'isolation entre la zone de canal et la zone de grille une succession de couches oxyde-nitrure-oxyde constituée d'une première couche d'oxyde, d'une couche de nitrure et d'une seconde
couche d'oxyde.
o
13. Procédé suivant la revendication 12, caractérisé en ce que des porteurs de charge électrique peuvent étre stockés dans une zone de la
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