FR2761198A1 - Procede cmp de polysilicium destine a des structures de cellules dram a haute densite - Google Patents
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Abstract
Des transistors de passage de charges sont formés sur les zones de composants actives d'un substrat et une couche d'oxyde de silicium est déposée sur les transistors, et la surface de la couche d'oxyde de silicium est aplanie. Une mince couche de nitrure de silicium est déposée sur la couche d'oxyde puis des traversées sont pratiquées à travers les couches de nitrure de silicium et d'oxyde de silicium afin d'exposer l'une des zones de source/drain 2 de chacun des transistors de passage de charges de la matrice de mémoires. Une couche de polysilicium est déposée de manière à s'étendre à travers les traversées formant des interconnexions verticales en polysilicium en contact avec les zones de source/drain des transistors de passage de charges, puis la couche de polysilicium est configurée pour former des plaques inférieures de condensateur, chacune des plaques inférieures de condensateur étant connectée à une zone de source/drain correspondante Une seconde couche d'oxyde de silicium est déposée pour recouvrir les plaques inférieures de condensateur et une photolithographie est effectuée pour offrir une pluralité d'ouvertures à travers la seconde couche d'oxyde de silicium jusqu'à chacune des plaques inférieures de condensateur . Du polysilicium est déposé pour remplir chacune des ouvertures et un polissage par voie chimique et mécanique est effectué afin d'éliminer le polysilicium excédentaire en utilisant la couche d'oxyde de silicium comme butoir de polissage. La seconde couche d'oxyde est mise à decouvert pour laisser les plaques inférieures de condensateur avec des nervures ou des colonnes s'étendant verticalement à partir des plaques inférieures. Un diélectrique de condensateur ; est ensuite formé sur les électrodes inférieures de condensateur, des électrodes supérieures de condensateur sont formées, puis le traitement ultérieur se poursuit de manière classique.
Description
PROCEDE CMP DE POLYSILICIUM DESTINE A DES STRUCTURES
DE CELLULES DRAM A HAUTE DENSITE
DESCRIPTION
Arrière-plan de l'invention 1. Domaine de l'invention La présente invention se rapporte à la formation de structures de condensateurs sur des zones dopées dans des composants à semi-conducteur et, plus particulièrement, à la formation de composants de condensateurs qui emmagasinent une charge dans des
composants de mémoires vives dynamiques (DRAM).
2. Description de l'art antérieur
Les réductions plus poussées de la taille des cellules de mémoires dans les composants de mémoires vives dynamiques (DRAM), et les augmentations consécutives de la densité de stockage des DRAM, présentent divers défis liés aux dimensions reduites des structures dans la cellule de mémoire et à la difficulté de traitement accrue qui est associée à la réalisation de ces petites structures. La cellule de mémoire DRAM typique se compose d'un condensateur d'emmagasinage de charge électriquement connecté au drain d'un transistor MOS "de passage de charges ". Le transistor de passage de charges agit comme un commutateur pour coupler, de façon sélective, le condensateur d'emmagasinage de charge aux lignes de signaux de la cellule de mémoire au cours des processus de lecture ou d'écriture de données afin de décharger ou de charger le condensateur. Les cellules de mémoires DRAM étant rendues plus petites, des efforts sont menés pour réduire la dimension du transistor de passage de charges et du condensateur, tout en maintenant la capacité du condensateur qui permettra de maintenir constante la quantité de charge emmagasinée dans la
cellule de mémoire.
Une difficulté soulevée par la fabrication de mémoires vives dynamiques (DRAM) conformément aux règles visant à une conception plus petite, est que les condensateurs d'emmagasinage de charge de la DRAM deviennent trop petits pour conserver un niveau acceptable de charge. Des condensateurs d'emmagasinage de charge trop petits peuvent rendre compliquée, de façon indésirable, la lecture des données à partir de la cellule DRAM, peuvent rendre vulnérables au bruit ou à une fuite, de façon indésirable, les données mémorisées dans la cellule DRAM et peuvent nécessiter des opérations de rafraîchissement de données trop fréquentes. Par conséquent, il existe un besoin continu de développer des condensateurs d'emmagasinage de charge destinés à des DRAM, qui fournissent un niveau plus élevé de capacité tout en occupant une aire de substrat identique ou plus faible. Une stratégie quant à la fabrication de condensateurs d'emmagasinage de charge de plus haute capacité consiste à réaliser des structures de condensateurs empilées et plates, de sorte qu'une aire de surface de condensateur supplémentaire est offerte en ajoutant une
superstructure verticale au condensateur.
Les procédés classiques de formage de structures de condensateurs empilées et plates, cependant, sont complexes de façon indésirable. Par exemple, de nombreux procédés de ce type requièrent de multiples étapes d'alignement très précis afin de former une
nervure de condensateurs s'étendant verticalement.
Résumé des modes de réalisation préférés Par voie de conséquence, un objet de la présente invention est de fournir un procédé de formage d'une structure de condensateur de DRAM qui puisse faire
l'objet d'une fabrication plus aisée.
Un aspect de l'invention fournit un procédé de fabrication d'un composant de mémoire sur un substrat, comprenant les étapes consistant à fabriquer un transistor ayant des zones de source/drain formées sur une surface du substrat, et ayant une électrode de grille formée au-dessus de la surface du substrat. Une première couche isolante est déposée sur le transistor et une seconde couche isolante d'un matériau isolant différent de celui de la première couche isolante est déposée sur la première couche isolante. Une première ouverture est pratiquée à travers les première et seconde couches isolantes afin d'exposer une première zone de source/drain du transistor et une première couche de polysilicium est déposée sur la seconde couche isolante de manière que la première couche de polysilicium soit en contact électrique avec la première zone de source/drain du transistor. Une troisième couche isolante est déposée sur la première couche de polysilicium et est configurée pour offrir des secondes ouvertures permettant d'exposer la première couche de polysilicium. Une seconde couche de polysilicium est déposée pour remplir les secondes ouvertures et le composant est poli pour éliminer les parties excédentaires de la seconde couche de polysilicium. La troisième couche isolante, destinée à exposer une superstructure de polysilicium s'étendant verticalement au-dessus de la première couche de polysilicium, forme au moins une partie d'une électrode
inférieure du condensateur d'emmagasinage de charge.
Une couche diélectrique est formée sur la superstructure de polysilicium et la première couche de polysilicium, et une troisième couche de polysilicium est déposée et formée dans une électrode supérieure du
condensateur d'emmagasinage de charge.
Un autre aspect de la présente invention fournit un procédé de fabrication d'un composant de mémoire sur un substrat, le composant de mémoire comprenant un condensateur d'emmagasinage de charge, le procédé comprenant les étapes consistant à réaliser un transistor ayant des zones de source/drain formées sur une surface du substrat, et ayant une électrode de grille formée au-dessus de la surface du substrat, et à
déposer une première couche isolante sur le transistor.
Une première ouverture est pratiquée à travers la première couche isolante afin d'exposer une première zone de source/drain du transistor et une première couche de matériau conducteur est formée sur la première couche isolante, de sorte que la première couche de matériau conducteur est électriquement couplée à la première zone de source/drain du transistor. Une seconde couche isolante est déposée sur la première couche de matériau conducteur et est configurée pour offrir des secondes ouvertures qui exposent la première couche de matériau conducteur. Une seconde couche de matériau conducteur est déposée pour remplir les secondes ouvertures et le composant est poli afin d'éliminer les parties excédentaires de la seconde couche de matériau conducteur. La seconde couche isolante est éliminée afin d'exposer une superstructure s'étendant verticalement au-dessus de la première couche de matériau conducteur, formant au moins une partie d'une électrode inférieure du condensateur d'emmagasinage de charge. Une couche diélectrique est formée sur la superstructure et la première couche de matériau conducteur, et une troisième couche de matériau conducteur est déposée et formée dans une électrode supérieure du condensateur
d'emmagasinage de charge.
Brève description des dessins
Les figures 1-7 illustrent un condensateur d'emmagasinage de charge de DRAM et un procédé de fabrication d'un condensateur d'emmagasinage de charge de DRAM selon les modes de réalisation préférés de la
présente invention.
Description détaillée des modes de réalisation
préférés Les modes de réalisation préférés de la présente invention fournissent un procédé de fabrication d'un condensateur d'emmagasinage de charge de DRAM qui est
plus simple que les procédés de fabrication classiques.
En particulier, les modes de réalisation préférés de la présente invention forment une structure de nervure ou de colonne s'étendant verticalement pour une électrode de condensateurs empilés en utilisant un procédé de polissage par voie chimique et mécanique afin d'éviter l'emploi de procédés photolithographigues plus
complexes et plus coûteux.
Un mode de réalisation de cette invention peut former des structures d'isolation à couche d'oxyde épais sur un substrat de silicium, définissant ainsi des zones actives du composant sur le substrat. Des transistors de passage de charges sont ensuite formés sur les zones actives du composant et une couche d'oxyde de silicium est déposée. De préférence, l'oxyde de silicium est formé de manière à présenter une surface plane ou bien la couche d'oxyde de silicium est aplanie. Une mince couche de nitrure de silicium est déposée sur la couche d'oxyde puis des traversées sont pratiquées à travers les couches de nitrure de silicium et d'oxyde de silicium afin d'exposer l'une des zones de source/drain de chacun des transistors de passage de charges de la matrice de mémoires. Une couche de polysilicium est déposée de manière à s'étendre à travers les traversées, formant des interconnexions verticales de polysilicium en contact avec les zones de source/drain des transistors de passage de charges. Une photolithographie est réalisée pour définir latéralement les plaques inférieures de condensateur à partir de la couche de polysilicium, chacune des plaques inférieures de condensateur étant connectée à une zone de source/drain d'un transistor de passage de charges par l'intermédiaire d'une interconnexion verticale de polysilicium correspondante. Une seconde couche d'oxyde de silicium est déposée pour recouvrir les plaques inférieures de condensateur et une photolithographie est realisée pour offrir une pluralité d'ouvertures à travers la seconde couche d'oxyde de silicium jusqu'à chacune des plaques
inférieures de condensateur. Une seconde couche de-
polysilicium est ensuite deposée de manière à remplir chacune des ouvertures. Un polissage par voie chimique et mécanique est ensuite effectué en utilisant la couche d'oxyde de silicium comme butoir de polissage afin d'éliminer les parties excédentaires de la seconde couche de polysilicium. La seconde couche d'oxyde est mise à découvert afin de laisser les plaques inférieures de condensateur avec des nervures ou des colonnes s'étendant verticalement depuis les plaques inférieures. Un diélectrique de condensateur est ensuite formé sur les électrodes inférieures de condensateur, les électrodes supérieures de condensateur sont formées et le traitement ultérieur se
poursuit de manière classique.
Les aspects de la présente invention sont à présent décrits de façon plus détaillée en se référant aux figures. La figure 1 montre, en coupe transversale partielle, une partie d'une cellule DRAM à une étape intermédiaire du traitement. Un transistor de passage de charges ou de transfert de DRAM est formé sur la gauche de la cellule illustrée et un condensateur d'emmagasinage de charge est formé en contact avec l'une des zones de source/drain du transistor de passage de charges de la cellule. Une zone d'isolation à couche d'oxyde épais 12, en oxyde de silicium par exemple, est formée grâce à un procédé LOCOS ou à un autre procédé d'isolation du composant sur la surface d'un substrat de silicium du type P 10. Une couche d'oxyde 14 de la grille est formée sur le substrat avec une épaisseur comprise entre environ 40 et 200 A grâce à un procédé d'oxydation à haute température ou par CVD. Une couche de polysilicium est déposée sur la surface du substrat 10 et sur la couche d'oxyde 14 de la grille par dépôt chimique en phase vapeur à basse pression (LPCVD), à une température de 600-650 C environ et avec une épaisseur comprise, environ, entre 2000 et 4000 A. La couche de polysilicium est dopée, étant de préférence du type N, soit au cours du dépôt, soit par implantation d'ions suivie d'un recuit. Si un conducteur multicouche tel qu'une structure à couches de siliciure/polysilicium de métal doit être utilisée comme électrode de grille du transistor de DRAM, alors, la structure du conducteur multicouche est, de
préférence, formée à ce moment.
Les électrodes de grille et les lignes de connexion sont ensuite configurées en formant un photorésist ou un autre masque, puis par attaque chimique pour former une électrode de grille en polysilicium 16 et une ligne de connexion en polysilicium 18. Des contacts de source/drain 20, 22 sont ensuite formés. Dans certains modes de réalisation, une partie légèrement dopée d'une structure de drain légèrement dopée (LDD) est formée dans les zones de source/drain 20,22 en implantant, par exemple, des ions d'arsenic ou de phosphore afin de former des zones modérément dopées du type N dans le substrat. Des structures de pièces d'écartement à parois latérales isolantes peuvent ensuite être placées le long de l'électrode de grille 16 et de la ligne de connexion 20. Les pièces d'écartement peuvent être formées à partir d'oxyde de silicium ou de nitrure de silicium par dépôt de couverture d'une couche de matériau isolant approprié sur le composant puis par attaque chimique en retrait de la couche isolante afin de former les pièces d'écartement. Une seconde implantation est ensuite effectuée pour achever la structure LDD des zones de source/drain 20, 22, en formant des zones fortement dopées dans les zones de
source/drain auto-alignées avec les composants-
d'écartement sur chaque côté de l'électrode de grille 16 du transistor de cellule. Dans d'autres modes de réalisation, en particulier ceux réalisés conformément aux règles visant à une conception plus petite, une structure LDD peut être employée pour la zone de drain seulement, la zone de source ayant des niveaux de dopage uniformes ou des niveaux de dopage modérés et uniformes, pouvant être employée à la fois dans la
source et le drain du transistor de passage de charges.
Après que les zones de source et de drain du transistor de passage de charges aient été formées, une couche 24 d'un isolant tel que l'oxyde de silicium est déposée sur le composant grâce, par exemple, à un procédé de dépôt chimique en phase vapeur activé au plasma (PEVCD) utilisant un tétra-éthyl-ortho-silicate (TEOS). D'autres isolants et d'autres procédés de dépôt peuvent être employés pour la couche isolante 24, bien qu'il soit souhaité que toute substitution de matériau préserve les propriétés d'attaque chimique différentielles et les propriétés d'attaque chimique ou de butoir de polissage décrites ci-dessous, entre la couche 24 et les autres couches du composant qui sont exposées lorsque la couche isolante 24 est attaquée chimiquement. Il est souhaité que l'isolateur 24 présente une surface plane, que la surface plane soit obtenue grâce à un procédé de dépôt de couches multiples et d'attaque chimique en retrait ou grâce, par exemple, à un procédé CMP. Dans un cas ou un autre, une couche d'oxyde suffisamment épaisse est laissée, de façon souhaitable, sur la surface à la fois de l'électrode de grille 16 et de la ligne de connexion 18. A cet effet, il est souhaitable que la couche d'oxyde de silicium 24 soit déposée avec une épaisseur comprise entre environ 2500 et 5000 A. Ensuite, une couche relativement mince 26 d'un second matériau isolant tel que du nitrure de silicium est déposée grâce, par exemple, à un procédé CVD. La couche 26 sera employée comme couche butoir d'attaque chimique, de sorte qu'il est souhaitable que la couche de nitrure de silicium soit au moins d'environ 300 à 500 A. Ceci produit la structure illustrée sur la figure 1. Dans la cellule de mémoire illustrée, comme ceci est le cas dans de nombreuses DRAM classiques, l'une des zones de source/drain (20) sert de ligne de bits pour coupler ensemble plusieurs transistors de passage de charges, tandis que l'autre des zones de source/drain 22 agit comme un contact du condensateur d'emmagasinage de charge. L'électrode de grille 16 fonctionne comme une
ligne de mots dans cette DRAM.
Une couche de photorésist est placée à la surface du composant de la figure 1 et un masque est formé sur la surface de la couche de nitrure de silicium 26, ayant une ouverture alignée sur la zone de source/drain 22. La couche de nitrure de silicium 26 est ensuite attaquée chimiquement en utilisant un procédé d'attaque chimique anisotrope et un mélange de gaz agent d'attaque chimique approprié tel qu'un mélange de SF6, He et 02. La couche d'oxyde de silicium 24 est attaquée chimiquement en utilisant, par exemple, un mélange de gaz constitué de CHF3, de 02 et d'Ar afin d'exposer d'abord la surface du substrat à la zone de source/drain 22, puis une surattaque chimique se poursuit afin de nettoyer la surface de manière à s'assurer qu'un dépôt subséquent de polysilicium dopé réalise un contact satisfaisant avec la zone de source/drain 22. Un environnement d'attaque chimique convenant très bien à chacun de ces procédés, ainsi qu'à d'autres procédés d'attaque chimique anisotropes employés dans ce procédé, est l'agent d'attaque chimique P5000 fabriqué par Applied Materials Corporation, bien que des systèmes d'attaque chimique similaires puissent être employés. Après que la traversée 28 ait été attaquée chimiquement afin d'exposer la surface de la zone de source/drain 22, le masque de photorésist est retiré par polissage au disque toile en vue de produire la structure montrée
sur la figure 2.
Une couche de polysilicium est déposée par LPCVD à une température d'environ 600 à 650 C et avec une épaisseur comprise entre environ 1000 et 5000 A sur la surface de la couche de nitrure de silicium 26 et s'étendant comme interconnexion verticale à travers la traversée 28 afin de venir au contact de la zone de source/drain 22. La couche de polysilicium est dopée, étant du type N, soit au cours du dépôt par addition de phosphine ou d'arsine pendant le dépôt, soit par implantation d'ions, par exemple, d'ions de phosphore à une énergie preférée comprise environ entre 30 KeV et KeV environ, à une dose d'environ 1 x 1016 ions/cm2, suivie d'un recuit. Une couche de photorésist est déposée et configurée sur le dessus de la couche de polysilicium afin de former un masque qui est employé pour définir latéralement la couche de polysilicium en des plaques 30 qui forment une partie de l'électrode inférieure du condensateur d'emmagasinage de charge. Le procédé d'attaque chimique du polysilicium peut s'effectuer en utilisant un agent d'attaque chimique au plasma dérivé du chlore et d'un gaz contenant du brome tel que HBr. Comme montré sur la figure 3, les plaques de polysilicium 30 qui forment la base des électrodes inférieures des condensateurs d'emmagasinage de charge sont connectées à l'une des zones de source/drain des transistors de passage de charges correspondants grâce à des interconnexions de polysilicium qui s'étendent verticalement à travers les traversées 28 de la couche
d'oxyde de silicium 24.
Une seconde couche d'oxyde de silicium 32, ou bien un autre matériau sacrificiel quelconque pouvant être de préférence anisotropiquement gravé sans attaquer chimiquement soit le polysilicium, soit le matériau employé dans la seconde couche isolante 26, est déposée sur les plaques des électrodes inférieures de condensateurs et sur les parties exposées de la seconde couche isolante 26. L'épaisseur avec laquelle la seconde couche d'oxyde de silicium 30 est déposée détermine la hauteur des nervures, des colonnes ou d'autres structures qui sont formées sur les plaques 32. Par voie de conséquence, il est souhaitable de rendre la couche d'oxyde de silicium 32 relativement épaisse, par exemple, entre 2000 et 10000 A. Un masque est ensuite formé sur la surface de la couche d'oxyde de silicium 32, en utilisant, par exemple, des procédés photolithographiques classiques, laissant une configuration d'ouvertures sur la surface de la seconde couche d'oxyde de silicium 32 et qui sont alignées sur chacune des plaques de polysilicium 30. De façon pratique, toute configuration pouvant être formée sur la surface de la couche d'oxyde de silicium 32 peut être employée pour former la partie s'étendant verticalement de l'électrode inférieure du condensateur. Par exemple, des configurations possibles comprennent des anneaux ou des carrés concentriques, un groupement de rectangles parallèles, ou un groupement de carrés ou de cercles. La couche d'oxyde de silicium 32 est ensuite attaquée chimiquement en utilisant, par exemple, un mélange de gaz constitué de CHF3, 02 et Ar afin d'exposer d'abord la surface du substrat à la plaque 30 puis par sur-attaque chimique afin de nettoyer la surface de la plaque 30 de manière à s'assurer qu'un dépôt subséquent de polysilicium dopé réalise un contact satisfaisant. Le masque est ensuite retiré. Une couche de polysilicium 34 est déposée par LPCVD dans les ouvertures formées à travers la couche d'oxyde de silicium 32 jusqu'à la surface des plaques 30, en déposant suffisamment de polysilicium pour remplir en excès les ouvertures, comme montré sur la figure 4. La couche de polysilicium 34 peut être dopée au cours du dépôt ou par implantation d'ions de la même manière que celle utilisée pour le dopage de la plaque de polysilicium 30. Un polissage par voie chimique et mécanique est ensuite effectué pour éliminer le polysilicium excédentaire. La surface de la couche d'oxyde de silicium 32 est employée comme butoir de polissage, de sorte que la hauteur totale verticale des colonnes, des nervures ou d'une autre superstructure 36 formée au-dessus de la plaque 30 demeure en place (figure 5). La couche d'oxyde de silicium 32 est ensuite éliminée, de préférence en utilisant une solution de HF diluée, car HF attaque effectivement l'oxyde de silicium sans attaquer de façon inacceptable
la couche butoir d'attaque de nitrure de silicium 26.
Cette attaque chimique laisse exposée l'électrode inférieure, comme montré sur la figure 6, la superstructure d'électrode inférieure de polysilicium 36 s'étendant au-dessus de la plaque 30 sur une hauteur d'environ 2000 à 10000 A. Le traitement se poursuit en formant une couche diélectrique 38 sur les surfaces de polysilicium exposées de l'électrode inférieure du condensateur d'emmagasinage de charge, montrée sur la figure 7, avec une épaisseur de 30-150 A. De façon souhaitable, le matériau diélectrique possède une constante diélectrique élevée et peut être rendu mince sans piqûres ou sans autres défauts locaux. Une couche diélectrique appropriée peut être formée en déposant une couche de nitrure de silicium, par exemple par CVD, puis en faisant croitre une mince couche d'oxyde sur la
surface de la couche de nitrure de silicium.
Fréquemment, cette couche "NO" est formée sur le dessus d'une couche d'oxyde, telle qu'une couche d'oxyde initial recouvrant la surface de l'électrode inférieure de polysilicium, de sorte que le film diélectrique réel formé possède une structure "ONO". De façon alternative, l'oxyde initial sur la surface de l'électrode inférieure peut être éliminé en trempant le composant dans une solution de HF diluée. Puis, la
couche diélectrique formée possède une structure "NO".
Enfin, une couche de polysilicium 40 est déposée par LPCVD sur le composant (figure 7), puis la couche de polysilicium 40 est dopée par implantation d'ions et est configurée pour former une électrode supérieure du condensateur. Un traitement classique supplémentaire est effectué pour achever le composant de DRAM. La présente invention a été décrite en termes de certains modes de réalisation préférés. L'invention n'est pas, toutelois, limitée aux modes de réalisation specifiques décrits, mais comprend également des modifications et des variations telles que celles tombant dans le
domaine des revendications suivantes.
Claims (14)
1., Procédé de fabrication d'un composant de mémoire sur un substrat (10), le composant de mémoire comprenant un condensateur d'emmagasinage de charge, le procédé comprenant les étapes consistant: à réaliser un transistor ayant des zones de source/drain (20, 22) formées sur une surface du substrat (10), et ayant une électrode de grille (16) formée au-dessus de la surface du substrat (10); à déposer une première couche isolante (24) sur le transistor; à déposer sur la première couche isolante (24) une seconde couche isolante (26) d'un matériau isolant différent de celui de la première couche isolante (24); à pratiquer une première ouverture (28) à travers les première et seconde couches isolantes (24, 26) afin d'exposer une première zone de source/drain (20, 22) du transistor; à déposer une première couche de polysilicium (30) sur la seconde couche isolante (26), de manière que la première couche de polysilicium (30) soit en contact électrique avec la première zone de source/drain (20, 22) du transistor; à déposer une troisième couche isolante (32) sur la première couche de polysilicium (30) et à configurer la troisième couche isolante (32) de manière à offrir des secondes ouvertures et à exposer la première couche de polysilicium (30); à déposer une seconde couche de polysilicium (34) pour remplir les secondes ouvertures; à polir pour éliminer les parties excédentaires de la seconde couche de polysilicium (34); à éliminer la troisième couche isolante (32) afin d'exposer une superstructure de polysilicium (36) s'étendant verticalement au-dessus de la première couche de polysilicium (30), formant au moins une partie d'une électrode inférieure du condensateur d'emmagasinage de charge; à former une couche diélectrique sur la superstructure de polysilicium (36) et la première couche de polysilicium (30); et à déposer une troisième couche de polysilicium (40) et à former une électrode supérieure du condensateur
d'emmagasinage de charge.
2. Procédé selon la revendication 1, caractérisé en ce que l'une des première et seconde couches isolantes (24, 26) comprend de l'oxyde de silicium et l'autre des première et seconde couches isolantes (24, 26) comprend
du nitrure de silicium.
3. Procédé selon la revendication 2, caractérisé en ce que la première couche isolante (24) est de l'oxyde
de silicium.
4. Procédé selon la revendication 1, comprenant en outre l'étape consistant à aplanir la surface de la
première couche isolante (24).
5. Procédé selon la revendication 1, caractérisé en ce que la première ouverture (28) est remplie par la
première couche de polysilicium (30).
6. Procédé selon la revendication 1, caractérisé en ce que la troisième couche isolante (32) est éliminée en utilisant la seconde couche isolante (26) comme
butoir d'attaque chimique.
7. Procédé selon la revendication 5, caractérisé en ce que la troisième couche isolante (32) est de l'oxyde
de silicium.
8. Procédé selon la revendication 7, comprenant en outre l'étape précédant l'étape consistant à déposer une troisième couche isolante (32), consistant à configurer la première couche de polysilicium (30) afin de former une plaque au-dessus de la première zone de
source/drain (20, 22) du transistor.
9. Procédé selon la revendication 1, caractérisé en ce que le transistor est couplé à une ligne de bits et caractérisé en ce que le composant de mémoire est une
DRAM.
10. Procédé selon la revendication 1, caractérisé en ce que l'étape consistant à polir est un procédé de polissage par voie chimique et mécanique qui utilise une surface de la troisième couche isolante (32) comme
butoir de polissage.
11. Procédé selon la revendication 1, caractérisé en ce que la superstructure de polysilicium (36)
comprend un groupement de nervures ou de colonnes.
12. Procédé de fabrication d'un composant de mémoire sur un substrat (10), le composant de mémoire comprenant un condensateur d'emmagasinage de charge, le procédé comprenant les étapes consistant: à réaliser un transistor ayant des zones de source/drain (20, 22) formées sur une surface du substrat (10), et ayant une électrode de grille (16) formée au-dessus de la surface du substrat (10); à déposer une première couche isolante (24) sur le transistor; à pratiquer une première ouverture (28) à travers la première couche isolante (24) afin d'exposer une première zone de source/drain (20, 22) du transistor; à former une première couche de matériau conducteur (30) sur la première couche isolante (24), de sorte que la première couche de matériau conducteur (24) est électriquement couplée à la première zone source/drain (20, 22) du transistor; à déposer une seconde couche isolante (26) sur la première couche de matériau conducteur (30) et à configurer la seconde couche isolante (26) de manière à offrir des secondes ouvertures qui exposent la première couche de matériau conducteur (30); à déposer une seconde couche de matériau conducteur (34) afin de remplir les secondes ouvertures; à polir pour éliminer les parties excédentaires de la seconde couche de matériau conducteur (34); à éliminer la seconde couche isolante (26) afin d'exposer une superstructure (36) s'étendant verticalement au-dessus de la première couche de matériau conducteur (30), à former au moins une partie d'une électrode inférieure du condensateur d'emmagasinage de charge; à former une couche diélectrique (38) sur la superstructure (36) et la première couche de matériau conducteur (30), et à déposer une troisième couche de matériau conducteur (40) et à former une électrode supérieure du
condensateur d'emmagasinage de charge.
13. Procédé selon la revendication 12, caractérisé en ce que l'étape consistant à polir est un procédé de polissage par voie chimique et mécanique qui utilise une surface de la seconde couche isolante (26) comme
butoir de polissage.
14. Procédé selon la revendication 12, caractérisé en ce que la seconde couche isolante (26) est formée à
partir d'un matériau différent du matériau utilisé pour-
former la première couche isolante (24).
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9704722A GB2322964B (en) | 1997-03-07 | 1997-03-07 | Polysilicon CMP process for high-density DRAM cell structures |
| JP9060243A JPH10256502A (ja) | 1997-03-07 | 1997-03-14 | 高密度ｄｒａｍセルのポリシリコンｃｍｐプロセス |
| DE19710961A DE19710961C2 (de) | 1997-03-07 | 1997-03-17 | Verfahren zum Herstellen einer Halbleitereinrichtung mit einem Kondensator |
| FR9703423A FR2761198B1 (fr) | 1997-03-07 | 1997-03-20 | Procede cmp de polysilicium destine a des structures de cellules dram a haute densite |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9704722A GB2322964B (en) | 1997-03-07 | 1997-03-07 | Polysilicon CMP process for high-density DRAM cell structures |
| JP9060243A JPH10256502A (ja) | 1997-03-07 | 1997-03-14 | 高密度ｄｒａｍセルのポリシリコンｃｍｐプロセス |
| DE19710961A DE19710961C2 (de) | 1997-03-07 | 1997-03-17 | Verfahren zum Herstellen einer Halbleitereinrichtung mit einem Kondensator |
| FR9703423A FR2761198B1 (fr) | 1997-03-07 | 1997-03-20 | Procede cmp de polysilicium destine a des structures de cellules dram a haute densite |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2761198A1 true FR2761198A1 (fr) | 1998-09-25 |
| FR2761198B1 FR2761198B1 (fr) | 1999-04-30 |
Family
ID=27438574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9703423A Expired - Fee Related FR2761198B1 (fr) | 1997-03-07 | 1997-03-20 | Procede cmp de polysilicium destine a des structures de cellules dram a haute densite |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH10256502A (fr) |
| DE (1) | DE19710961C2 (fr) |
| FR (1) | FR2761198B1 (fr) |
| GB (1) | GB2322964B (fr) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100270210B1 (ko) * | 1998-04-25 | 2000-10-16 | 윤종용 | 디램 셀 커패시터 및 그의 제조 방법 |
| KR100301370B1 (ko) * | 1998-04-29 | 2001-10-27 | 윤종용 | 디램셀커패시터의제조방법 |
| FR2835970B1 (fr) * | 2002-02-11 | 2005-02-25 | Memscap | Micro-composant electronique incluant une structure capacitive |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR960003498B1 (ko) * | 1992-06-18 | 1996-03-14 | 금성일렉트론주식회사 | 반도체장치의 캐패시터 제조방법 |
| DE4221431A1 (de) * | 1992-06-30 | 1994-01-05 | Siemens Ag | Herstellverfahren für einen Schlüsselkondensator |
| DE4223878C2 (de) * | 1992-06-30 | 1995-06-08 | Siemens Ag | Herstellverfahren für eine Halbleiterspeicheranordnung |
| US5292677A (en) * | 1992-09-18 | 1994-03-08 | Micron Technology, Inc. | Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts |
| KR100388519B1 (ko) * | 1995-02-22 | 2003-09-19 | 마이크론 테크놀로지, 인크. | 메모리셀의커패시터배열위에비트선을형성하는방법및이를이용한집적회로및반도체메모리장치 |
| JP2682509B2 (ja) * | 1995-04-28 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-03-07 GB GB9704722A patent/GB2322964B/en not_active Expired - Fee Related
- 1997-03-14 JP JP9060243A patent/JPH10256502A/ja active Pending
- 1997-03-17 DE DE19710961A patent/DE19710961C2/de not_active Expired - Fee Related
- 1997-03-20 FR FR9703423A patent/FR2761198B1/fr not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| GB9704722D0 (en) | 1997-04-23 |
| DE19710961C2 (de) | 2002-02-28 |
| DE19710961A1 (de) | 1998-09-24 |
| GB2322964B (en) | 2001-10-17 |
| FR2761198B1 (fr) | 1999-04-30 |
| JPH10256502A (ja) | 1998-09-25 |
| GB2322964A (en) | 1998-09-09 |
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| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |