FR2494021A1 - Dispositif a circuits integres a semiconducteurs - Google Patents

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Abstract

L'INVENTION CONCERNE UN DISPOSITIF A CIRCUITS INTEGRES A SEMICONDUCTEURS. CE DISPOSITIF COMPORTE UN PREMIER ET UN SECOND CABLAGES GL, PL AUXQUELS UNE TENSION D'ALIMENTATION EN ENERGIE EST APPLIQUEE, UN CIRCUIT ELECTRONIQUE4 BRANCHE ENTRE LES CABLAGES PL, GL ET A LAQUELLE LA TENSION D'ALIMENTATION EN ENERGIE EST APPLIQUEE PAR L'INTERMEDIAIRE DE CES CABLAGES, UN TROISIEME CABLAGE RL AUQUEL EST APPLIQUEE UNE TENSION DE REFERENCE V, UN CONDENSATEUR C REALISANT UN COUPLAGE EN COURANT ALTERNATIF DES CABLAGES RL, PL ET UN CONDENSATEUR C TRANSMETTANT DES VARIATIONS POTENTIELLES PRODUITES DANS LES CABLAGES GL, RL. APPLICATION NOTAMMENT AUX CIRCUITS INTEGRES A FAIBLE VARIATION DES POTENTIELS DE SERVICE ET A FAIBLE PARASITAGE RECIPROQUE DES CABLAGES D'ALIMENTATION EN ENERGIE ET DE TRANSMISSION DE SIGNAUX D'INFORMATIONS.

Description

La présente invention concerne un dispositif à circuits intégrés à
semiconducteurs et en particulier un
circuit intégré à semiconducteurs constitué par des tran-
sistors à effet de champ du type à grille isolée (désignés ci-après sous le nom de MOSFET) incluant un circuit d'en-
trée du type circuit différentiel.
Dans un dispositif à circuits intégrés à semi-
conducteurs (désigné ci-après sous le terme de circuit inté-
gré) comportant un circuit d'entrée de signaux numériques
du type à entrée différentielle, le niveau d'un signal in-
troduit à partir d'une unité extérieure est comparé à un potentiel de référence ou à une tension de référence par le circuit d'entrée. La tension de seuil d'entrée du circuit d'entrée de-ce type est déterminée non pas par la tension
de seuil du transistor MOSFET, mais par la tension de réf é-
rence. C'est pourquoi le circuit d'entrée présente un avan-
tage dans le fait que la tension de seuil d'entrée peut
être réglée de façon appropriée.
Afin de réduire le nombre des bornes extérieures du
circuit intégré, la tension de référence devrait être pro-
duite à l'intérieur dudit circuit intégré.
Afin de produire la tension de référence, on peut ménager dans le circuit intégré un circuit produisant une tension de référence et constitué par un circuit diviseur de
tension.
Dans ce cas, cependant, il faudrait faire attention au fait que des variations indésirables sont imprimées à la
tension de référence. Par exemple des variations de la ten-
sion d'alimentation en énergie envoyée au circuit de produc-
tion de la tension de référence et provoquées par des varia-
tions de la tension intervenant dans le câblage d'alimenta-
tion en énergie du circuit intégré, ne peuvent pas être négligées. La tension de référence est modifiée par de
telles variations de la tension d'alimentation en énergie.
En outre il existe des couplages électriques indésirables entre le câblage (câblage sous tension de référence), auquel est appliquée la tension de référence, et les câblages de transmission de signaux dans le circuit intégré, auxquels
sont appliqués une variété de signaux. C'est pourquoi le câ-
blage sous tension de référence reçoit un-bruit ou un para-
sitage par l'intermédiaire de ces couplages électriques. - La tension de seuil d'entrée du circuit d'entrée subit des variations dues à une modification de la tension de référence appliquée au circuit d'entrée. C'est pourquoi le circuit d'entréer fonctionne souvent de manière erronée même lorsque les signaux provenant de l'unité extérieure
sont introduits à un niveau approprié.
Afin de réduire la variation de la tension de réfé-
rence, on peut concevoir de raccorder un condensateur entre
le câblage sous tension de référence et le câblage d'alimen-
tation en énergie, mis à la masse (câblage de masse), du circuit à l'intérieur du circuit intégré afin d'absorber
des variations de la tension.
Cependant on a trouvé que la résistance ou l'induc-
tance du câblage de masse dans le circuit intégré ne peut
pas être négligée et que la variation du courant de fonc-
tionnement dans le circuit intégré provoque des variations de la tension du câblage de masse, à un degré ne pouvant pas être négligé. C'est pourquoi, même si l'on raccorde à
un condensateur permettant d'absorber des variations de ten-
sion comme mentionné ci-dessus, le condensateur ne peut pas empêcher de façon suffisante un.fonctionnement indésirable
du circuit d'entrée.
Un objet de la présente invention est par conséquent
de fournir un circuit intégré qui induit seulement de fai-
bles variations dans les potentiels qui seront appliquées
à un câblage sous tension de référence, à partir d'un câbla-
ge d'alimentation en énergie et d'un câblage de masse.
Un autre objet de la présente invention est de four-
nir un circuit intégré, dans lequel des variations réduites de potentiel sont appliquées au câblage sous tension de référence de la part des lignes de transmission de signaux
ou du substrat semiconducteur.
Un autre objet de la présente invention est de four-
nir un circuit intégré qui comporte des moyens travaillant
de manière à compenser des variations de la tension de réfé-
rence et qui sont d'une taille appropriée pour être montés
sur les circuits intégrés.
Un autre objet de la présente invention est de four-
nir un circuit intégré qui ne nécessite pas un substrat
semiconducteur possédant une surface accrue.
Un autre objet de la présente invention est de four-
nir un circuit intégré, dans lequel les câblages sont dispo-
sés de façon appropriée.
D'autres objectifs et avantages de la présente in-
vention ressortiront à l'évidence de la description donnée
ci-après considérée en référence aux dessins annexés, sur lesquels
- la figure 1 est un schéma-bloc d'une mémoire dyna-
mique à accès direct ou aléatoire; - la figure 2 est le schéma d'un circuit de réseau de mémoire;
- la figure 3 est le schéma d'un circuit amplifica-
teur de chargement;
- la figure 4 est le schéma d'un circuit d'un tam-
pon d'adresses; - la figure 5 est un diagramme montrant les formes d'ondes de fonctionnement du circuit de la figure 4;
- la figure-6 est le schéma d'un circuit d'une for-
me de réalisation de la présente invention - les figures 7A à 7C représentent des diagrammes de formes d'ondes de fonctionnement du circuit de la figure 6; - la figure 8 est un schéma de la structure prévue pour la couche de câblage utilisée dans un dispositif à
circuits intégrés à semiconducteurs selon une forme de réa-
lisation de la présente invention; - la figure 9 est une vue en coupe prise suivant la
ligne A-A de la figure 8;-
- la figure 10 est une vue en coupe d'un dispositif à circuits intégrés à semiconducteurs selon une autre forme
de réalisation de la présente invention;.
- la figure 11 est un schéma de la structure de blocs de circuits d'un dispositif à circuits intégrés à semiconducteurs selon une autre forme de réalisation; - la figure 12 est un schéma de la structure prévue
pour la couche de câblage qui sera superposée à la structu-
re de la figure 11; et
- les figures 13 et 14 sont des vues en coupe pri-
ses respectivement suivant les lignes a-a et b-b de la
figure 12.
Bien qu'elle n'y soit pas spécifiquement limitée, - la présente invention est appliquée à une mémoire à accès direct ou aléatoire RAM constituée par des transistors
MOSFET.
La figure 1 représente un schéma-bloc d'un système
multiple de mémoire d'adresses, dans lequel les blocs indi-
viduels de circuits sont constitués sur un substrat semi-
conducteur conformément à la technique MOSIC classique.
Les bornes RAS, CAS, A1 à A7, Dentrée WE, Dsortie' VDD
et V55 constituent des bornes extérieures. Les circuits in-
dividuels de la figure 1 fonctionnent avec l'application
d'une tension d'alimentation en énergie à partir d'une sour-
ce d'alimentation en énergie non représentée, par l'intermé-
diaire de la borne VDD d'alimentation en énergie et de la
borne de masse VS5.
Sur la figure 1, le sigle RASG désigne un générateur de signaux d'horloge qui délivre des signaux d'horloge du
système RAS conformément aux signaux de sélection d'adres-
ses de ligne (signaux RAS), qui sont envoyés à la borne
extérieure RAS, et le sigle CASG désigne un circuit généra-
teur de signaux d'horloge qui délivre des signaux d'horloge conformément aux signaux de sélection d'adresses de colonne
(signaux CAS) qui sont envoyés à la borne extérieure CAS.
Le sigle CPG désigne un circuit générateur de si-
gnaux d'horloge qui, conformément aux signaux d'entrée de
RASG et CASG, délivre les impulsions d'horloge pour comman-
der le fonctionnement des circuits, comme-cela va être dé-
crit ci-après. Le sigle AB désigne un circuit-tampon d'adresses, qui reçoit des signaux d'adresses par l'intermédiaire des
bornes extérieures A1 à A7. Le fonctionnement du circuit-
tampon d'adresses AB est commandé par les signaux d'horloge
produits par le générateur de signaux d'horloge CPG et éta-
blit une discrimination entre les niveaux des signaux d'adresses envoyés aux bornes extérieures A1 à A7, sur la
base d'une tension de référence Vref produite par un généra-
teur de tension de référence VRG. Le signal de sortie du circuit-tampon d'adresses AB est envoyé à un décodeur de
lignes XD et à un décodeur de colonnes YD par l'intermé-
diaire d'un bus de transmission d'adresses ABUS.
Le sigle DR désigne un circuit de commande de mots/ bascule bistable qui reçoit le signal de sortie provenant
du décodeur de lignes XD.
Le sigle CSW désigne un commutateur de colonnes.
Le sigle MAR désigne un réseau de mémoire et le
sigle PA désigne un préamplificateur qui amplifie une ten-
sion différentielle entre un couple de lignes de transmis-
sion de données dans le réseau de mémoire MAR.
La figure 2 illustre un exemple concret d'un cir-
cuit du réseau de mémoire MAR. Le réseau de mémoire MAR est constitué de plusieurs cellules de mémoire MS1 à MS4, qui sont composées chacune d'un transistor/cellule MOS et sont
rangées ou ordonnées sous la forme d'une matrice, des cellu-.
les fictives DMS1 à DMS4, des lignes de transmission de mots W1 et W2, des lignes fictives de transmission de mots DW1 et DW2 et des lignes de transmission de données DL1, DL2,
DL3 et DL4.
Sur la figure 1 le sigle IB désigne un circuit-
tampon d'entrée de données, MA désigne un amplificateur
principal et OB désigne un circuit-tampon de sortie.
La référence WEG désigne un générateur de signaux
de commande d'inscription.
Le sigle VRG désigne un générateur de tension de ré-
férence, qui produit une tension de référence Vref lors- qu'une tension d'alimentation en énergie positive, comme par exemple +5 volts, est appliquée à la borne extérieure VDD,
et le sigle VBBG désigne un générateur de tension de polari-
sation inverse, qui'produit une tension de polarisation négative qui sera envoyée au substrat semiconducteur, lors
de la réception de la tension d'alimentation en énergie en-
voyée à la borne extérieure VDD.
Lorsque les signaux RAS sont envoyés à la borne
extérieure RAS dans le système multiple de mémoire d'adres-
ses RAM, une variété de signaux d'horloge du type RAS sont
produits de façon correspondante par le générateur de si-
gnaux d'horloge CPG. Etant donné que les signaux d'horloge du type RAS sont produits, les signaux d'adresses de lignes envoyés aux bornes extérieures A à A sont envoyés au
circuit-tampon d'adresses AB. Les signaux d'adresses pro-
duits par le circuit-tampon d'adresses AB sont convertis en des signaux de sélection de lignes de transmission de mots
par l'intermédiaire du décodeur de lignes XD, et sont appli-
qués au circuit de transmission de mots/bascule bistable DRR. Les cellules de mémoire disposées sur une ligne du réseau de mémoire MAR sont sélectionnées par les signaux de sélection de lignes de transmission de mots, qui ont été appliqués au circuit DRR..Il en résulte que les données des cellules de mémoire sélectionnées sont lues dans les lignes de transmission de données-du réseau de mémoire MAR. Les données lues dans les lignes de transmission de données sont
amplifiées par le préamplificateur PA.
De façon similaire, lorsque les signaux CAS sont appliqués à la borne extérieure CAS, les signaux d'adresses de colonnes envoyés aux bornes extérieures A1 à A7 sont appliqués au circuit -tampon d'adresses AB. Les signaux d'adresses appliqués au circuit -tampon d'adresses AB sont convertis en signaux de sélection de commutation de colonnes par le décodeur de colonnes YD. C'est pourquoi deux
lignes de transmission de données qui doivent être sélec-
tionnées dans le réseau de mémoire MAR, sont accouplées à un couple de lignes communes de transmission de données
CD, CD par l'intermédiaire du commutateur de colonnes CSW.
Les signaux de données, lus hors des cellules de mémoire, qui sont accouplées aux lignes communes de transmission de
données CD, CD par l'intermédiaire des lignes de transmis-
sion de données et du commutateur de colonnes CSW, sont délivrés à la borne extérieure Dsortie par l'intermédiaire de l'amplificateur principal MA et du circuit-tampon de
sortie OB.
Si les signaux de commande d'inscription WE envoyés à la borne extérieure WE sont à niveau bas, le circuit
tampon d'entrée de données IB est rendu opérant par le si-
gnal de sortie du générateur WEG de signaux d'horloge de
commande d'inscription. Par conséquent les données transmi-
ses à la borne extérieure Dentrée sont enregistrées dans les cellules de mémoire sélectionnées par le circuit DRR par l'intermédiaire du circuittampon d'entrée de données IB, des lignes communes de transmission de données CD, CDF, du commutateur de colonnes CSW des lignes de transmission
de données.
Le circuit-tampon d'adresses AB représenté sur la
figure 1 est constitué de manière à établir une discrimina-
tion du niveau des signaux d'adresses envoyés aux bornes
extérieures A1 à A7 en comparaison avec la tension de réfé-
rence Vref produite par le générateur de tension de référen-
ce VRG. De façon similaire, bien qu'il n'y ait là aucune limitation particulière, le circuit-tampon d'entrée de
données IB a été constitué de manière à établir une discri-
mination des niveaux des signaux de données envoyés à la
borne extérieure Dentrée par rapport à la tension de réfé-
rence Vref.
La figure 4 représente un diagramme illustrant une réalisation concrète du circuit-tampon d'adresses qui rend
la tension de seuil d'entrée égale à la tension de référen-
ce Vref* Le circuit-tampon d'adresses est constitué par plu-
sieurs transistors MOSFET et son fonctionnement est comman-
dé par les signaux d'horloge 0, 01 et 02 produits par le générateur de signaux d'horloge CPG, comme représenté sur la figure 1. Lorsqu'un signal envoyé à la borne extérieure RAS ou CAS de la figure 1 prend un niveau bas, comme par exemple une valeur proche de zéro volt, le signal d'horloge 0 est converti depuis un niveau haut, c'est-à-dire depuis le niveau de la tension VDD d'alimentation en énergie, à un niveau bas, comme représenté sur la figure 5B. Comme cela est représenté sur les figures 5C et 5D, les signaux d'horloge 01 et 02 passent du niveau bas au niveau haut au bout d'un intervalle de temps prédéterminé après la chute
du signal d'horloge 0.
Un signal d'adresse est appliqué à l'électrode d'en-
trée d'un transistor MOSFET Q6 par l'intermédiaire d'une
borne extérieure et la tension de référence Vref est appli-
quée à l'électrode d'entrée du transistor MOSFET Q13
Comme cela est indiqué par la ligne formée de traits inter-
rompus sur la figure 5A, la tension de référence Vref prend un. niveau situé entre le niveau haut Aih et le niveau bas
Ail du signal d'adresse, qui est envoyé à la borne exté-
rieure.
Le circuit-tampon d'adresses représenté sur la figt-
re 4 fonctionne de la manière décrite ci-après.
Lorsque le signal d'horloge 0 est au niveau haut, les transistors MOSFET Q1 à Q3* Q6 et Q13 sont placés à
l'état conducteur. Les transistors MOSFET Q1 à Q3 étant con-
ducteurs, les noeuds N3 et N4 sont préchargës à un niveau proche du niveau de la tension d'alimentation en énergie VDD. Etant donné que les transistors MOSFET Q6 et Q13 sont rendus conducteurs, un signal d'adresse Ai et la tension de référence Vref sont appliqués aux grilles des transistors MOSFET Q7 et Q12. Etant donné qu'il existe une différence entre le signal d'adresse Ai et la tension de référence
Vref, les transistors MOSFET Q7 et Q12 présentent des con-
conductances différentes. C'est -pourquoi lorsque le signal d'horloge 01 prend le niveau haut comme représenté sur la
figure 5C, un signal du niveau correspondant a la diffé-
rence entre le signal d'adresse Ai et la tension de réfé-
rence Vref est délivré aux noeuds N1 et N2. Les condensa-
teurs C1 et C2 sont des condensateurs de chargement ini-
tial. Par suite de la présence des condensateurs C1 et C2, les conduct9nceSdes transistors MOSFET Q7 et Q12 sont accrues lorsque le signal d'horloge 01 prend le niveau haut. Par conséquent le taux de variation du signal délivré
aux noeuds N1 et N2 est accru.
Etant donné que le signal d'horloge 01 prend le niveau haut, les noeuds N3 et N4, qui ont été préchargés au niveau haut, prennent alors soit le niveau haut, soit le niveau bas, en fonction du niveau du signal d'adresse Ai. Etant donné que le signal d'horloge 02 prend le niveau haut comme représenté sur la figure 5D, les noeuds N5 et N6 prennent des niveaux qui correspondent aux niveaux
des noeuds N3 et N4. Par conséquent un signal d'adresse com-
plémentaire correspondant au signal d'adresse envoyé à la
grille du transistor MOSFET Q7 est envoyé aux noeuds de sor-
tie a, a.
Avec le circuit d'entrée représenté sur la figure 4, dans lequel la tension de seuil d'entrée est déterminée
par la tension de référence, un fonctionnement erroné inter-
vient aisément si la tension de référence est soumise a des variations dues à un bruit ou analogues. Par exemple si la
tension de référence est réduite d'une manière très impor-
tante, la différence entre la tension de référence et le
niveau bas A il du signal d'adresse est fortement réduite.
En outre si la tension de référence est accrue de façon importante, la différence entre la tension de référence et le niveau haut du signal d'adresses est réduite. Ainsi, lorsque la différence de niveau est réduite, la différence
de conductance entre le transistor MOSFET.Q 7 et le transis-
tor MOSFET Q12 est réduite. Par conséquent le circuit d'en-
trée tend à fonctionner de manière erronée.
Le câblage, placé à la tension de référence et qui s'étend sur le substrat semiconducteur, est couplé de
façon indésirable par l'intermédiaire d'une capacité para-
site aux câblages de transmission des signaux, auxquels différents signaux sont appliqués. C'est pourquoi un bruit ou un parasitage est introduit dans le câblage placé à la tension de référence. Le bruit, qui est introduit dans le
câblage placé à la tension de référence par l'intermédiai-
re de la capacité parasite, peut être réduit grâce au rac-
cordement d'un condensateur de découplage possédant une capacité relativement importante entre le câblage placé à
la tension de référence et le câblage de masse du circuit.
Cependant, dans le circuit intégré, le potentiel non seulement du câblage d'alimentation en énergie, mais
également du câblage de masse est affecté par des varia-
tions du courant de fonctionnement ou de service du cir-
cuit. Lorsque la capacité de découplage est mise en place, le couplage entre le câblage de masse et le câblage placé à la tension de référence est par conséquent renforcé et le bruit ou parasitage produit dans le câblage de masse n'est.pas atténué de façon efficace, mais est envoyé au
câblage placé à la tension de référence.
Le niveau du bruit produit dans le câblage d'alimen-
tation en énergie et dans lé câblage de masse à l'intérieur
du circuit intégré est affecté par le montage du circuit.
Par exemple une mémoire dynamique MOS est équipée
d'un générateur de signaux d'horloge qui comporte un conden-
sateur de chargement initial CB comme représenté sur la
figure 3, afin de rendre maximum le niveau des signaux d'hor-
loge devant être produits et devant piloter de façon suffisante des charges relativement importantes même si le transistor de sortie MOSFET possède une taille limitée. Le
générateur de signaux d'horloge de ce type produit cepen-
dant un parasitage relativement intense dans le câblage d'alimentation en énergie et dans le câblage de masse. En effet dans le circuit représenté sur la figure 3, le signal d'horloge d'entrée Oi est appliqué d'une part à un inverseur IV3 constitué par un-transistor de charge MOSFET Q5 et par un transistor MOSFET d'attaque Q6' et
d'autre part à un transistor de sortie MOSFET Q8 par l'in-
termédiaire d'inverseurs IV1 et IV2, qui servent de lignes
à retard. C'est pourquoi le condensateur de chargement ini-
tial CB est chargé lorsque le signal d'horloge de sortie 00 passe duniveau bas du potentiel de la masse au niveau haut de la tension d'alimentation en énergie VDD. Mais, lorsque le condensateur CB est chargé, le transistor MOSFET Q7 de charge est rendu conducteur par la sortie à niveau haut de l'inverseur IV3. Par conséquent les transistors MOSFET Q7 et Q8 branchés en série sont rendus simultanément
conducteurs pendant un intervalle de temps s'étendant à par-
tir du moment o la sortie de.l'inverseur IV3 passe au niveau haut, jusqu'à un instant o la sortie de l'inverseur IV2 passe au niveau bas. Par conséquent un courant circule
à travers les transistors MOSFET Q7 et Q8.
Les transistors MOSFET Q7 et Q8 constituent un éta-
ge de sortie, qui est constitué.avec une taille relativement importante de manière à piloter de façon suffisante une
* charge (non représentée). Par conséquent un courant relative-
ment intense les traverse.
Une résistance rd et une inductance Ld sont présen-
tes dans le câblage d'alimentation en énergie PL et ne peuvent pas être négligées. Par conséquent le passage du courant à travers le câblage d'alimentation en énergie PL provoque l'apparition d'un niveau relativement important de
bruit.
De façon similaire une résistance rs et une induc-
tance Ls, qui ne peuvent pas être négligées, sont également présentes dans le câblage de masse GL. Par conséquent un niveau relativement élevé de bruit est également induit dans
le câblage de masse GL.
Conformément à la présente invention le bruit en- voyé à la ligne placée sous tension de référence de la part
du câblage d'alimentation en énergie et de la part du câbla-
ge de masse est limité par suite du fait que le bruit induit par le courant circulant dans le câblage d'alimentation en énergie PL est en opposition de phase avec le bruit induit
par le courant traversant le câblage de masse GL.
La figure 6 montre un circuit selon -une forme de
réalisation de la présente invention, dans lequel le câbla-
ge d'alimentation en énergie PL est raccordé par l'intermé-
diaire de la borne extérieure VDD à la borne de sortie d'une unité d'alimentation en énergie non représentée, et le câblage de masse GL est raccordé à un point de masse du circuit par l'intermédiaire de la borne extérieure V SS Un circuit électronique 4, un générateur de tension
de référence VRG, un comparateur de tension AB et un cir-
cuit logique 3 sont raccordés entre le câblage d'alimenta-
tion en énergie PL et le câblage de masse GL et sont action-
nés par la tension d'alimentation en énergie appliquée en-
tre ces câblages.
Le circuit électronique 4 est constitué par les générateurs de signaux d'horloge, les décodeurs et autres
représentés sur la figure 1.
Bien que ceci ne constitue en soi aucune limitation particulière, le circuit VRG de production de la tension de référence est constitué par des transistors MOSFET Q31 à Q36. En se référant aux transistors MOSFET Q31 à Q34 branchés en série entre la ligne PL et la ligne GL, la
grille est raccordée au drain de telle manière qu'ils tra-
vaillent en tant que résistances de division de tension.-
En d'autres termes, les transistors MOSFET Q31 à Q34 consti-
tuent un diviseur de tension. Les transistors MOSFET Q35 et
2 494021
Q36 branchés en série constituent le circuit de sortie qui convertit l'impédance. La tension de référence Vref produite
par le générateur de tension de référence VRG peut être ré-
glée de façon appropriée si les valeurs des transistors MOSFET Q31 à Q34 branchés en série sont réglées de façon appropriée.
La tension de référence Vref produite par le généra-
teur de tension de référence VRG est envoyée au comparateur de tension AB par l'intermédiaire d'un câblage RL délivrant
la tension de référence.
Le circuit comparateur de tension AB constitue un
circuit-tampon d'adresses comme représenté sur la figure 4.
Le comparateur de tension AB établit une discrimination du
niveau logique des signaux d'entrée envoyés à la borne ex-
térieure S par rapport à la tension Vref qui sert de tension de seuil logique. Le signal de sortie du comparateur de
tension AB sert de signal d'entrée au circuit logique 3.
Conformément à cette forme de réalisation, un con-
-densateur C2 possédant une capacité relativement importante
est branché entre le câblage RL placé à la tension de réfé-
rence et le câblage de masse GL et un condensateur C1 possé-
dant une capacité relativement importante est également branché entre le câblage RL placé à la tension de référence et le câblage d'alimentation en énergie PL. En outre étant donné que le câblage RL placé à la tension de référence
s'étend sur le substrat semiconducteur, il se trouve inévi-
tablement formée une capacité parasite C1l possédant une valeur relativement faible, entre le câblage RL placé à la tension de référence et le câblage de masse GL. De façon similaire, une capacité parasite C21 possédant une valeur relativement faible est également formée entre le câblage
RL placé à la tension de référence et le câblage d'alimen-
tation en énergie PL.
Le rapport de division de tension déterminé par les condensateurs C1 et C2 de la figure 6 devra être réglé
en accord avec le rapport de division de tension du généra-
teur de tension de référence VRG, comme cela ressortira à
l'évidence de la description donnée ci-après. En d'autres
termes, le rapport des capacités des condensateurs C1 et C2devrait être réglé en accord avec un rapport inverse de la tension d'alimentation en énergie VDD, envoyéeau câblage PL d'alimentation en énergie, à la tension de référence Vref qui doit être obtenue. Cependant, étant donné que le
générateur de tension de référence VRG possède habituelle-
ment une faible impédance de sortie, le rapport des capa-
cités des condensateurs C1 et C2 n'a pas besoin d'être nécessairement accordé sur une valeur désirée.
Conformément à cette forme de réalisation, le fait
de prévoir le condensateur C2 renforce le couplace capaci-
tif entre le câblage RL placé à la tension de référence et le câblage de masse GL. Par conséquent le bruit appliqué au câblage RL placé à la tension de référence est réduit d'une façon relativement importante par l'intermédiaire de la capacité parasite Co formée entre le câblage RL placé à la tension de référence et un câblage (non représenté),
qui est alimenté par des signaux d'horloge 0i et par l'in-
termédiaire de la capacité parasite de C a formée entre le câblage RL placé à la tension de référence et un câblage (non représenté), à laquelle des signaux de données Ai et
des signaux analogues sont appliqués.
Lorsque 'le potentiel présent sur l'une des bornes extérieures VDD ou VSS est modifié par un bruit aléatoire, la variation du potentiel dans lecâblage RL placé à la tension de référence est limitée à une plage relativement faible étant donné la présence du condensateur C1 ou C2 branché entre le câblage RL placé à la tension de référence et le câblage PL ou GL qui ne développe aucune
variation importante de potentiels.
Lorsqu'un bruit est induit dans le câblage d'ali-
mentation en énergie PL et dans le câblage de masse GL par suite du fonctionnement des circuits AB, 3, 4, un bruit appliqué au câblage RL placé à la tension de référence est
réduit comme décrit ci-dessous.
En effet un courant transitoire circule depuis le câblage PL d'alimentation en énergie aux circuits AB, 3, 4,
puis dans le câblage de masse GL. C'est pourquoi, contrai-
rement au bruit ou parasitesaléatoires, le bruit ou la va-
riation de potentiel provoqué dans le câblage PL d'alimenta-
tion en énergie par suite du fonctionnement des circuits
AB, 3, 4, varie en synchronisme avec le bruit ou la varia-
tion de potentiel induite dans le câblage de masse GL.
Lorsque le potentiel du câblage PL d'alimentation
en énergie est réduit à une valeur prédéterminée comme re-
présenté sur la figure 7A sous l'effet du courant transi-
toire, le potentiel du câblage de masse GL est accru par le
même courant transitoire comme représenté sur la figure 7C.
Inversement, lorsque le potentiel du câblage PL d'alimenta-
tion en énergie est accru de façon temporaire, le potentiel du câblage de masse GL est abaissé de façon temporaire de
manière correspondante.
Par conséquent le bruit appliqué de la part du cir-
cuit de masse GL au câblage RL placé à la tension de réfé-
rence par l'intermédiaire du condensateur C2 est annihilé par le bruit possédant une phase opposée, appliqué à partir du câblage d'alimentation en énergie PL au câblage RL placé
à la tension de référence, par l'intermédiaire du condensa-
teur Ci. Par conséquent la tension de référence Vref pré-
sente dans le câblage RL placé à la tension de référence ne varie pas de façon substantielle, comme cela est indiqué
par une ligne en trait plein sur la figure 7B, indépendam-
ment du bruit induit dans les câblages PL et GL.
Lorsque le condensateur Ci est enlevé du circuit de la figure 6, la tension de référence Vref du câblage RL placé à la tension de référence subit une variation en réponse au bruit induit dans le câblage de masse GL, comme cela est indiqué par une ligne formée de traits interrompus sur la figure 6B. Dans ce cas la limite de tension de la tension de référence Vref pour les signaux d'entrée Ventrée possédant le niveau VIH "1" et possédant le niveau VL "O" appliqués au circuit comparateur de tension AB, est réduite
de quantités AV1 et AV2. Par conséquent la limite de fonc-
tionnement du circuit comparateur de,tension AB est réduite.
Lorsque le condensateur C1 est prévu comme repré- senté sur la figure 6, la tension de référence Vref formée dans le circuit intégré est maintenue essentiellement à une valeur constante, ce qui rend possible d'empêcher un fonctionnement erroné du circuit comparateur de tension AB, auquel sont appliqués les signaux d'entrée Ventrée provenant des unités extérieures par l'intermédiaire de la borne extérieure S. En outre le circuit représenté sur la figure 6 peut être modifié. Par exemple le circuit diviseur de tension constitué par les transistors MOSFET Q31 à Q34 situés dans
le générateur de tension de référence VRG peuvent être-
constitués par une combinaison de résistances comme par exemple des résistances à semiconducteurs, ou bien par une
combinaison de résistances et de diodes ou bien de transis-
tors raccordés par les diodes ou bien d'éléments à tension
constante tels que des transistors MISFET. En outre le cir-
cuit de sortie constitué par les transistors MOSFET Q35 et
Q36 peut être remplacé par un circuit push-pull ou symétri-
que, un circuit monté en émetteur suiveur ou analogues. En outre, lorsque le circuit électronique tel que le circuit comparateur de tension qui reçoit la tension Vref' possède une impédance d'entrée très élevée, le circuit de sortie
qui travaille en tant que moyen de convertisseur d'impédan-
ce peut être supprimé.
Dans un circuit intégré monolithique à semiconduc-
teurs comportant un générateur de tension de référence
VRG, un circuit électronique 4 et analogues, les condensa-
teurs C1 et C2 sont constitués par une structure..stratifiée constituée par une électrode d'aluminium, une pellicule
d'oxyde de silicium, du silicium polycristallin ou une cou-
che de diffusion semiconductrice. Les condensateurs C1 et
C2 peuvent être également réalisés au moyen d'une intersec-
tion ou d'un recouvrement positif à la fois du câblage PL d'alimentation en énergie et du câblage de masse GL sur le
câblage RL placé à la tension de référence.
La figure 8 montre un agencement des condensateurs C1 et C2 selon une forme de réalisation de la présente invention, et la figure 9 est une vue en coupe du substrat
semiconducteur, prise suivant la ligne A-A' de la figure 8.
Sur la figure 9, le chiffre de référence 10 désigne
un substrat semiconducteur constitué par du silicium mono-
cristallin du type p, la référence 11 désigne une pellicule d'isolant de champ constituée par du Sio2 possédant une épaisseur relativement importante et formée sur la surface du substrat en silicium 10, à l'exception des surfaces des régions actives, c'est-à-dire à l'exception des surfaces ou des transistors MOSFET, des régions de résistances à semiconducteurs et des régions de câblages à semiconducteurs
sont formées, la référence 12 désigne une région semiconduc-
trice de type n qui sert de câblage de masse, la référence 13 désigne une région semiconductrice du type n qui sert de câblage, les références 14 et 15 désignent des couches de silicium polycristallin électriquement conductrices qui sont formées sur la pellicule isolante 11, la référence 16
désigne une pellicule isolante constituée de SiO2 et réali-
sée selon le procédé du dépôt chimique en phase vapeur, et la référence 17 désigne une couche d'aluminium qui sert de
câblage RL placé à la tension de référence.
Sur la figure 8, la structure de la couche en alu-
minium 17 est repérée par une ligne formée de traits inter-
rompus et les structures des régions semiconductrices de type n 12, 13 et les couches de silicium polycristallin 14
et 15 sont repérées par les lignes en trait plein.
La couche de silicium polycristallin 14 constitue l'une des électrodes du condensateur C2 et est reliée électriquement à la région semiconductrice de type n 12 par l'intermédiaire de moyens d'accouplement tels qu'une couche d'aluminium qui est formée en même temps que s'opère
la formation de la couche d'aluminium 17. La couche poly-
cristalline 15 constitue une électrode du condensateur C1 et est électriquement raccordée à la.région semiconductrice de type n 13 par l'intermédiaire d'un certain moyen d'accou- plement. Des parties de la couche d'aluminium 17 formée sur
les couches de silicium polycristallin 14 et 15 sont utili-
sées comme couches de câblage et sont également utilisées pour former les autres électrodes des condensateurs C2 et C1. Les parties de la couche d'aluminium 17 utilisées en
tant que couches de câblage possèdent une largeur relative-
ment faible WI, et les parties utilisées en tant qu'élec-
trodes pour les condensateurs C2, C1 possèdent une largeur relativement importante WC, comme représenté sur la figure 8. Par conséquent, une capacité parasite importante est
formée entre la couche d'aluminium 17 et la couche de sili-
cium polycristallin 14, comparativement à la capacité para-
site qui est formée lorsque la couche d'aluminium 17 possè-
de une largeur constante WI. De façon similaire une capaci-
té relativement importante est formée entre la couche
d'aluminium 17 et la couché de silicium polycristallin 15.
En se référant aux structures de réalisation repré-
sentées sur les figures 8 et 9, les capacités parasites formées entre les couches de silicium polycristallin 14, et le substrat semiconducteur 10 possèdent des valeurs
relativement faibles, étant donné que les couches de sili-
cium polycristallin 14 et 15 ont été formées sur le subs-
trat semiconducteur 10 par l'intermédiaire ou moyennant l'interposition d'une pellicule épaisse d'isolant de champ
11. Par conséquent, même si le potentiel du substrat semi-
conducteur 10 est modifié par des composantes d'ondulation contenues dans la tension de polarisation inverse, des variations indésirables de potentiel envoyées à partir du
substrat semiconducteur 10 aux couches de silicium poly-
cristallin 14 et 15 par l'intermédiaire de capacités
parasites sont limitées à de faibles valeurs. Par consé-
quent les variations de potentiel induites dans la couche d'aluminium 17 par suite de variations de potentiel du substrat semiconducteur 10 sont également limitées à de faibles valeurs.
La figure 10 montre une vue en coupe d'un condensa-
teur selon une autre forme de réalisation.
Sur la figure 10, un condensateur est constitué par une pellicule isolante mince 111 formée sur la surface
du substrat semiconducteur 10 de type n, voisin de la ré-
gion semiconductrice de type n 12, une couche de silicium polycristallin électriquement conductrice 171 formée sur la pellicule isolante mince 11', et une couche 12' de canal, qui sera induite dans la surface du substrat semiconducteur 10 lorsque la tension de référence Vref sera appliquée à la couche 171 de silicium polycristallin. La couche de canal 12' est raccordée à la région semiconductrice de type n 12
qui est maintenue au potentiel de la masse. De façon simi-
laire un autre condensateur est formé par la couche de sili-
cium polycristallin 172, la pellicule isolante mince 11' et
une couche de canal 13'. Bien que ceci ne soit pas représen-
té, un transistor MOSFET, dans lequel l'électrode de
grille est constituée par une couche de silicium polycris-
tallin et dans lequel la région de source et la région de
drain sont formées au moyen d'une technique d'auto-aligne-
ment, est formé sur la surface du substrat semiconducteur
de la figure 10. En utilisant les techniques de fabrica-
tion des circuits intégrés, on réalise la pellicule isolan-
te 11' en même temps que l'on forme la pellicule d'isolant de grille du transistor MOSFET, et on forme les couches de silicium polycristallin 171 et 172 en même temps que l'on forme l'électrode-de grille du transistor MOSFET. En outre
les régions semiconductrices de type n 12 et 13 sont for-
mees en même temps que sont formées les régions de source
et de drain du transistor MOSFET.
Ainsi la structure représentée sur la figure 10 peut être réalisée sans nécessité de phases particulières
de fabrication des circuits intégrés.
Au lieu des structures de réalisation représentées sur les figures 9 et 10, le condensateur peut être formé de manière que la couche de silicium polycristallin formée
sur la pellicule d'isolant de champ soit raccordée au câbla-
ge placé à la tension de référence, et une couche électri-
quement conductrice telle qu'une couche d'aluminium métalli-
sé formée sur la couche de silicium polycristallin moyen-
nant l'interposition d'une pellicule isolante est raccordée au câblage d'alimentation en énergie ou au câblage de masse, ou bien ledit condensateur peut être formé de telle façon que la couche de canal induite à la surface du substrat semiconducteur soit accouplée au câblage placé à la tension
de référence, et la couche électriquement conductrice for-
mée sur la couche de canal 'moyennant l'interposition de la pellicule isolante est raccordée au câblage d'alimentation en énergie ou au câblage de masse. Dans ce cas, cependant,
il faut faire attention au fait que le couplage est renfor-
cé entre le câblage placé à la tension de référence et le substrat semiconducteur. Dans ce cas, si le potentiel du substrat semiconducteur est soumis à des variations dues à des composantes d'ondulation de la tension de polarisation
inverse, la tension de référence subit de façon correspon-
dante des variations relativement importantes.
En outre, dans le cas des figures 9 et 10, les cou-
ches conductrices 14, 15 et les couches de canal 12', 13'
servent en outre de conducteurs de blindage ou de protection.
Par conséquent une variation réduite du potentiel est appli-
quée de la part du substrat semiconducteur 10 au câblage
placé à la tension de référence.
La figure Il représente un diagramme de la structu-
re à blocs de circuits d'un dispositif à circuits intégrés
à semiconducteurs selon une autre forme de réalisation.
Sur la figure 11, les blocs des circuits formés sur le substrat semiconducteur constituent, dans leur ensemble, une mémoire RAM représentée sur la figure 1. Bien que des indices y soient affectés, les symboles indiqués sur la
figure il correspondent à ceux de la figure 1. Sur la figu-
re 11, des lignes formées de traits interrompus indiquent des plots ou plages de connexion RAS, WE, etc., qui sont formés sur le substrat semiconducteur et qui servent de
bornes extérieures.
Bien qu'il n'y ait là aucune limitation particuliè-
re, le réseau de mémoire MAR de la figure 1 est divisé en
quatre réseaux de mémoire MAR à MAR rangés sur le subs-
R 4
trat semiconducteur de la manière représentée sur la figu-
re 11. De façon similaire les plaques des circuits-de la figure 1 sont de façon appropriée subdivisés et rangés
sur le substrat semiconducteur.
La figure 12 représente des structures ou agence-
ments du câblage PL d'alimentation en énergie, du câblage
de masse GL et du câblage RL placé à la tension de référen-
ce, qui sont formés sur le substrat semiconducteur conformé-
ment à la structure de circuit représentée sur la figure 11.
Différents câblages de transmission de signaux sont formés
sur le substrat semiconducteur en même temps que sont for-
més les câblages de la figure 12. Afin de permettre de mieux comprendre et de simplifier les dessins on n'a pas cependant représenté ces câblages de transmission de signaux
sur la figure 12.
Le câblage PL d'alimentation en énergie est accou-
plé au plot ou borne de connexion VDD, qui est alimenté par la tension d'alimentation en énergie. Le câblage PL d'alimentation en énergie possède une partie qui s'étend
transversalement dans la partie inférieure de la figure 12.
Les générateurs de signaux d'horloge CPG2, CPG3, les tam-
pons d'adresses AB1 à AB7, le générateur de tension de référence VRG et le générateur de tension de polarisation inverse VBBG de la figure 11 sont alimentés par la tension d'alimentation en énergie par l'intermédiaire de la partie mentionnée ci-dessus du câblage PL d'alimentation en énergie. Ce câblage PL comporte des parties qui s'étendent des deux côtés du substrat semiconducteur et une partie qui s'étend en passant par le centre du substrat semiconducteur
en appliquant la tension d'alimentation en énergie aux pré-
amplificateurs PA1 PA 4, et aux décodeurs de colonnes YD1, YD2. Le câblage d'alimentation en énergie PL possède en outre une partie qui s'étend transversalement dans la
partie supérieure de la figure 12 afin d'appliquer la ten-
sion d'alimentation'en énergie aux circuits WEG, RASG,
et autres de la figure 11.
Le câblage de masse GL est accouplé à la borne de connexion Vss qui est maintenue au potentiel de masse. Le câblage de masse GL est symétrique par rapport au cablage PL d'alimentation en énergie et s'étend sur le substrat
semiconducteur.
Dans les mémoires RAM représentées sur les figures
il et 12, bien qu'il n'y ait là aucune limitation particu-
lière, la tension de référence Vref produite par le généra-
teur de tension de référence VRG est appliquée aux circuits tampons d'adresses AB1 à AB7, et au circuit tampon d'entrée de données IB par l'intermédiaire du câblage RL
placé à la tension de référence.
Le câblage RL placé à la tension de référence cir-
cule sur le pourtour extérieur du substrat semiconducteur 10 comme cela est représenté sur la figure 12, de sorte que
le bruit n'est pas introduit à partir des câblages de trans-
mission de signaux, hormis le câblage PL d'alimentation en
énergie et le câblage de masse GL.
Conformément à cette forme de réalisation, le câ-
blage RL placé à la tension de référence et formé dans les sections A et B de la figure 12 constitue les électrodes
des condensateurs.
La figure 13 est une vue en coupe prise suivant la ligne a-a de la partie A de la figure 12, et la figure 14 est une vue en coupe prise suivant la ligne b-b de la
partie B de la figure 12.
Sur les figures 13 et 14, les couches de silicium polycristallin électriquement conductrices 15 et 14, qui servent de couches conductrices, sont formées sur la surface
de la pellicule d'isolant de champ 11, au-?dessous du câbla-
* ge RL placé à la tension de référence, les couches de sili- cium polycristallin 15, 14 étant formées en même temps qu'est formée l'électrode de grille du transistor MOSFET à grille en silicium formé sur le substrat semiconducteur 10. Le câblage RL placé à la tension de référence s'étend sur les couches de silicium polycristallin 15, 14 moyennant l'interposition d'une pellicule isolante de SiO2 16 formée
selon le procédé de dépôt chimique en phase vapeur.
C'est pourquoi, dans la partie A de la figure 12, le câblage RL placé à la tension de référence est accouplé électriquement au câblage RL d'alimentation en énergie par l'intermédiaire d'un condensateur qui est formé par le câblage RL placé à la tension de référence, la
pellicule isolante 16 et la couche de silicium polycristal-
lin 15. Dans la partie B de la figure 12, le câblage RL placé à la tension de référence est accouplé électriquement
au câblage de masse GL par l'intermédiaire d'un condensa-
teur qui est constitué par le câblage RL placé à la tension
de référence, la pellicule isolante 16 et la couche de sili-
cium polycristallin 14.
Conformément à cette forme de réalisation, la partie du substrat semiconducteur 10, dans lequel aucun bloc de circuit n'est formé, est utilisée effectivement pour former le condensateur. En outre, comme cela est représenté sur la figure 12, les parties RL1 et RL2 du câblage RL placé à la tension de référence possèdent des largeurs accrues dans une partie CL1 dans laquelle aucun bloc de circuit n'est
formé. Dans la partie de surface CL1, des couches de sili-
cium polycristallin 14' et 15' sont formées de manière à constituer des condensateurs, de façon analogue aux couches de silicium polycristallin représentées sur les figures 13
et 14. La couche de silicium polycristallin 14' est raccor-
24940-21.
dée au câblage de masse GL et la couche de silicium poly-
cristallin 15' est raccordée au câblage d'alimentation en
énergie PL.
C'est pourquoi le condensateur C1 représenté sur la figure 6 est réalisé par une capacité formée dans la partie A et par une capacité formée dans la partie de surface CL1, et le condensateur C2 est réalisé par une capacité formée dans la partie B et par une capacité formée dans la partie
de surface CL1.
Conformément à la forme de réalisation représentée
sur les figures Il et 12, un espace vide situé dans la sur-
face du substrat semiconducteur est utilisée de façon effec-
tive et le câblage RL placé à la tension de référence est
utilisé de façon effective en tant qu'électrode du conden-
sateur. C'est pourquoi les condensateurs Cl, C2 possédant des capacités relativement importantes sont formés sans qu'il soit nécessaire d'accroître la surface du substrat
semiconducteur 10. Dans la structure de réalisation repré-
sentée sur les figures 12 à 14, les couches électriquement
conductrices 15 et 14 sont formées sur la pellicule d'iso-
lant de champ Il et servent de conducteurs de blindage ou
de protection comme dans le cas de la structure de réalisa-
tion de la figure 9. Par conséquent un couplage électrique
indésirable entre le câblage RL placé à la tension de'réfé-
rence et le substrat semiconducteur 10 est atténué.

Claims (14)

REVENDICATIONS
1. Dispositif à circuits intégrés à semiconducteurs, caractérisé en ce qu'il comporte un couple d'un premier et
d'un second câblages (GL, PL) auquel-une tension d'alimenta-
tion en énergie (VDD) est appliquée, un circuit électroni- que (4) branché entre ledit premier câblage (PL) et ledit second câblage (GL) et auquel ladite tension d'alimentation
en énergie est appliquée par l'intermédiaire desdits pre-
mier et second câblages, un troisième câblage (RL) auquel une tension de référence (Vref) est appliquée, un premier
condensateur (C1) permettant un couplage à courant alterna-
tif entre le troisième câblage (RL) et le second câblage (PL), et un second condensateur (C2) pour transmettre des variations de potentiel produites dans le premier câblage
(GL) au troisième câblage (RL), et que, lorsque des varia-
tions de potentiel sont développées dans le second câblage (PL) par suite de variations du courant de fonctionnement
du circuit électronique (4), la variation de potentiel en-
voyée au troisième câblage (RL) par l'intermédiaire du pre-
mier condensateur (C1) est essentiellement annihilée par la variation de potentiel envoyée au troisième câblage (RL)
par l'intermédiaire du second condensateur (C2).
2. Dispositif à circuits intégrés à semiconducteurs selon la revendication 1, caractérisé en ce qu'il est prévu
un générateur de tension de référence (VRG) auquel la ten-
sion d'alimentation en énergie (VDD) est appliquée par l'in-
termédiaire des premier et second câblages (GL, PL).
3. Dispositif à circuits intégrés à semiconducteurs selon la revendication 2, caractérisé en ce que les premier et second condensateurs (C1, C2) sont constitués chacun par
une première couche électriquement conductrice (14, 15) for-
mée sur le substrat semiconducteur (10) moyennant l'interpo-
sition d'une première pellicule isolante (11), et par une seconde couche électriquement conductrice (17) formée sur la première couche électriquement conductrice (14, 15) moyennant l'interposition d'une seconde couche isolante
* (16).
4. Dispositif à circuits intégrés à semiconducteurs
selon la revendication 3, caractérisé en ce que les secon-
des couches conductrices (17) desdits premier et second condensateurs (C, C2) sont raccordées au troisième câblage
(RL), la première couche conductrice (14) du premier conden-
sateur (C1) étant raccordée à la première couche de câblage
(GL) et la première couche conductrice (15) du second con-
densateur (C2) étant raccordée au second câblage (PL).
5. Dispositif à circuits intégrés à semiconducteurs
selon la revendication 3, caractérisé en ce que les secon-
des couches conductrices (14, 15) des premier et second condensateurs (Cl' C2) sont constituées par le troisième câblage (RL-), que la première couche conductrice (14) du premier condensateur (C1) est raccordée au premier câblage (GL) et que la première couche conductrice (15) du second
condensateur (C2) est raccordée au second câblage (PL).
6. Dispositif à circuits intégrés à semiconducteurs, caractérisé en ce qu'il comporte un substrat semiconducteur (10), un couple de première et seconde couches de câblage (GL, PL), qui sont formées sur le substrat semiconducteur (10) et auquelles est appliquée une tension d'alimentation en énergie (VDD), un générateur de tension de référence
(VRG) qui contient plusieurs éléments résistifs et qui déli-
vre une tension de référence (Vref) lorsqu'il est placé à
la tension d'alimentation en énergie (VDD) par l'intermé-
diaire des première et seconde couches de câblage (GL, PL),
une troisième couche de câblage (RL) réalisée sur le subs-
trat semiconducteur (10) et à laquelle la tension de réfé-
rence (Vref) est appliquëe,*un circuit d'entrée (AB) qui est constitué par plusieurs transistors à effet de champ à grille isolée (Q1-Q21) et qui possède une première berne
d'entrée (Q1) recevant les signaux d'entrée provenant d'uni-
tés extérieures, et une seconde borne d'entrée (Q13) à la-
quelle ladite tension de référence (Vref) est appliquée par l'intermédiaire de la troisième couche de câblage (RL),
un premier condensateur (C1) branché entre la première cou-
che de câblage (GL) et la troisième couche de câblage (RL), et un second condensateur (C2) raccordé entre la seconde couche de câblage (PL) et la troisième couche de câblage
(RL).
7. Dispositif à circuits intégrés à semiconducteurs
selon la revendication 6, caractérisé en ce que la troi-
sième couche de câblage (RL) est formée sur les première
et seconde couches conductrices (14, 15) par l'interposi-
tion d'une pellicule isolante (16), que les première et seconde couches conductrices (14, 15) sont formées sur le substrat semiconducteur (10) moyennant l'interposition
d'une pellicule isolante' (11), et que le premier condensa-
teur (C1) est constitué par ladite première couche conduc-
trice (14) et ladite troisième couche de câblage (RL), et
que le second condensateur (C2) est constitué par la secon-
de couche conductrice (15) et la troisième couche de câbla-
ge (RL).
8. Dispositif à circuits intégrés à semiconducteurs
selon la revendication 7, caractérisé en ce que les premiè-
re et seconde couches conductrices (14, 15) sont consti-
tuées chacune par une couche électriquement conductrice sub-
divisée en plusieurs sections.
- 9. Dispositif à circuits intégrés à semiconducteurs selon la revendication 7, caractérisé en ce qu'une partie
importante de la troisième couche de câblage (RL) est dis-
posée sur la face extérieure desdites première et seconde couches de câblage (GL, PL) sur le substrat semiconducteur (10).
10. Dispositif à circuits intégrés à semiconducteurs
selon la revendication 7, caractérisé en ce que les premiè-
re et seconde couches conductrices (14, 15) sont formées en
même temps que sont formées les électrodes de grille des-
dits transistors à effet de champ à grille isolée (Q1-Q21).
11. Dispositif à circuits intégrés à semiconducteurs selon la revendication 10, caractérisé en ce que les à première et seconde et troisième couches de câblage (GL, PL, RL) sont constituées par un métal et que les première et seconde couches conductrices (14, 15) sont constituées
par des couches formées par du silicoun polycristallin.
12. Dispositif à circuits intégrés à semiconduc-
teurs selon la revendication 6, caractérisé en ce qu'il est prévu un générateur de signaux d'horloge (CPG) qui est constitué par des transistors à effet de champ à grille isolée et auxquels la tension d'alimentation en énergie (VDD) est appliquée par l'intermédiaire des première et seconde couches de câblage (GL, PL), et que le circuit
d'entrée (AB) est commandé par les signaux d'horloge pro-
duits par ledit générateur de signaux d'horloge (CPG).
13. Dispositif à circuits intégrés à semiconduc-
teurs selon la revendication 6, caractérisé en ce qu'il est prévu un générateur de tension de polarisation inverse (VBBG) constitué par des transistors à effet de champ à grille isolée et qui produit une tension de polarisation qui est appliquée au substrat semiconducteur (10) lorsque
la tension d'alimentation en énergie (VDD) lui est appli--
quée par l'intermédiaire des première et seconde couches
de câblage (GL, PL).
14. Dispositif à circuits intégrés à semiconduc-
teurs selon la revendication 6,.caractérisé en ce que les premier et second condensateurs (Ci, C2) sont constitués par des condensateurs MOS qui sont formés en même temps que sont formés des transistors à effet de champ à grille
isolée.
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58114392A (ja) * 1981-12-07 1983-07-07 Fujitsu Ltd 半導体記憶装置
FR2550011B1 (fr) * 1983-07-29 1986-10-10 Thomson Csf Dispositif d'interconnexion entre les cellules d'un circuit integre hyperfrequences pre-implante
US4571505A (en) * 1983-11-16 1986-02-18 Inmos Corporation Method and apparatus of reducing latch-up susceptibility in CMOS integrated circuits
JPS60115243A (ja) * 1983-11-28 1985-06-21 Nec Corp モノリシック集積回路
US4553050A (en) * 1983-12-27 1985-11-12 International Business Machines Corporation Transmission line terminator-decoupling capacitor chip for off-chip driver
US4585958A (en) * 1983-12-30 1986-04-29 At&T Bell Laboratories IC chip with noise suppression circuit
JPS60192359A (ja) * 1984-03-14 1985-09-30 Nec Corp 半導体メモリ装置
JPS60206161A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体集積回路
US5202751A (en) * 1984-03-30 1993-04-13 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
IT1218845B (it) * 1984-03-30 1990-04-24 Ates Componenti Elettron Circuito di interfaccia attenuatore di rumore per generatori di segnali di temporizzazione a due fasi non sovrapposte
GB2160049B (en) * 1984-05-28 1987-06-03 Suwa Seikosha Kk A non-volatile memory circuit
US4665327A (en) * 1984-06-27 1987-05-12 Harris Corporation Current to voltage interface
JPS61126690A (ja) * 1984-11-26 1986-06-14 Hitachi Ltd 半導体メモリ
US4609834A (en) * 1984-12-24 1986-09-02 Burroughs Corporation Integrated logic circuit incorporating a module which generates a control signal that cancels switching noise
US4758994A (en) * 1986-01-17 1988-07-19 Texas Instruments Incorporated On chip voltage regulator for common collector matrix programmable memory array
JPS62260355A (ja) * 1986-05-06 1987-11-12 Toshiba Corp 半導体集積回路装置
NL8701997A (nl) * 1987-08-26 1989-03-16 Philips Nv Geintegreerde halfgeleiderschakeling met ontkoppelde dc bedrading.
US4845388A (en) * 1988-01-20 1989-07-04 Martin Marietta Corporation TTL-CMOS input buffer
US4888498A (en) * 1988-03-24 1989-12-19 Texas Instruments Incorporated Integrated-circuit power-up pulse generator circuit
US4833350A (en) * 1988-04-29 1989-05-23 Tektronix, Inc. Bipolar-CMOS digital interface circuit
JPH01297839A (ja) * 1988-05-26 1989-11-30 Toshiba Corp 半導体装置
US5266821A (en) * 1988-05-31 1993-11-30 Micron Technology, Inc. Chip decoupling capacitor
US6124625A (en) * 1988-05-31 2000-09-26 Micron Technology, Inc. Chip decoupling capacitor
US5687109A (en) * 1988-05-31 1997-11-11 Micron Technology, Inc. Integrated circuit module having on-chip surge capacitors
US4937476A (en) * 1988-06-16 1990-06-26 Intel Corporation Self-biased, high-gain differential amplifier with feedback
DE68922659T2 (de) * 1988-06-27 1995-12-21 Nec Corp Halbleiterspeichervorrichtung, die mit einer Niederrausch-Spannungsversorgung ausgestattet ist.
US5079441A (en) * 1988-12-19 1992-01-07 Texas Instruments Incorporated Integrated circuit having an internal reference circuit to supply internal logic circuits with a reduced voltage
JPH07114259B2 (ja) * 1989-10-19 1995-12-06 株式会社東芝 半導体記憶装置
JPH03165058A (ja) * 1989-11-24 1991-07-17 Mitsubishi Electric Corp 半導体装置
US5256590A (en) * 1989-11-24 1993-10-26 Mitsubishi Denki Kabushiki Kaisha Method of making a shielded semiconductor device
JP3124781B2 (ja) * 1990-03-30 2001-01-15 富士通株式会社 半導体集積回路装置
JP2621612B2 (ja) * 1990-08-11 1997-06-18 日本電気株式会社 半導体集積回路
US5041741A (en) * 1990-09-14 1991-08-20 Ncr Corporation Transient immune input buffer
JPH0562461A (ja) * 1991-04-09 1993-03-12 Mitsubishi Electric Corp 半導体記憶装置
KR930001392A (ko) * 1991-06-19 1993-01-16 김광호 반도체 메모리 장치의 전원 접지선 배선방법
DE69333864T2 (de) * 1992-06-12 2006-06-29 Matsushita Electric Industrial Co., Ltd., Kadoma Herstellungsverfahren für Halbleiterbauelement mit Kondensator
JP3217498B2 (ja) * 1992-10-29 2001-10-09 富士通株式会社 半導体集積回路装置
EP0596637A1 (fr) * 1992-11-02 1994-05-11 STMicroelectronics, Inc. Circuit tampon d'entrée
JP2684976B2 (ja) * 1993-11-24 1997-12-03 日本電気株式会社 半導体装置
EP0660520B1 (fr) * 1993-11-30 2004-05-26 Siliconix Incorporated Alimentation multiple en puissance et procédé pour sélectionner une source parmi plusieurs sources d'alimentation
US5536977A (en) * 1993-11-30 1996-07-16 Siliconix Incorporated Bidirectional current blocking MOSFET for battery disconnect switching
US5568085A (en) * 1994-05-16 1996-10-22 Waferscale Integration Inc. Unit for stabilizing voltage on a capacitive node
AU6388796A (en) * 1995-09-11 1997-04-01 Analog Devices, Inc. Electrostatic discharge protection network and method
US6114756A (en) * 1998-04-01 2000-09-05 Micron Technology, Inc. Interdigitated capacitor design for integrated circuit leadframes
US6414391B1 (en) * 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
JP3255134B2 (ja) * 1999-01-22 2002-02-12 日本電気株式会社 半導体装置の製造方法
US6597619B2 (en) * 2001-01-12 2003-07-22 Micron Technology, Inc. Actively driven VREF for input buffer noise immunity
US6920316B2 (en) * 2001-09-04 2005-07-19 Freescale Semiconductor, Inc. High performance integrated circuit regulator with substrate transient suppression
US6943596B2 (en) * 2002-03-12 2005-09-13 Broadcom Corporation Power-on reset circuit for use in low power supply voltage applications
JP3678212B2 (ja) * 2002-05-20 2005-08-03 ウシオ電機株式会社 超高圧水銀ランプ
US6755700B2 (en) * 2002-11-12 2004-06-29 Modevation Enterprises Inc. Reset speed control for watercraft
US7227411B2 (en) * 2003-06-17 2007-06-05 Broadcom Corporation Apparatus for a differential self-biasing CMOS amplifier
KR100539252B1 (ko) * 2004-03-08 2005-12-27 삼성전자주식회사 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템
US6930550B1 (en) 2004-04-26 2005-08-16 Pericom Semiconductor Corp. Self-biasing differential buffer with transmission-gate bias generator
KR100728571B1 (ko) * 2006-02-09 2007-06-15 주식회사 하이닉스반도체 반도체 메모리의 데이터 센싱장치
US7664907B1 (en) 2006-11-02 2010-02-16 Nvidia Corporation Page stream sorter with dynamic binning
US7664905B2 (en) * 2006-11-03 2010-02-16 Nvidia Corporation Page stream sorter for poor locality access patterns
KR101519039B1 (ko) * 2008-11-27 2015-05-11 삼성전자주식회사 입출력 센스 앰프, 이를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치를 포함하는 메모리 시스템
KR20140071757A (ko) * 2012-12-04 2014-06-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리의 동작을 위한 기준 전압 생성 방법
US10403680B2 (en) * 2015-03-31 2019-09-03 Sony Semiconductor Solutions Corporation Switch device and storage unit
US10643677B2 (en) 2018-06-26 2020-05-05 Sandisk Technologies Llc Negative kick on bit line control transistors for faster bit line settling during sensing
US10643713B1 (en) 2019-02-08 2020-05-05 Sandisk Technologies Llc Toggling power supply for faster bit line settling during sensing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB203420A (en) * 1922-06-14 1923-09-13 British Insulated & Helsby Cables Ltd Improvements connected with the rendering of line capacity of telephone cables uniform

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3200260A (en) * 1961-08-29 1965-08-10 Fisk Bert High current level interrupter means
US3959665A (en) * 1974-05-29 1976-05-25 The United States Of America As Represented By The Secretary Of The Navy Logic circuits with interfacing system
DE2646245A1 (de) * 1975-10-28 1977-05-05 Motorola Inc Speicherschaltung
US4038646A (en) * 1976-03-12 1977-07-26 Intel Corporation Dynamic mos ram
US4095163A (en) * 1976-06-01 1978-06-13 Control Concepts Corporation Transient voltage suppression circuit
US4094008A (en) * 1976-06-18 1978-06-06 Ncr Corporation Alterable capacitor memory array
DE2642239C2 (de) * 1976-09-20 1978-09-07 Siemens Ag, 1000 Berlin Und 8000 Muenchen Richtimpulsgeber

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB203420A (en) * 1922-06-14 1923-09-13 British Insulated & Helsby Cables Ltd Improvements connected with the rendering of line capacity of telephone cables uniform

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 17, no. 6, novembre 1974, pages 1797-1798, New York, US; D.P. SPAMPINATO: "Differential sense amplifier" *

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Publication number Publication date
US4477736A (en) 1984-10-16
JPS5780828A (en) 1982-05-20
FR2494021B1 (fr) 1986-09-12
SG62484G (en) 1985-03-15
GB2087183B (en) 1984-04-26
IT8124892A0 (it) 1981-11-05
IT1140272B (it) 1986-09-24
HK89684A (en) 1984-11-23
MY8500849A (en) 1985-12-31
DE3144001A1 (de) 1982-08-26
GB2087183A (en) 1982-05-19

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