EP2586068A1 - Optoelektronisches bauelement und verfahren zu dessen herstellung - Google Patents

Optoelektronisches bauelement und verfahren zu dessen herstellung

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EP2586068A1
EP2586068A1 EP11721337.1A EP11721337A EP2586068A1 EP 2586068 A1 EP2586068 A1 EP 2586068A1 EP 11721337 A EP11721337 A EP 11721337A EP 2586068 A1 EP2586068 A1 EP 2586068A1
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EP
European Patent Office
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layer
electrical connection
carrier
region
electrical
Prior art date
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Withdrawn
Application number
EP11721337.1A
Other languages
English (en)
French (fr)
Inventor
Lutz Höppel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
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Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of EP2586068A1 publication Critical patent/EP2586068A1/de
Withdrawn legal-status Critical Current

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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the application relates to an optoelectronic component, the semiconductor body and a means of a
  • Carrier substrate has.
  • An object of the invention is to provide an improved optoelectronic device, the
  • the active layer is preferably a radiation-emitting layer.
  • the active layer is preferably a radiation-emitting layer.
  • the Layer may also be a radiation-detecting layer.
  • the optoelectronic component is preferably an LED or a radiation detector.
  • the optoelectronic component has a carrier, which by means of a connecting layer with the
  • the carrier may in particular be formed from a semiconductor material such as silicon.
  • the semiconductor material of the carrier is undoped.
  • the bonding layer preferably comprises a metal or a metal alloy.
  • the semiconductor chip has a first electrical connection region and a second electrical connection
  • the first electrical connection region may be the p-contact of the
  • Semiconductor chips and the second electrical connection region form the n-contact of the semiconductor chip.
  • Electrical connection region are preferably separated from each other by a recess in the semiconductor chip.
  • the recess can in this case with an electric
  • insulating material in particular a polymer to be filled.
  • the first and the second electrical connection region of the semiconductor chip can in particular be formed by a contact metallization layer sequence facing the carrier,
  • the first electrical connection region and the second electrical connection region are preferably arranged and bordered in one plane advantageous in each case to mutually isolated portions of the connection layer.
  • the carrier has a first side facing away from the semiconductor chip on the rear side
  • the electrical rear side contacts of the carrier are provided in particular for surface mounting of the optoelectronic component. That is, the opto-electronic device on the back side contacts of the carrier without the use of wire connections
  • the first electrical rear-side contact is electrically conductively connected to at least one through-connection, which runs through the carrier, to the first electrical connection region. Furthermore, the second electrical
  • Connection region of the semiconductor chip electrically conductively connected.
  • the first and / or the second electrical rear-side contact are connected to at least one further through-connection, which runs through the carrier, to the first and the second electrical connection region. So it is at least one of the electrical backside contacts by at least two or more vias, through the Carrier run, with its associated electrical
  • connection area of the semiconductor chip Preferably, both the first and the second electrical
  • the current carrying capacity of the optoelectronic component is advantageously increased, since the current flow between the respective rear side contact of the carrier and the associated electrical connection region of the semiconductor chip distributed to the plurality of vias.
  • the vias has a width of at least 30 ym.
  • the width of the plated-through hole is understood to be the dimension of the plated-through hole in the direction running parallel to the main plane of the carrier.
  • the plated-through holes can for example be cylindrical, so that their width is equal to the
  • Optoelectronic device can be further improved.
  • all vias in the carrier have a width of at least 30 ym.
  • all vias in the carrier have a width of at least 30 ym.
  • At least one of the vias has a width of at least 60 ym.
  • all vias in the carrier have a width of at least 60 ym. That way, one becomes
  • the vias should be
  • Vias do not necessarily have the same width. Rather, it may be advantageous if a plated through hole, which at a semiconductor chip side facing in the vicinity of a recess in the
  • Connecting layer for example, a cavity or an insulating layer, is arranged, has a smaller width than the other vias.
  • Such an interruption of the connection layer between the carrier and the semiconductor chip by an insulating layer or a cavity may in particular be provided to isolate the first electrical connection region of the semiconductor chip and the second electrical connection region of the semiconductor chip from one another.
  • Such an interruption of the connection layer could lead to a mechanical instability of the connection between the carrier and the semiconductor chip if, in the vicinity of this point, the carrier would also have an interruption due to a particularly wide through-connection. For this reason, it is advantageous if one near such a break in the
  • Connecting layer arranged through hole has a smaller width than the rest
  • the semiconductor layer sequence has an n-doped semiconductor region and a p-doped semiconductor region, wherein the p-doped semiconductor region faces the carrier.
  • Semiconductor chip has a first electrical connection layer which connects the first electrical connection region with the p-doped semiconductor region. Furthermore, the semiconductor chip has a second electrical connection layer which connects the second electrical connection region to the n-doped semiconductor region.
  • a portion of the second electrical connection layer extends through at least one
  • Breakthrough which passes through the p-doped semiconductor region and the active layer, in the n-doped
  • the second electrical connection layer is advantageously insulated from the p-doped semiconductor region and the active layer. Characterized in that the second electrical connection layer by an opening in the p-doped semiconductor region and the active layer in the n-doped semiconductor region
  • the current carrying capacity and reliability of the optoelectronic component are improved.
  • the isolation of the second electrical connection layer from the p-doped semiconductor region and the active layer in the region of the aperture can be effected, for example, by an electrically insulating layer, in particular an SiO 2 layer.
  • an electrically insulating layer in particular an SiO 2 layer.
  • the p-doped semiconductor region and the active layer are passivated near the aperture by bombardment with argon ions. In this way, the production cost is advantageously reduced.
  • the second electrical connection layer has a plurality of partial regions which extend into the n-doped semiconductor region through a plurality of openings that run through the p-doped semiconductor region and the active layer. Because the second electrical connection layer extends through a plurality of openings into the n-doped semiconductor region, the current carrying capacity of the optoelectronic component is further improved.
  • the first subsection is the
  • connection region of the semiconductor chip and connected via the at least one via with the first backside contact of the carrier. Accordingly, the second portion of the connection layer with the second electrical
  • the electrically insulating material electrically insulating the first and second portions of the interconnect layer from each other is preferably a polymer.
  • the polymer may in particular be a polyimide.
  • the first and the second portion of the connecting layer are separated by a cavity, wherein the electrically insulating material in this case is air.
  • Production of the optoelectronic device can be formed in the same process step as the
  • Vias and the electrical backside contacts each made of the same metal or the same
  • the metal or metal alloy is
  • Vias and / or the backside contacts are formed is preferably free of voids.
  • the reliability and the current carrying capacity of the optoelectronic component is advantageously increased by a void-free connection layer.
  • Rear side contacts are made possible by the manufacturing method described below for the optoelectronic component.
  • the carrier which has a plurality of openings for forming the plated-through holes
  • the semiconductor chip which has the first electrical
  • connection area provided. The first electrical connection area and the second
  • electrical connection region are separated from each other by a recess in the semiconductor chip.
  • the spacer layer acts as a spacer layer, so that a gap between the semiconductor chip and the carrier arises.
  • the spacer layer may be formed, for example, annular.
  • a liquid metal or a liquid metal alloy is filled into the gap through the openings in the support, wherein the metal or the metal alloy forms the bonding layer and the vias after solidification.
  • Bonding layer and the vias are formed in a single process step. Furthermore, it has been found advantageous that in this type of production of the connecting layer and the
  • Soldering forms a bonding layer that is free of voids. This increases the current carrying capacity and the long-term stability of the optoelectronic component. In an advantageous variant of the method are at
  • connection layer and the vias and the rear side contacts formed Forming the connection layer and the vias and the rear side contacts formed, wherein before the
  • the structured layer prevents the liquid metal or the liquid
  • the connecting layer, the plated-through holes and the rear-side contacts are produced in a single method step.
  • the electrically insulating material which acts as a spacer between the semiconductor chip and the carrier, is a polymer.
  • the electrically insulating material may be a polyimide.
  • FIG. 1 shows a schematic representation of a cross section through an optoelectronic component according to a
  • Figures 2A to 2M is a schematic representation of a
  • the optoelectronic component shown schematically in cross section in FIG. 1 contains a semiconductor chip 1 which has a semiconductor layer sequence 20.
  • Semiconductor layer sequence 20 may include, for example, an n-doped semiconductor region 2 and a p-doped semiconductor region
  • the active layer 3 of the optoelectronic component may in particular be an active layer 3 suitable for emitting radiation.
  • the optoelectronic component is a light-emitting diode, in particular an LED.
  • the active layer 3 is a radiation-detecting
  • Component in this case is a detector device.
  • the active layer may be formed, for example, as a pn junction, a double heterostructure, a single quantum well structure, or a multiple quantum well structure.
  • Designation Quantum well structure includes any
  • Quantum well structure no information about the dimensionality of the quantization. It thus includes quantum wells, quantum wires and quantum dots and any combination of these structures.
  • the semiconductor layer sequence 20 of the semiconductor chip 1 is preferably based on a III-V compound semiconductor material, in particular on an arsenide, nitride or
  • Phosphide compound semiconductor material For example, can the semiconductor layer sequence 20 In x AlyGa] _- x -yN, In x AlyGa] _- x - yP or In x AlyGa ] _- x -yAs, each with O ⁇ x ⁇ l, O ⁇ y ⁇ l and x + y ⁇ 1, included.
  • the III-V compound semiconductor material does not necessarily have a
  • the semiconductor chip 1 is connected to a carrier 12 by means of a connection layer 14 made of a metal or a metal alloy.
  • the carrier 12 may in particular a
  • the semiconductor material of the carrier 12 is preferably silicon.
  • the side of the carrier facing the connection layer 14 may be provided with a wetting layer 13.
  • the semiconductor chip 1 has a first electrical
  • Terminal area 18 and a second electrical
  • the electrical connection regions 18, 19 are preferably formed by contact metallizations, which may be, for example, a Ti / Pt / Au layer sequence. Both the first electrical connection region 18 and the second electrical
  • Connection region 19 of the semiconductor chip faces the carrier 12.
  • the carrier 12 has at a side facing away from the semiconductor chip 1 rear side a first electrical
  • Rear side contacts 28, 29 on the back of the carrier 12 are in particular for surface mounting of the
  • the optoelectronic component can be connected to the rear side contacts 28, 29, for example by means of a soldered connection with the conductor tracks of a printed circuit board.
  • the optoelectronic component is therefore one
  • the first electrical rear-side contact 28 and the second electrical rear-side contact 29 are each connected by means of at least one plated-through hole 15, 16 and via the connection layer 14 to the first electrical
  • Connection region 18 advantageously two vias 15 formed in the carrier 12.
  • electrical connection area 19 are advantageously three
  • the fact that the rear side contacts 28, 29 are each connected to the electrical connection regions 18, 19 of the semiconductor chip 1 by means of a plurality of plated-through holes 15, 16 advantageously increases the current carrying capacity of the optoelectronic component.
  • the plated-through holes 15, 16 advantageously have a
  • Width b of at least 30 ym, more preferably of at least 60 ym.
  • the plated-through holes 15, 16 may have rectangular, in particular square, cross-sectional areas.
  • not all plated-through holes 15, 16 have the same width.
  • the plated-through holes 15 have a
  • the width of the vias 15 may be 30 ym or more, and the width of the vias 16 may be 60 ym or more.
  • the vias 15 have a smaller width, since they are arranged in the vicinity of areas of the connecting layer 14, where the
  • Material 17 in particular a polymer is interrupted.
  • the insulating material 17, which may be in particular polyimide, is used for the division of the
  • Part area 14b which is connected to the second electrical
  • connection layer 14 is also interrupted on the sides of the semiconductor chip 1 by the insulating material 17. In this way, it is advantageously prevented that the metal or the metal alloy of the
  • Connecting layer 14 passes when connecting the carrier 12 to the semiconductor chip 1 to the side edges of the carrier 12 and possibly there with the material of
  • connection layer 14 by the electrically insulating regions 17 could to a
  • Material 17 are arranged, a smaller width than the vias 16 on.
  • Compound layer 14 divided into electrically isolated portions 14a, 14b, does not necessarily have to be a polymer such as polyimide. It is
  • connection layer 14 connecting the semiconductor chip 1 and the carrier 12 is formed of a metal or a metal alloy. In the metal or the
  • Metal alloy may in particular be Cu, Au, AuSn or BiAg act.
  • the plated-through holes 15, 16 are preferably formed from the same material as the connecting layer 14. In particular, it is possible to produce the plated-through holes 15, 16 in the same method step as the connecting layer 14.
  • the rear-side contacts 28, 29 are also particularly advantageously formed from the same material In particular, it is possible to also produce the rear-side contacts 28, 29 in the same method step as the connection layer 14 and the plated-through holes 15, 16.
  • the vias 15, 16 and preferably also the rear side contacts 28, 29 are formed, free of voids.
  • the semiconductor chip 1 the first electrical
  • Terminal layer 8 with the p-doped semiconductor region 4 electrically connected.
  • Connection area 19 is connected to a second electrical
  • Terminal layer 9 is electrically conductively connected to the n-doped semiconductor region 2.
  • the semiconductor chip 1 contains an electrically insulating layer 10, for example a SiO 2 layer, which isolates regions of the semiconductor chip 1 which are connected to the first electrical connection region 18 from regions of the semiconductor chip 1 which are connected to the second electrical connection region 19 ,
  • the second electrical connection layer advantageously extends through a plurality of openings 25, which extend through the p-doped region 4 of the semiconductor layer sequence and the active layer 3, into the n-doped semiconductor region 2. In the region of the openings, the second electrical connection layer 9 is insulated from the p-doped semiconductor region 4 and the active layer 3 by passivated semiconductor regions 7. The passivated
  • Semiconductor regions 7 can be damaged by a bombardment of the
  • Ions in particular argon ions are generated.
  • Semiconductor region 2 extends into, is a high
  • the described type of contacting has the advantage that the carrier 12 opposite the radiation exit surface 32 of the
  • Semiconductor chip 1 is free of electrical contacts, which could cause a partial absorption of the radiation emitted by the active layer 3 radiation.
  • the radiation exit surface 32 is provided with a roughening or decoupling structure 21.
  • the mirror layer 5 preferably comprises or consists of silver.
  • Encapsulation layer 6 can have several partial layers.
  • the encapsulation layer 6 may in particular be a layer sequence of Pt / Au / Ti.
  • electrical connection layer 8, 9 each silver or
  • barrier layer 11 which may in particular contain TiWN.
  • the barrier layer 11 may also be composed of several partial layers.
  • the mirror layer 5, the encapsulation layer 6 and the barrier layer 11 are each formed of electrically conductive materials, so that through these layers of the
  • Method is the semiconductor layer sequence 20, which comprises the n-doped semiconductor region 2, the active layer 3 and the p-doped semiconductor region 4, on a
  • Growth substrate 27 may be, for example, a
  • the semiconductor layer sequence 20 is preferably epitaxial, in particular by means of organometallic
  • MOVPE Gas phase epitaxy
  • Semiconductor region 2 the active layer 3 and the p-type semiconductor region 4 may each consist of several
  • a mirror layer 5 has been applied to the semiconductor layer sequence 20.
  • the mirror layer 5 is preferably a silver layer. To protect the mirror layer 5 from corrosion, it is with a
  • Encapsulation layer 6 may be a Pt / Au / Ti layer sequence.
  • the mirror layer 5 and the encapsulation layer 6 have been structured in such a way that they are spatially separated from one another cover separate regions of the semiconductor layer sequence 20.
  • the structuring of the layers takes place in this
  • Regions of the semiconductor layer sequence are arranged, passivated.
  • the passivated regions 7 can, for example, by bombardment of the p-doped
  • Semiconductor material can be generated with argon ions.
  • the passivated regions 7 preferably extend into the active layer 3, so that the pn junction passes through the electrically insulating passivated regions 7
  • a mesa etching was carried out in the edge regions of the semiconductor layer sequence 20, in which the semiconductor layer sequence 20 was removed down into the n-doped semiconductor region 2.
  • An electrically insulating layer 10 was applied to the structure produced in this way in the intermediate step shown in FIG. 2E.
  • the electrically insulating layer 10 may in particular be a SiO 2 layer.
  • openings were made in the insulating layer 10 by means of etching processes, and openings 25 were produced, which were formed by the
  • passivated regions 7 of the p-doped semiconductor region 4 and the active layer 3 extend into the n-doped semiconductor region 2 into it. Furthermore, a recess 30 was produced in the encapsulation layer 6.
  • first electrical connection layer 8 and a second electrical connection layer 9 have been applied and patterned.
  • the first electrical connection layer 8 and the second electrical connection layer 9 may in particular contain or consist of silver.
  • the first electrical connection layer 8 adjoins the encapsulation layer 6, which is connected to the p-doped semiconductor region 4 via the electrically conductive mirror layer 5.
  • the first electrical connection layer 8 is thus provided for contacting the p-doped semiconductor region 4.
  • the second electrical connection layer 9 extends through the openings 25 into the n-doped semiconductor region 2.
  • the second electrical connection layer 9 is thus provided for contacting the n-doped semiconductor region 2.
  • Terminal layer 8 and the second electrical
  • Terminal layer 9 are isolated from each other by recesses 31.
  • a barrier layer 11 was applied to the first connection layer 8 and the second connection layer 9.
  • the barrier layer 11 may in particular contain TiWN. It is also possible that the barrier layer 11 is composed of several individual layers.
  • electrical connection layer 9 which preferably contain silver, protected from corrosion. Furthermore, in the intermediate step shown in FIG. 2H, a
  • Contact metallization 18, 19 may in particular be a Ti / Pt / Au layer sequence.
  • the first electrical connection region and the second electrical connection region are insulated from one another by the recess 31.
  • the recesses 31 were provided with an electrically insulating material.
  • the electrically insulating material 17 may in particular be a polymer, preferably polyimide.
  • the layer of electrically insulating material 17 insulates the electrical connection areas 18, 19
  • a carrier 12 has been placed on the semiconductor chip 1, wherein the electrically insulating material 17 protruding beyond the electrical connection regions 18, 19 acts as a spacer, so that a gap 24 has formed between the semiconductor chip 1 and the carrier 12 ,
  • the carrier 12 has a plurality of openings 22, which for the formation of vias are provided by the carrier 12.
  • the side facing the semiconductor chip 1 side of the carrier 12 may with a
  • Wetting layer 13 may be provided. The one of the
  • Semiconductor chip 1 facing away from the back of the carrier 12 is advantageously provided with a structured layer 26, which serves as a mask for the formation of electrical backside contacts on the back of the carrier 12.
  • FIG. 2K shows a plan view of the rear side of the carrier 12.
  • the structured layer 26 in which it is located is located
  • solder mask defines two areas that contribute to the formation of electrical
  • Rear contacts 28, 29 serve the carrier 12.
  • Top view on the back are also the example cylindrical openings 22 for the vias to see.
  • Semiconductor chip 1 prepared by a liquid metal or a liquid metal alloy was filled through the openings 22 of the support 12 in the gap 24. In this process step were simultaneously the
  • Vias 15, 16 and the first backside contact 28 and the second backside contact 29 each of the same material, for example Cu, Au, AuSn or BiAg.
  • the structured layer 26 serving as a mask for forming the rear side contacts 28, 29 has already been removed again in the intermediate step illustrated in FIG. 2L.
  • the growth substrate used to grow the semiconductor layer sequence 20 has been detached from the semiconductor chip 1.
  • the carrier 12 which is the original one, functions
  • the surface of the n-doped semiconductor region 2, on which the original growth substrate was arranged, is now provided as the radiation exit surface 32 of the semiconductor chip 1.
  • the surface of the n-doped semiconductor region 2, which serves as a radiation exit surface 32, can be provided with a surface structure or a roughening 21 in a further method step, for example by means of an etching process with KOH.
  • the optoelectronic component produced in this way then corresponds to the optoelectronic component shown in FIG.
  • the invention is not limited by the description with reference to the embodiments. Rather, the includes

Landscapes

  • Led Device Packages (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

Es wird ein optoelektronisches Bauelement mit einem Halbleiterchip (1) und einem Träger (12) angegeben, der mittels einer Verbindungsschicht (14) aus einem Metall oder einer Metalllegierung mit dem Halbleiterchip (1) verbunden ist, wobei der Halbleiterchip (1) dem Träger (12) zugewandte elektrische Anschlussbereiche (18, 19) aufweist und der Träger (12) an einer von dem Halbleiterchip (1) abgewandten Rückseite elektrische Rückseitenkontakte (28, 29) aufweist. Die Rückseitenkontakte (28, 29) sind jeweils mit mindestens einer Durchkontaktierung (15), die durch den Träger (12) verläuft, mit dem ersten elektrischen bzw. zweiten Anschlussbereich (18, 19) elektrisch leitend verbunden, wobei der erste und/oder der zweite elektrische Rückseitenkontakt (28, 29) mit mindestens einer weiteren Durchkontaktierung (15, 16), die durch den Träger verläuft, mit dem ersten bzw. dem zweiten elektrischen Anschlussbereich (18, 19) verbunden ist. Ferner wird ein vorteilhaftes Verfahren zur Herstellung eines derartigen optoelektronischen Bauelements angegeben.

Description

Beschreibung
Optoelektronisches Bauelement und Verfahren zu dessen
Herstellung
Die Anmeldung betrifft ein optoelektronisches Bauelement, das einen Halbleiterkörper und ein mittels einer
Verbindungsschicht mit dem Halbleiterkörper verbundenes
Trägersubstrat aufweist.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2010 025 320.0, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird. Eine Aufgabe der Erfindung besteht darin, ein verbessertes optoelektronisches Bauelement anzugeben, das
oberflächenmontierbar ist und sich durch eine gute
Stromtragfähigkeit auszeichnet. Weiterhin soll ein
vorteilhaftes Verfahren zur Herstellung eines derartigen optoelektronischen Bauelements angegeben werden.
Diese Aufgaben werden durch ein optoelektronisches Bauelement und ein Verfahren zu dessen Herstellung gemäß den
unabhängigen Patentansprüchen gelöst. Vorteilhafte
Ausgestaltungen und Weiterbildungen der Erfindung sind
Gegenstand der abhängigen Ansprüche.
Gemäß einer Ausführungsform weist das optoelektronische
Bauelement einen Halbleiterchip auf, der eine
Halbleiterschichtenfolge mit einer aktiven Schicht aufweist. Die aktive Schicht ist vorzugsweise eine zur Emission von Strahlung geeignete Schicht. Alternativ kann die aktive
Schicht aber auch eine strahlungsdetektierende Schicht sein. Das optoelektronische Bauelement ist vorzugsweise eine LED oder ein Strahlungsdetektor.
Weiterhin weist das optoelektronische Bauelement einen Träger auf, der mittels einer Verbindungsschicht mit dem
Halbleiterchip verbunden ist. Der Träger kann insbesondere aus einem Halbleitermaterial wie beispielsweise Silizium gebildet sein. Vorzugsweise ist das Halbleitermaterial des Trägers undotiert. Die Verbindungsschicht weist vorzugsweise ein Metall oder eine Metalllegierung auf.
Weiterhin weist der Halbleiterchip einen ersten elektrischen Anschlussbereich und einen zweiten elektrischen
Anschlussbereich auf, wobei der erste elektrische
Anschlussbereich und der zweite elektrische Anschlussbereich dem Träger zugewandt sind. Insbesondere kann der erste elektrische Anschlussbereich den p-Kontakt des
Halbleiterchips und der zweite elektrische Anschlussbereich den n-Kontakt des Halbleiterchips ausbilden.
Der erste elektrische Anschlussbereich und der zweite
elektrische Anschlussbereich sind vorzugsweise durch eine Ausnehmung in dem Halbleiterchip voneinander getrennt. Die Ausnehmung kann in diesem Fall mit einem elektrisch
isolierenden Material, insbesondere einem Polymer, gefüllt sein .
Der erste und der zweite elektrische Anschlussbereich des Halbleiterchips können insbesondere durch eine dem Träger zugewandte Kontaktmetallisierungsschichtenfolge,
beispielsweise Ti/Pt/Au, gebildet sein. Der erste elektrische Anschlussbereich und der zweite elektrische Anschlussbereich sind bevorzugt in einer Ebene angeordnet und grenzen vorteilhaft jeweils an voneinander isolierte Teilbereiche der Verbindungsschicht an.
Gemäß einer Ausführungsform weist der Träger an einer von dem Halbleiterchip abgewandten Rückseite einen ersten
elektrischen Rückseitenkontakt und einen zweiten elektrischen Rückseitenkontakt auf. Die elektrischen Rückseitenkontakte des Trägers sind insbesondere zur Oberflächenmontage des optoelektronischen Bauelements vorgesehen. Das heißt, dass das optoelektronische Bauelement an den Rückseitenkontakten des Trägers ohne die Verwendung von Drahtanschlüssen
elektrisch angeschlossen werden kann, beispielsweise mittels Lötverbindungen an die Leiterbahnen einer Leiterplatte. Der erste elektrische Rückseitenkontakt ist mit mindestens einer Durchkontaktierung, die durch den Träger verläuft, mit dem ersten elektrischen Anschlussbereich elektrisch leitend verbunden. Weiterhin ist der zweite elektrische
Rückseitenkontakt mit mindestens einer Durchkontaktierung, die durch den Träger verläuft, mit dem zweiten elektrischen Anschlussbereich elektrisch leitend verbunden. Mittels der Durchkontaktierungen durch den Träger werden also die
Rückseitenkontakte des Trägers mit dem ersten elektrischen Anschlussbereich und dem zweiten elektrischen
Anschlussbereich des Halbleiterchips elektrisch leitend verbunden .
Der erste und/oder der zweite elektrische Rückseitenkontakt sind mit mindestens einer weiteren Durchkontaktierung, die durch den Träger verläuft, mit dem ersten beziehungsweise dem zweiten elektrischen Anschlussbereich verbunden. Es ist also mindestens einer der elektrischen Rückseitenkontakte durch mindestens zwei oder mehr Durchkontaktierungen, die durch den Träger verlaufen, mit dem ihm zugeordneten elektrischen
Anschlussbereich des Halbleiterchips verbunden. Vorzugsweise sind sowohl der erste als auch der zweite elektrische
Rückseitenkontakt jeweils mit mindestens zwei
Durchkontaktierungen, die durch den Träger verlaufen, mit dem ersten beziehungsweise dem zweiten elektrischen
Anschlussbereich verbunden.
Durch eine Erhöhung der Anzahl der Durchkontaktierungen, die den ersten oder den zweiten elektrischen Rückseitenkontakt mit dem zugeordneten elektrischen Anschlussbereich des
Halbleiterchips verbinden, wird die Stromtragfähigkeit des optoelektronischen Bauelements vorteilhaft erhöht, da sich der Stromfluss zwischen dem jeweiligen Rückseitenkontakt des Trägers und dem zugeordneten elektrischen Anschlussbereich des Halbleiterchips auf die mehreren Durchkontaktierungen verteilt .
Bei einer weiteren vorteilhaften Ausgestaltung weist
mindestens eine der Durchkontaktierungen eine Breite von mindestens 30 ym auf. Unter der Breite der Durchkontaktierung wird dabei die Abmessung der Durchkontaktierung in der parallel zur Hauptebene des Trägers verlaufenden Richtung verstanden. Die Durchkontaktierungen können beispielsweise zylinderförmig sein, so dass ihre Breite gleich dem
Durchmesser ihrer kreisförmigen Querschnittsfläche ist.
Durch eine vergleichsweise große Breite der
Durchkontaktierung kann die Stromtragfähigkeit des
optoelektronischen Bauelements weiter verbessert werden.
Vorzugsweise weisen alle Durchkontaktierungen in dem Träger eine Breite von mindestens 30 ym auf. Bei einer besonders bevorzugten Ausgestaltung weist
mindestens eine der Durchkontaktierungen eine Breite von mindestens 60 ym auf. Insbesondere ist es auch möglich, dass alle Durchkontaktierungen in dem Träger eine Breite von mindestens 60 ym aufweisen. Auf diese Weise wird eine
besonders gute Stromtragfähigkeit des optoelektronischen Bauelements erzielt. Die Durchkontaktierungen sollten
andererseits aber möglichst nicht breiter als 100 ym sein, um eine mechanische Instabilität des Trägers zu vermeiden.
Die mehreren durch den Träger verlaufenden
Durchkontaktierungen müssen nicht notwendigerweise die gleiche Breite aufweisen. Vielmehr kann es vorteilhaft sein, wenn eine Durchkontaktierung, die an einer dem Halbleiterchip zugewandten Seite in der Nähe einer Ausnehmung in der
Verbindungsschicht, beispielsweise einem Hohlraum oder einer isolierenden Schicht, angeordnet ist, eine geringere Breite als die übrigen Durchkontaktierungen aufweist. Eine derartige Unterbrechung der Verbindungsschicht zwischen dem Träger und dem Halbleiterchip durch eine isolierende Schicht oder einen Hohlraum kann insbesondere dazu vorgesehen sein, den ersten elektrischen Anschlussbereich des Halbleiterchips und den zweiten elektrischen Anschlussbereich des Halbleiterchips voneinander zu isolieren. Eine derartige Unterbrechung der Verbindungsschicht könnte zu einer mechanischen Instabilität der Verbindung zwischen dem Träger und dem Halbleiterchip führen, wenn in der Nähe dieser Stelle auch der Träger eine Unterbrechung durch eine besonders breite Durchkontaktierung aufweisen würde. Aus diesem Grund ist es vorteilhaft, wenn eine in der Nähe einer solchen Unterbrechung der
Verbindungsschicht angeordnete Durchkontaktierung eine geringere Breite aufweist als die übrigen
Durchkontaktierungen . Bei einer weiteren vorteilhaften Ausgestaltung weist die Halbleiterschichtenfolge einen n-dotierten Halbleiterbereich und einen p-dotierten Halbleiterbereich auf, wobei der p- dotierte Halbleiterbereich dem Träger zugewandt ist. Der
Halbleiterchip weist eine erste elektrische Anschlussschicht auf, die den ersten elektrischen Anschlussbereich mit dem p- dotierten Halbleiterbereich verbindet. Weiterhin weist der Halbleiterchip eine zweite elektrische Anschlussschicht auf, die den zweiten elektrischen Anschlussbereich mit dem n- dotierten Halbleiterbereich verbindet.
Vorzugsweise erstreckt sich ein Teilbereich der zweiten elektrischen Anschlussschicht durch mindestens einen
Durchbruch, der durch den p-dotierten Halbleiterbereich und die aktive Schicht verläuft, in den n-dotierten
Halbleiterbereich hinein. Im Bereich des Durchbruchs ist die zweite elektrische Anschlussschicht vorteilhaft von dem p- dotierten Halbleiterbereich und der aktiven Schicht isoliert. Dadurch, dass die zweite elektrische Anschlussschicht durch einen Durchbruch in dem p-dotierten Halbleiterbereich und der aktiven Schicht in den n-dotierten Halbleiterbereich
hineingeführt wird, anstatt sie beispielsweise über vorher isolierte Seitenflächen des Halbleiterchips zu dem n- dotierten Halbleiterbereich zu führen, verbessert sich die Stromtragfähigkeit und Zuverlässigkeit des optoelektronischen Bauelements .
Die Isolierung der zweiten elektrischen Anschlussschicht von dem p-dotierten Halbleiterbereich und der aktiven Schicht im Bereich des Durchbruchs kann beispielsweise durch eine elektrisch isolierende Schicht, insbesondere eine S1O2- Schicht, erfolgen. Bei einer vorteilhaften Ausgestaltung sind der p-dotierte Halbleiterbereich und die aktive Schicht in der Nähe des Durchbruchs durch einen Beschuss mit Argon-Ionen passiviert. Auf diese Weise wird der Herstellungsaufwand vorteilhaft verringert.
Bei einer besonders bevorzugten Ausgestaltung weist die zweite elektrische Anschlussschicht mehrere Teilbereiche auf, die sich durch mehrere Durchbrüche, die durch den p-dotierten Halbleiterbereich und die aktive Schicht verlaufen, in den n- dotierten Halbleiterbereich hinein erstrecken. Dadurch, dass sich die zweite elektrische Anschlussschicht durch mehrere Durchbrüche in den n-dotierten Halbleiterbereich hinein erstreckt, wird die Stromtragfähigkeit des optoelektronischen Bauelements weiter verbessert.
Bei einer weiteren vorteilhaften Ausgestaltung des
optoelektronischen Bauelements weist die Verbindungsschicht zwischen dem Träger und dem Halbleiterchip mindestens zwei voneinander elektrisch isolierte Teilbereiche auf, die durch ein elektrisch isolierendes Material voneinander getrennt sind. Insbesondere ist der erste Teilbereich der
Verbindungsschicht mit dem ersten elektrischen
Anschlussbereich des Halbleiterchips und über die mindestens eine Durchkontaktierung mit dem ersten Rückseitenkontakt des Trägers verbunden. Entsprechend ist der zweite Teilbereich der Verbindungsschicht mit dem zweiten elektrischen
Anschlussbereich des Halbleiterchips und über mindestens eine Durchkontaktierung mit dem zweiten Rückseitenkontakt des Trägers elektrisch leitend verbunden. Bei dem elektrisch isolierenden Material, das den ersten und zweiten Teilbereich der Verbindungsschicht elektrisch voneinander isoliert, handelt es sich vorzugsweise um ein Polymer. Bei dem Polymer kann es sich insbesondere um ein Polyimid handeln. Alternativ ist es auch denkbar, dass der erste und der zweite Teilbereich der Verbindungsschicht durch einen Hohlraum voneinander getrennt sind, wobei das elektrisch isolierende Material in diesem Fall Luft ist.
Bei einer weiteren vorteilhaften Ausgestaltung sind die
Durchkontaktierungen aus dem gleichen Metall oder der gleichen Metalllegierung wie die Verbindungsschicht.
Insbesondere können die Durchkontaktierungen bei dem
nachfolgend noch näher beschriebenen Verfahren zur
Herstellung des optoelektronischen Bauelements im gleichen Verfahrensschritt ausgebildet werden wie die
Verbindungsschicht, wodurch sich der Herstellungsaufwand vorteilhaft reduziert.
Bei einer besonders vorteilhaften Ausgestaltung sind der erste elektrische Rückseitenkontakt und der zweite
elektrische Rückseitenkontakt aus dem gleichen Metall oder der gleichen Metalllegierung gebildet wie die
Durchkontaktierungen. Insbesondere ist es möglich, auch die Rückseitenkontakte im gleichen Verfahrensschritt auszubilden wie die Durchkontaktierungen und die Verbindungsschicht.
Vorteilhaft sind also die Verbindungsschicht, die
Durchkontaktierungen und die elektrischen Rückseitenkontakte jeweils aus dem gleichen Metall oder der gleichen
Metalllegierung gebildet.
Bei dem Metall oder Metalllegierung handelt es sich
vorzugsweise um Cu, Au, oder BiAg. Diese Materialien zeichnen sich durch eine gute elektrische Leitfähigkeit aus und sind somit vorteilhaft für eine gute Stromtragfähigkeit des optoelektronischen Bauelements. Das Metall oder die Metalllegierung, aus dem die Verbindungsschicht und vorzugsweise auch die
Durchkontaktierungen und/oder die Rückseitenkontakte gebildet sind, ist bevorzugt frei von Lunkern. Die Zuverlässigkeit und die Stromtragfähigkeit des optoelektronischen Bauelements wird durch eine lunkerfreie Verbindungsschicht vorteilhaft erhöht. Eine lunkerfreie Herstellung der Verbindungsschicht sowie der Durchkontaktierungen und/oder der
Rückseitenkontakte ermöglicht sich durch das nachfolgend beschriebene Herstellungsverfahren für das optoelektronische Bauelement .
Bei einer Ausgestaltung des Verfahrens zur Herstellung eines optoelektronischen Bauelements werden der Träger, der mehrere Öffnungen zum Ausbilden der Durchkontaktierungen aufweist, und der Halbleiterchip, der den ersten elektrischen
Anschlussbereich und den zweiten elektrischen
Anschlussbereich aufweist, bereitgestellt. Der erste elektrische Anschlussbereich und der zweite
elektrische Anschlussbereich sind durch eine Ausnehmung in dem Halbleiterchip voneinander getrennt.
Die Ausnehmung zwischen dem ersten elektrischen
Anschlussbereich und dem zweiten elektrischen
Anschlussbereich wird mit einem elektrisch isolierenden
Material derart aufgefüllt, dass das elektrisch isolierende Material über einen Teilbereich der Anschlussbereiche
hinausragt. Nachfolgend wird der Träger auf den
Halbleiterchip aufgesetzt, wobei das über die
Anschlussbereiche hinausragende elektrisch isolierende
Material als Abstandshalterschicht fungiert, so dass ein Zwischenraum zwischen dem Halbleiterchip und dem Träger entsteht. Die Abstandshalterschicht kann beispielsweise ringförmig ausgebildet sein.
In einem weiteren Verfahrensschritt wird ein flüssiges Metall oder eine flüssige Metalllegierung durch die Öffnungen in dem Träger in den Zwischenraum eingefüllt, wobei das Metall oder die Metalllegierung nach dem Erstarren die Verbindungsschicht und die Durchkontaktierungen ausbildet. Das Verfahren hat zum einen den Vorteil, dass die
Verbindungsschicht und die Durchkontaktierungen in einem einzigen Verfahrensschritt ausgebildet werden. Weiterhin hat sich vorteilhaft herausgestellt, dass sich bei dieser Art der Herstellung der Verbindungsschicht und der
Durchkontaktierungen im Gegensatz zu einem herkömmlichen
Lötverfahren eine Verbindungsschicht ausbildet, die frei von Lunkern ist. Dadurch erhöhen sich die Stromtragfähigkeit und die Langzeitstabilität des optoelektronischen Bauelements. Bei einer vorteilhaften Variante des Verfahrens werden beim
Ausbilden der Verbindungsschicht und der Durchkontaktierungen auch die Rückseitenkontakte ausgebildet, wobei vor dem
Einfüllen des flüssigen Metalls oder der flüssigen
Metalllegierung in die Öffnungen des Trägers eine
strukturierte Schicht auf die Rückseite des Trägers
aufgebracht wird, die als Maske zur Ausbildung des ersten und zweiten Rückseitenkontakts dient. Die strukturierte Schicht verhindert, dass das flüssige Metall oder die flüssige
Metalllegierung nach dem Befüllen des Zwischenraums und der Öffnungen für die Durchkontaktierungen die gesamte Rückseite des Trägers bedeckt. Vielmehr werden nur die von der
strukturierten Schicht unbedeckten Bereiche des Trägers von dem flüssigen Metall oder der flüssigen Metalllegierung bedeckt, wodurch der erste und zweite Rückseitenkontakt ausgebildet werden. Bei dieser Variante des Verfahrens werden also die Verbindungsschicht, die Durchkontaktierungen und die Rückseitenkontakte in einem einzigen Verfahrensschritt hergestellt.
Bei einer vorteilhaften Ausgestaltung ist das elektrisch isolierende Material, das als Abstandshalter zwischen dem Halbleiterchip und dem Träger fungiert, ein Polymer.
Insbesondere kann es sich bei dem elektrisch isolierenden Material um ein Polyimid handeln.
Die Erfindung wird im Folgenden anhand von
Ausführungsbeispielen im Zusammenhang mit den Figuren 1 und 2 näher erläutert.
Es zeigen:
Figur 1 eine schematische Darstellung eines Querschnitts durch ein optoelektronisches Bauelement gemäß einem
Ausführungsbeispiel der Erfindung, und
Figuren 2A bis 2M eine schematische Darstellung eines
Ausführungsbeispiels des Verfahrens zur Herstellung des optoelektronischen Bauelements anhand von
Zwischenschritten .
Gleiche oder gleich wirkende Bestandteile sind in den Figuren jeweils mit den gleichen Bezugszeichen versehen. Die
dargestellten Bestandteile sowie die Größenverhältnisse der Bestandteile untereinander sind nicht als maßstabsgerecht anzusehen . Das in Figur 1 schematisch im Querschnitt dargestellte optoelektronische Bauelement enthält einen Halbleiterchip 1, der eine Halbleiterschichtenfolge 20 aufweist. Die
Halbleiterschichtenfolge 20 kann beispielsweise einen n- dotierten Halbleiterbereich 2 und einen p-dotierten
Halbleiterbereich 4 enthalten, wobei zwischen dem n-dotierten Halbleiterbereich 2 und dem p-dotierten Halbleiterbereich 4 eine aktive Schicht 3 angeordnet ist. Die aktive Schicht 3 des optoelektronischen Bauelements kann insbesondere eine zur Emission von Strahlung geeignete aktive Schicht 3 sein. In diesem Fall handelt es sich bei dem optoelektronischen Bauelement um eine Lumineszenzdiode, insbesondere um eine LED. Alternativ wäre es auch denkbar, dass die aktive Schicht 3 eine strahlungsdetektierende
Schicht ist, wobei es sich bei dem optoelektronischen
Bauelement in diesem Fall um ein Detektorbauelement handelt. Die aktive Schicht kann zum Beispiel als pn-Übergang, als Doppelheterostruktur, als Einfach-Quantentopfstruktur oder Mehrfach-Quantentopfstruktur ausgebildet sein. Die
Bezeichnung Quantentopfstruktur umfasst dabei jegliche
Struktur, bei der Ladungsträger durch Einschluss
(Confinement ) eine Quantisierung ihrer Energiezustände erfahren. Insbesondere beinhaltet die Bezeichnung
Quantentopfstruktur keine Angabe über die Dimensionalität der Quantisierung. Sie umfasst somit unter anderem Quantentröge, Quantendrähte und Quantenpunkte und jede Kombination dieser Strukturen . Die Halbleiterschichtenfolge 20 des Halbleiterchips 1 basiert vorzugsweise auf einem III-V-Verbindungshalbleitermaterial, insbesondere auf einem Arsenid-, Nitrid- oder
Phosphidverbindungshalbleitermaterial . Beispielsweise kann die Halbleiterschichtenfolge 20 InxAlyGa]_-x-yN, InxAlyGa]_-x- yP oder InxAlyGa]_-x-yAs, jeweils mit O ^ x ^ l, O ^ y ^ l und x + y < 1, enthalten. Dabei muss das III-V- Verbindungshalbleitermaterial nicht zwingend eine
mathematisch exakte Zusammensetzung nach einer der obigen Formeln aufweisen. Vielmehr kann es einen oder mehrere
Dotierstoffe sowie zusätzliche Bestandteile aufweisen, die die physikalischen Eigenschaften des Materials im
wesentlichen nicht ändern. Der Einfachheit halber beinhalten obige Formeln jedoch nur die wesentlichen Bestandteile des Kristallgitters, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt sein können.
Der Halbleiterchip 1 ist mittels einer Verbindungsschicht 14 aus einem Metall oder einer Metalllegierung mit einem Träger 12 verbunden. Der Träger 12 kann insbesondere ein
Halbleitermaterial, bevorzugt ein undotiertes
Halbleitermaterial, aufweisen. Bei dem Halbleitermaterial des Trägers 12 handelt es sich vorzugsweise um Silizium. Die der Verbindungsschicht 14 zugewandte Seite des Trägers kann mit einer Benetzungsschicht 13 versehen sein.
Der Halbleiterchip 1 weist einen ersten elektrischen
Anschlussbereich 18 und einen zweiten elektrischen
Anschlussbereich 19 auf. Die elektrischen Anschlussbereich 18, 19 werden vorzugsweise durch Kontaktmetallisierungen gebildet, bei denen es sich beispielsweise um eine Ti/Pt/Au- Schichtenfolge handeln kann. Sowohl der erste elektrische Anschlussbereich 18 als auch der zweite elektrische
Anschlussbereich 19 des Halbleiterchips sind dem Träger 12 zugewandt . Der Träger 12 weist an einer von dem Halbleiterchip 1 abgewandten Rückseite einen ersten elektrischen
Rückseitenkontakt 28 und einen zweiten elektrischen
Rückseitenkontakt 29 auf. Die beiden elektrischen
Rückseitenkontakte 28, 29 an der Rückseite des Trägers 12 sind insbesondere zur Oberflächenmontage des
optoelektronischen Bauelements vorgesehen. Insbesondere kann das optoelektronische Bauelement an den Rückseitenkontakten 28, 29 beispielsweise mittels einer Lötverbindung mit den Leiterbahnen einer Leiterplatte verbunden werden. Das optoelektronische Bauelement ist also ein
oberflächenmontierbares optoelektronisches Bauelement und weist insbesondere keine Drahtanschlüsse auf. Der erste elektrische Rückseitenkontakt 28 und der zweite elektrische Rückseitenkontakt 29 sind jeweils mittels mindestens einer Durchkontaktierung 15, 16 und über die Verbindungsschicht 14 mit dem ersten elektrischen
Anschlussbereich 18 beziehungsweise dem zweiten elektrischen Anschlussbereich 19 verbunden. Bei dem dargestellten
Ausführungsbeispiel sind zur Verbindung des ersten
Rückseitenkontakts 28 mit dem ersten elektrischen
Anschlussbereich 18 vorteilhaft zwei Durchkontaktierungen 15 in dem Träger 12 ausgebildet. Zur Verbindung des zweiten elektrischen Rückseitenkontakts 29 mit dem ersten
elektrischen Anschlussbereich 19 sind vorteilhaft drei
Durchkontaktierungen 16 in dem Träger 12 ausgebildet.
Dadurch, dass die Rückseitenkontakte 28, 29 jeweils mittels mehrerer Durchkontaktierungen 15, 16 mit den elektrischen Anschlussbereichen 18, 19 des Halbleiterchips 1 verbunden sind, erhöht sich vorteilhaft die Stromtragfähigkeit des optoelektronischen Bauelements. Die Durchkontaktierungen 15, 16 weisen vorteilhaft eine
Breite b von mindestens 30 ym, besonders bevorzugt von mindestens 60 ym auf. Beispielsweise können die
Durchkontaktierungen 15, 16 zylinderförmig mit einem
Durchmesser von mindestens 30 ym oder bevorzugt mindestens 60 ym sein. Es sind aber auch andere Querschnittsflächen für die Durchkontaktierungen 15, 16 denkbar, beispielsweise können die Durchkontaktierungen 15, 16 rechteckige, insbesondere quadratische, Querschnittsflächen aufweisen. Durch eine vergleichsweise große Breite der Durchkontaktierungen wird die Stromtragfähigkeit des optoelektronischen Bauelements weiter verbessert.
Bei dem dargestellten Ausführungsbeispiel weisen nicht alle Durchkontaktierungen 15, 16 die gleiche Breite auf.
Insbesondere weisen die Durchkontaktierungen 15 eine
geringere Breite auf als die Durchkontaktierungen 16.
Beispielsweise kann die Breite der Durchkontaktierungen 15 30 ym oder mehr, und die Breite der Durchkontaktierungen 16 60 ym oder mehr betragen. Die Durchkontaktierungen 15 weisen eine geringere Breite auf, da sie in der Nähe von Bereichen der Verbindungsschicht 14 angeordnet sind, an denen die
Verbindungsschicht 14 durch ein elektrisch isolierendes
Material 17, insbesondere ein Polymer, unterbrochen ist. Das isolierende Material 17, bei dem es sich insbesondere um Polyimid handeln kann, dient zur Aufteilung der
Verbindungsschicht 14 in einen ersten Teilbereich 14a, der mit dem ersten elektrischen Anschlussbereich 18 und über die Durchkontaktierungen 15 mit dem ersten Rückseitenkontakt 28 elektrisch leitend verbunden ist, und einen zweiten
Teilbereich 14b, der mit dem zweiten elektrischen
Anschlussbereich 19 und über die Durchkontaktierungen 16 mit dem zweiten Rückseitenkontakt 29 elektrisch leitend verbunden ist. Vorzugsweise ist die Verbindungsschicht 14 auch an den Seiten des Halbleiterchips 1 durch das isolierende Material 17 unterbrochen. Auf diese Weise wird vorteilhaft verhindert, dass das Metall oder die Metalllegierung der
Verbindungsschicht 14 beim Verbinden des Trägers 12 mit dem Halbleiterchip 1 an die Seitenflanken des Trägers 12 gelangt und dort möglicherweise mit dem Material der
Rückseitenkontakte 28, 29 in Verbindung gerät. Auf diese Weise könnte ansonsten möglicherweise ein Kurzschluss
entstehen.
Die Unterbrechungen der Verbindungsschicht 14 durch die elektrisch isolierenden Bereiche 17 könnten zu einer
mechanischen Instabilität führen, wenn in der Nähe dieser Unterbrechungen auch eine vergleichsweise große Unterbrechung des Trägers 12 vorliegen würde. Aus diesem Grund weisen die Durchkontaktierungen 15, die in der Nähe der Unterbrechungen der Verbindungsschicht durch das elektrisch isolierende
Material 17 angeordnet sind, eine kleinere Breite als die Durchkontaktierungen 16 auf.
Das elektrisch isolierende Material 17, das die
Verbindungsschicht 14 in elektrisch voneinander isolierte Teilbereiche 14a, 14b unterteilt, muss nicht notwendigerweise ein Polymer wie beispielsweise Polyimid sein. Es ist
alternativ auch denkbar, dass die Unterbrechung durch
Hohlräume realisiert ist, so dass das elektrisch isolierende Material 17 Luft ist. Die Verbindungsschicht 14, die den Halbleiterchip 1 und den Träger 12 miteinander verbindet, ist aus einem Metall oder einer Metalllegierung gebildet. Bei dem Metall oder der
Metalllegierung kann es sich insbesondere um Cu, Au, AuSn oder BiAg handeln. Die Durchkontaktierungen 15, 16 sind vorzugsweise aus dem gleichen Material gebildet wie die Verbindungsschicht 14. Insbesondere ist es möglich, die Durchkontaktierungen 15, 16 im gleichen Verfahrensschritt herzustellen wie die Verbindungsschicht 14. Besonders vorteilhaft sind auch die Rückseitenkontakte 28, 29 aus dem gleichen Material gebildet wie die Durchkontaktierungen 15, 16 und/oder die Verbindungsschicht 14. Insbesondere ist es möglich, auch die Rückseitenkontakte 28, 29 im gleichen Verfahrensschritt herzustellen wie die Verbindungsschicht 14 und die Durchkontaktierungen 15, 16.
Um eine hohe Stromtragfähigkeit und gute Langzeitstabilität des optoelektronischen Bauelements zu erreichen, ist das Metall oder die Metalllegierung, aus dem die
Verbindungsschicht 14, die Durchkontaktierungen 15, 16 und vorzugsweise auch die Rückseitenkontakte 28, 29 gebildet sind, frei von Lunkern. In dem Halbleiterchip 1 ist der erste elektrische
Anschlussbereich 18 mittels einer ersten elektrischen
Anschlussschicht 8 mit dem p-dotierten Halbleiterbereich 4 elektrisch leitend verbunden. Der zweite elektrische
Anschlussbereich 19 ist mit einer zweiten elektrischen
Anschlussschicht 9 mit dem n-dotierten Halbleiterbereich 2 elektrisch leitend verbunden. Der Halbleiterchip 1 enthält eine elektrisch isolierende Schicht 10, beispielsweise eine Si02-Schicht , welche Bereiche des Halbleiterchips 1, die mit dem ersten elektrischen Anschlussbereich 18 verbunden sind, von Bereichen des Halbleiterchips 1, die mit dem zweiten elektrischen Anschlussbereich verbunden 19 sind, voneinander isoliert . Die zweite elektrische Anschlussschicht erstreckt sich vorteilhaft durch mehrere Durchbrüche 25, die durch den p- dotierten Bereich 4 der Halbleiterschichtenfolge und die aktive Schicht 3 hindurch verlaufen, bis in den n-dotierten Halbleiterbereich 2 hinein. Im Bereich der Durchbrüche ist die zweite elektrische Anschlussschicht 9 durch passivierte Halbleiterbereiche 7 von dem p-dotierten Halbleiterbereich 4 und der aktiven Schicht 3 isoliert. Die passivierten
Halbleiterbereiche 7 können durch einen Beschuss des
Materials des p-dotierten Bereichs 4 oder der aktiven Schicht 3 der Halbleiterschichtenfolge 20 mit hochenergetischen
Ionen, insbesondere Argon-Ionen erzeugt werden. Alternativ wäre es auch möglich, die zweite elektrische Anschlussschicht 9 im Bereich der Durchbrüche 25 mittels einer weiteren isolierenden Schicht von den angrenzenden Halbleiterbereichen zu isolieren.
Dadurch, dass sich die zweite elektrische Anschlussschicht 9 durch mehrere Durchbrüche 25 in den n-dotierten
Halbleiterbereich 2 hinein erstreckt, wird eine hohe
Stromtragfähigkeit erzielt. Weiterhin hat die beschriebene Art der Kontaktierung den Vorteil, dass eine dem Träger 12 gegenüberliegende Strahlungsaustrittsfläche 32 des
Halbleiterchips 1 frei von elektrischen Kontakten ist, welche eine teilweise Absorption der von der aktiven Schicht 3 emittierten Strahlung bewirken könnten. Um die Auskopplung von Strahlung aus dem optoelektronischen Bauelement weiter zu verbessern, ist die Strahlungsaustrittsfläche 32 mit einer Aufrauhung oder Auskoppelstruktur 21 versehen.
Um eine weitere Verbesserung der Effizienz des
optoelektronischen Bauelements zu erzielen, ist die dem
Träger 12 zugewandte Seite des p-dotierten Halbleiterbereichs 4 mit einer Spiegelschicht 5 versehen. Die Spiegelschicht 5 weist vorzugsweise Silber auf oder besteht daraus.
Um die Spiegelschicht 5 vor Korrosion zu schützen, ist diese mit einer Verkapselungsschicht 6 versehen. Die
Verkapselungsschicht 6 kann mehrere Teilschichten aufweisen. Bei der Verkapselungsschicht 6 kann es sich insbesondere um eine Schichtenfolge aus Pt/Au/Ti handeln. Vorteilhaft enthalten auch die erste und die zweite
elektrische Anschlussschicht 8, 9 jeweils Silber oder
bestehen daraus. Um auch die elektrischen Anschlussschichten 8, 9 vor Korrosion zu schützen, sind diese mit einer
elektrisch leitfähigen Barriereschicht 11 versehen, die insbesondere TiWN enthalten kann. Die Barriereschicht 11 kann auch aus mehreren Teilschichten aufgebaut sein.
Die Spiegelschicht 5, die Verkapselungsschicht 6 und die Barriereschicht 11 sind jeweils aus elektrisch leitenden Materialien gebildet, so dass durch diese Schichten der
Strompfad zwischen den elektrischen Anschlussbereichen 18, 19 und dem p-dotierten Halbleiterbereich 4 beziehungsweise dem n-dotierten Halbleiterbereich 2 nicht unterbrochen wird. Die elektrischen Anschlussschichten 8, 9 müssen daher nicht unmittelbar an die elektrischen Anschlussbereiche 18, 19 angrenzen, sondern es können Teilbereiche der Spiegelschicht 5, der Verkapselungsschicht 6 oder der Barriereschicht 11 innerhalb des Strompfads angeordnet sein. In den folgenden Figuren 2A bis 2M wird ein
Ausführungsbeispiel eines Verfahrens zur Herstellung des optoelektronischen Bauelements beschrieben. Die zuvor
beschriebenen vorteilhaften Ausgestaltungen einzelner Bestandteile des optoelektronischen Bauelements gelten in gleicher Weise für das im Folgenden beschriebene Verfahren und umgekehrt. Bei dem in Figur 2A dargestellten Zwischenschritt des
Verfahrens ist die Halbleiterschichtenfolge 20, die den n- dotierten Halbleiterbereich 2, die aktive Schicht 3 und den p-dotierten Halbleiterbereich 4 umfasst, auf ein
Aufwachssubstrat 20 aufgewachsen worden. Bei dem
Aufwachssubstrat 27 kann es sich beispielsweise um ein
Silizium-Substrat handeln. Alternativ kann das
Aufwachssubstrat 27 beispielsweise GaN, Saphir oder SiC aufweisen. Die Halbleiterschichtenfolge 20 wird vorzugsweise epitaktisch, insbesondere mittels metallorganischer
Gasphasenepitaxie (MOVPE) hergestellt. Der n-dotierte
Halbleiterbereich 2, die aktive Schicht 3 und der p-dotierte Halbleiterbereich 4 sind können jeweils aus mehreren
Einzelschichten zusammengesetzt sein, die zur Vereinfachung nicht im Einzelnen dargestellt sind.
Bei dem in Figur 2B dargestellten Zwischenschritt ist eine Spiegelschicht 5 auf die Halbleiterschichtenfolge 20 aufgebracht worden. Bei der Spiegelschicht 5 handelt es sich vorzugsweise um eine Silberschicht. Um die Spiegelschicht 5 vor Korrosion zu schützen, wird sie mit einer
Verkapselungsschicht 6 bedeckt, wobei die
Verkapselungsschicht 6 aus mehreren Teilschichten
zusammengesetzt sein kann. Insbesondere kann die
Verkapselungsschicht 6 eine Pt/Au/Ti-Schichtenfolge sein.
Bei dem in Figur 2C dargestellten Zwischenschritt sind die Spiegelschicht 5 und die Verkapselungsschicht 6 derart strukturiert worden, dass sie zwei räumlich voneinander getrennte Bereiche der Halbleiterschichtenfolge 20 bedecken. Die Strukturierung der Schichten erfolgt bei diesem
Verfahrensschritt wie auch bei den in nachfolgend
beschriebenen Zwischenschritten jeweils mit Techniken wie Photolithographie, Ätzprozessen und Lift-off-Prozessen, die dem Fachmann an sich bekannt sind und daher nicht im
Einzelnen erläutert werden.
Weiterhin ist bei dem in Figur 2C dargestellten
Zwischenschritt der p-dotierte Halbleiterbereich 4 in
Bereichen 7, die zwischen und außerhalb der von der
Spiegelschicht und der Verkapselungsschicht bedeckten
Bereichen der Halbleiterschichtenfolge angeordnet sind, passiviert worden. Die passivierten Bereiche 7 können beispielsweise durch einen Beschuss des p-dotierten
Halbleitermaterials mit Argon-Ionen erzeugt werden.
Vorzugsweise erstrecken sich die passivierten Bereiche 7 bis in die aktive Schicht 3 hinein, so dass der pn-Übergang durch die elektrisch isolierenden passivierten Bereichen 7
durchtrennt ist.
Bei dem in Figur 2D dargestellten Zwischenschritt wurde in den Randbereichen der Halbleiterschichtenfolge 20 eine Mesa- Ätzung durchgeführt, bei der die Halbleiterschichtenfolge 20 bis in den n-dotierten Halbleiterbereich 2 hinein abgetragen wurde .
Auf die auf diese Weise hergestellte Struktur wurde bei dem in Figur 2E dargestellten Zwischenschritt eine elektrisch isolierende Schicht 10 aufgebracht. Bei der elektrisch isolierenden Schicht 10 kann es sich insbesondere um eine Si02-Schicht handeln. Bei dem in Figur 2F dargestellten Zwischenschritt wurden mittels Ätzprozessen Öffnungen in der isolierenden Schicht 10 hergestellt und Durchbrüche 25 erzeugt, die durch die
passivierten Bereiche 7 des p-dotierten Halbleiterbereichs 4 und der aktiven Schicht 3 hindurch bis in den n-dotierten Halbleiterbereich 2 hinein verlaufen. Weiterhin wurde eine Ausnehmung 30 in der Verkapselungsschicht 6 erzeugt.
Bei dem in Figur 2G dargestellten Verfahrensschritt wurden eine erste elektrische Anschlussschicht 8 und eine zweite elektrische Anschlussschicht 9 aufgebracht und strukturiert. Die erste elektrische Anschlussschicht 8 und die zweite elektrische Anschlussschicht 9 können insbesondere Silber enthalten oder daraus bestehen.
Die erste elektrische Anschlussschicht 8 schließt an die Verkapselungsschicht 6 an, die über die elektrisch leitende Spiegelschicht 5 mit dem p-dotierten Halbleiterbereich 4 verbunden ist. Die erste elektrische Anschlussschicht 8 ist also zur Kontaktierung des p-dotierten Halbleiterbereichs 4 vorgesehen. Die zweite elektrische Anschlussschicht 9 erstreckt sich durch die Durchbrüche 25 bis in den n- dotierten Halbleiterbereich 2 hinein. Die zweite elektrische Anschlussschicht 9 ist also zur Kontaktierung des n-dotierten Halbleiterbereichs 2 vorgesehen. Die erste elektrische
Anschlussschicht 8 und die zweite elektrische
Anschlussschicht 9 sind durch Ausnehmungen 31 voneinander isoliert . Bei dem in Figur 2H dargestellten Zwischenschritt wurde eine Barriereschicht 11 auf die erste Anschlussschicht 8 und die zweite Anschlussschicht 9 aufgebracht. Die Barriereschicht 11 kann insbesondere TiWN enthalten. Es ist auch möglich, dass die Barriereschicht 11 aus mehreren Einzelschichten zusammengesetzt ist. Durch die Barriereschicht 11 werden die erste elektrische Anschlussschicht 8 und die zweite
elektrische Anschlussschicht 9, die vorzugsweise Silber enthalten, vor Korrosion geschützt. Weiterhin wurde bei dem in Figur 2H dargestellten Zwischenschritt eine
Kontaktmetallisierung auf die Barriereschicht 11 aufgebracht, die den ersten elektrischen Anschlussbereich 18 und der zweiten elektrischen Anschlussbereich 19 des auf diese Weise hergestellten Halbleiterchips 1 ausbilden. Die
Kontaktmetallisierung 18, 19 kann insbesondere ein Ti/Pt/Au- Schichtenfolge sein. Der erste elektrische Anschlussbereich und der zweite elektrische Anschlussbereich sind durch die Ausnehmung 31 voneinander isoliert.
Beim dem in Figur 21 dargestellten Verfahrensschritt wurden die Ausnehmungen 31 mit einem elektrisch isolierenden
Material 17 aufgefüllt. Das elektrisch isolierende Material 17 kann insbesondere ein Polymer, vorzugsweise Polyimid, sein. Die Schicht aus dem elektrisch isolierenden Material 17 isoliert die elektrischen Anschlussbereiche 18, 19
voneinander und ragt über Teilbereiche der elektrischen
Anschlussbereiche 18, 19 hinaus. Weiterhin wurde das
isolierende Material 17 auch an den Seiten des
Halbleiterchips auf die Anschlussbereiche 18, 19 aufgebracht.
Bei dem in Figur 2J dargestellten Zwischenschritt wurde ein Träger 12 auf den Halbleiterchip 1 aufgesetzt, wobei das über die elektrischen Anschlussbereiche 18, 19 hinausragende elektrisch isolierende Material 17 als Abstandshalter wirkt, so dass zwischen dem Halbleiterchip 1 und dem Träger 12 ein Zwischenraum 24 entstanden ist. Der Träger 12 weist mehrere Öffnungen 22 auf, die zur Ausbildung von Durchkontaktierungen durch den Träger 12 vorgesehen sind. Die dem Halbleiterchip 1 zugewandte Seite des Trägers 12 kann mit einer
Benetzungsschicht 13 versehen sein. Die von dem
Halbleiterchip 1 abgewandte Rückseite des Trägers 12 ist vorteilhaft mit einer strukturierten Schicht 26 versehen, die als Maske zur Ausbildung von elektrischen Rückseitenkontakten an der Rückseite des Trägers 12 dient.
Figur 2K zeigt eine Aufsicht auf die Rückseite des Trägers 12. Die strukturierte Schicht 26, bei der es sich
insbesondere um einen Lötstopplack handeln kann, definiert zwei Bereiche, die zur Ausbildung der elektrischen
Rückseitenkontakte 28, 29 des Trägers 12 dienen. In der
Aufsicht auf die Rückseite sind auch die beispielsweise zylinderförmigen Öffnungen 22 für die Durchkontaktierungen zu sehen .
Bei dem in Figur 2L dargestellten Zwischenschritt wurde eine Verbindungsschicht 14 zwischen dem Träger 12 und dem
Halbleiterchip 1 hergestellt, indem ein flüssiges Metall oder eine flüssige Metalllegierung durch die Öffnungen 22 des Trägers 12 in dem Zwischenraum 24 eingefüllt wurde. Bei diesem Verfahrensschritt wurden gleichzeitig auch die
Durchkontaktierungen 15, 16 sowie der erste Rückseitenkontakt 28 und der zweite Rückseitenkontakt 29 erzeugt. Vorzugsweise bestehen daher die Verbindungsschicht 14, die
Durchkontaktierungen 15, 16 sowie der erste Rückseitenkontakt 28 und der zweite Rückseitenkontakt 29 jeweils aus dem gleichen Material, beispielsweise Cu, Au, AuSn oder BiAg. Die als Maske zur Ausbildung der Rückseitenkontakte 28, 29 dienende strukturierte Schicht 26 ist bei dem in Figur 2L dargestellten Zwischenschritt bereits wieder entfernt worden. Bei dem in Figur 2M dargestellten Zwischenschritt wurde das zum Aufwachsen der Halbleiterschichtenfolge 20 verwendete Aufwachssubstrat von dem Halbleiterchip 1 abgelöst. Somit fungiert allein der Träger 12, der dem ursprünglichen
Aufwachssubstrat gegenüberliegt, als tragende Unterlage für den Halbleiterchip. Die Darstellung in Figur 2M wurde daher im Vergleich zu den vorherigen Figuren um 180° gedreht.
Die Oberfläche des n-dotierten Halbleiterbereichs 2, an der das ursprüngliche Aufwachssubstrat angeordnet war, ist nun als Strahlungsaustrittsfläche 32 des Halbleiterchips 1 vorgesehen. Die Oberfläche des n-dotierten Halbleiterbereichs 2, die als Strahlungsaustrittsfläche 32 dient, kann in einem weiteren Verfahrensschritt mit einer Oberflächenstruktur oder einer Aufrauhung 21 versehen werden, beispielsweise mittels eines Ätzprozesses mit KOH. Das auf diese Weise hergestellte optoelektronische Bauelement entspricht dann dem in Figur 1 dargestellten optoelektronischen Bauelement. Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die
Erfindung jedes neue Merkmal sowie jede Kombination von
Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Optoelektronisches Bauelement mit einem Halbleiterchip (1), der eine Halbleiterschichtenfolge (20) mit einer aktiven Schicht (3) aufweist, und einem Träger (12), der mittels einer Verbindungsschicht (14) aus einem Metall oder einer Metalllegierung mit dem Halbleiterchip (1) verbunden ist, wobei
- der Halbleiterchip (1) einen ersten elektrischen
Anschlussbereich (18) und einen zweiten elektrischen Anschlussbereich (19) aufweist,
- der erste elektrische Anschlussbereich (18) und der zweite elektrische Anschlussbereich (19) dem Träger (12) zugewandt sind,
- der Träger (12) an einer von dem Halbleiterchip (1) abgewandten Rückseite einen ersten elektrischen
Rückseitenkontakt (28) und einen zweiten elektrischen Rückseitenkontakt (29) aufweist,
- der erste elektrische Rückseitenkontakt (28) mit mindestens einer Durchkontaktierung (15), die durch den Träger (12) verläuft, mit dem ersten elektrischen
Anschlussbereich (18) elektrisch leitend verbunden ist,
- der zweite elektrische Rückseitenkontakt (29) mit mindestens einer Durchkontaktierung (16), die durch den Träger (12) verläuft, mit dem zweiten elektrischen
Anschlussbereich (19) elektrisch leitend verbunden ist, und
- der erste und/oder der zweite elektrische
Rückseitenkontakt (28, 29) mit mindestens einer weiteren Durchkontaktierung (15, 16), die durch den Träger verläuft, mit dem ersten bzw. dem zweiten elektrischen Anschlussbereich (18, 19) verbunden ist. Optoelektronisches Bauelement nach Anspruch 1,
wobei sowohl der erste (28) als auch der zweite
elektrische Rückseitenkontakt (29) jeweils mit
mindestens zwei Durchkontaktierungen (15, 16), die durch den Träger (12) verlaufen, mit dem ersten (18) bzw. dem zweiten elektrischen Anschlussbereich (19) verbunden sind .
Optoelektronisches Bauelement nach einem der
vorhergehenden Ansprüche,
wobei mindestens eine der Durchkontaktierungen (15, 16) eine Breite von mindestens 30 ym aufweist.
Optoelektronisches Bauelement nach einem der
vorhergehenden Ansprüche,
wobei mindestens eine der Durchkontaktierungen (15, 16) eine Breite von mindestens 60 ym aufweist.
Optoelektronisches Bauelement nach einem der
vorhergehenden Ansprüche,
wobei
- die Halbleiterschichtenfolge (20) einen n-dotierten Halbleiterbereich (2) und einen p-dotierten
Halbleiterbereich (4) aufweist, wobei der p-dotierte Halbleiterbereich (4) dem Träger (12) zugewandt ist,
- der Halbleiterchip (1) eine erste elektrische
Anschlussschicht (8) aufweist, die den ersten
elektrischen Anschlussbereich (18) mit dem p-dotierten Halbeleiterbereich (4) verbindet,
- der Halbleiterchip (1) eine zweite elektrische
Anschlussschicht (9) aufweist, die den zweiten
elektrischen Anschlussbereich (19) mit dem n-dotierten Halbeleiterbereich (2) verbindet, und - sich ein Teilbereich der zweiten elektrischen
Anschlussschicht (9) durch mindestens einen Durchbruch (25), der durch den p-dotierten Halbleiterbereich (4) und die aktive Schicht (3) verläuft, in den n-dotierten Halbleiterbereich (2) hinein erstreckt.
6. Optoelektronisches Bauelement nach Anspruch 5,
wobei die zweite elektrische Anschlussschicht (9) mehrere Teilbereiche aufweist, die sich durch mehrere Durchbrüche (25) in der aktiven Schicht (3) in den n- dotierten Halbleiterbereich (2) hinein erstrecken.
7. Optoelektronisches Bauelement nach einem der
vorhergehenden Ansprüche,
wobei die Verbindungsschicht (14) mindestens zwei elektrisch voneinander isolierte Teilbereiche (14a, 14b) aufweist, die durch ein elektrisch isolierendes Material (17) voneinander getrennt sind.
8. Optoelektronisches Bauelement nach Anspruch 7,
wobei das elektrisch isolierende Material (17) ein
Polymer ist.
9. Optoelektronisches Bauelement nach einem der
vorhergehenden Ansprüche,
wobei die Durchkontaktierungen (15, 16) aus dem gleichen Metall oder der gleichen Metalllegierung gebildet sind wie die Verbindungsschicht (14) .
10. Optoelektronisches Bauelement nach einem der
vorhergehenden Ansprüche,
wobei der erste elektrische Rückseitenkontakt (28) und der zweite elektrische Rückseitenkontakt (29) aus dem gleichen Metall oder der gleichen Metalllegierung gebildet sind wie die Durchkontaktierungen (15, 16) .
Optoelektronisches Bauelement nach einem der
vorhergehenden Ansprüche,
wobei das Metall oder die Metalllegierung Cu, Au, AuSn oder BiAg enthält.
Optoelektronisches Bauelement nach einem der
vorhergehenden Ansprüche,
wobei das Metall oder die Metalllegierung frei von Lunkern ist.
Verfahren zur Herstellung eines optoelektronischen Bauelements gemäß einem der vorhergehenden Ansprüche, mit den Verfahrensschritten:
- Bereitstellen des Trägers (12), der mehrere Öffnungen
(22) zum Ausbilden der Durchkontaktierungen (15, 16) aufweist,
- Bereitstellen des Halbleiterchips (1), der den ersten elektrischen Annschlussbereich (18) und den zweiten elektrischen Anschlussbereich (19) aufweist, wobei der erste elektrische Annschlussbereich (18) und der zweite elektrische Anschlussbereich (19) durch eine Ausnehmung
(23) in dem Halbleiterchip (1) voneinander getrennt sind,
- Auffüllen der Ausnehmung (23) mit einem elektrisch isolierenden Material (17) derart, dass das elektrisch isolierende Material (17) über einen Teilbereich der Anschlussbereiche (18, 19) hinausragt,
- Aufsetzen des Trägers auf den Halbleiterchip, wobei das über die Anschlussbereiche (18, 19) hinausragende elektrisch isolierende Material (17) als Abstandshalterschicht fungiert, so dass ein Zwischenraum (24) zwischen dem Halbleiterchip (1) und dem Träger (12) entsteht,
- Einfüllen eines flüssigen Metalls oder einer flüssigen Metalllegierung durch die Öffnungen (12) in dem Träger in den Zwischenraum (24), wobei das Metall oder die Metalllegierung nach dem Erstarren die
Verbindungsschicht (14) und die Durchkontaktierungen (15, 16) ausbildet.
Verfahren nach Anspruch 13,
bei dem beim Ausbilden der Verbindungsschicht (14) und der Durchkontaktierungen (15, 16) auch die
Rückseitenkontakte (28, 29) ausgebildet werden, wobei vor dem Einfüllen des flüssigen Metalls oder der
flüssigen Metalllegierung in die Öffnungen (22) eine strukturierte Schicht (26) auf die Rückseite des Trägers (12) aufgebracht wird, die als Maske zur Ausbildung des ersten und zweiten Rückseitenkontakts (28, 29) dient.
15. Verfahren nach Anspruch 13 oder 14,
wobei das elektrisch isolierende Material (17) ein
Polymer ist.
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