WO2015124464A1 - Verfahren zur herstellung eines optoelektronischen bauelements - Google Patents

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WO2015124464A1
WO2015124464A1 PCT/EP2015/052761 EP2015052761W WO2015124464A1 WO 2015124464 A1 WO2015124464 A1 WO 2015124464A1 EP 2015052761 W EP2015052761 W EP 2015052761W WO 2015124464 A1 WO2015124464 A1 WO 2015124464A1
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carrier
semiconductor chip
mounting
producing
contacts
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PCT/EP2015/052761
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Siegfried Herrmann
Norwin Von Malm
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Osram Opto Semiconductors Gmbh
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Definitions

  • the invention relates to a method for producing an optoelectronic component.
  • semiconductor chips can be applied to a carrier in order to ensure sufficient stability of the component
  • Semiconductor chips through-contacts can be performed by the carrier, so that an electrical contact from the side facing away from the semiconductor chip side of the carrier
  • a flat design is characterized by a good heat dissipation from the semiconductor chip in the component.
  • the invention has for its object to provide a method for producing an improved optoelectronic device, in which the optoelectronic component emits light and is designed to be particularly flat. This object is achieved by a method according to the independent claim.
  • the method comprises providing a carrier having at least one mounting surface.
  • the carrier may preferably be a Si wafer.
  • the carrier advantageously has a very good
  • the carrier Thermal conductivity and mechanical stability, whereby the life and reliability of the device is increased.
  • Carrier base for a semiconductor chip Carrier base for a semiconductor chip.
  • Component for example a semiconductor chip
  • the method comprises generating at least two plated-through holes in the carrier with electrically conductive contacts extending in the plated-through holes.
  • the openings completely penetrate the carrier in the vertical direction.
  • the breakthroughs may for example be wedge-shaped, whereby the Recess in the carrier by a breakthrough on one
  • Carrier side is larger than on the other. Furthermore, the openings can advantageously be formed in each case in an edge region of the carrier.
  • the apertures are laterally spaced from each other.
  • the openings of the carrier are further arranged laterally spaced from a mounting region of the semiconductor chip.
  • the openings are electrically isolated from each other.
  • the apertures are produced for example by laser beams, punching, drilling or etching of the carrier, advantageously by a wet etching process.
  • a passivation comprising an insulator material is applied to the carrier and within the vias.
  • a short circuit is avoided by the carrier for forming electrical traces and contacts on the carrier and in the vias.
  • Vias advantageously form contact pads on an upper and a lower side of the carrier.
  • At least one light-emitting semiconductor chip is provided, wherein the semiconductor chip comprises a growth substrate and a layer sequence epitaxially grown thereon.
  • the semiconductor layer sequence contains an active layer.
  • the growth substrate is preferably translucent and may for example be formed with sapphire or consist of sapphire.
  • the semiconductor chip preferably has a one-sided
  • the side of the semiconductor layer sequence facing the growth substrate thus advantageously has no electrical contact region, so that an efficient radiation decoupling can be achieved by this side, wherein no shading or absorption effects on contacts advantageously occur on this side.
  • the semiconductor chip is preferably a light-emitting diode, for example a flip-chip LED. In a flip-chip LED is the electrical
  • the at least one semiconductor chip is advantageously arranged on the mounting surface of the carrier.
  • the semiconductor chip is arranged to be separated from the vias in the Carrier is spaced. Seen in plan view of the carrier, the semiconductor chip may be arranged, for example, in a region between the plated-through holes.
  • Mounting of the semiconductor chip is preferably carried out with a transmission method, for example in a chip-to-wafer process.
  • the layers of the semiconductor layer sequence for example p- and n-layers, can advantageously by means of in the
  • Semiconductor layer sequence can be contacted.
  • Contact regions of the semiconductor layer sequence which are preferably located on a side opposite the growth substrate side of the semiconductor layer sequence can
  • Semiconductor chips electrically conductively connected to the contacts of the vias.
  • the semiconductor chip for example, with the aid of a solder material electrically conductive and mechanically with a mounting plate on the
  • solder material may comprise, for example, gold (Au) and / or tin (Sn).
  • the semiconductor chip by means of
  • Thermocompression for example, with copper-tin (Cu-Sn), or gluing be connected to the mounting plate.
  • Cu-Sn copper-tin
  • gluing be connected to the mounting plate.
  • the carrier can advantageously be coated with electrically conductive conductor tracks.
  • interconnects insulated from one another can be routed from the semiconductor chip to the plated-through holes.
  • the semiconductor chip is placed with the contact regions on the conductor tracks and thus simultaneously connected to the contacts of the plated-through holes.
  • an arbitrary arrangement of printed conductors is also possible, which enables a contact access from the plated-through holes via the carrier on the semiconductor chip for both polarities.
  • the carrier is singulated along singulation lines, wherein a
  • Through-contacts extends, so that form after separation, the contact pads on at least one side surface of the carrier, wherein the side surface is perpendicular to the mounting surface of the carrier.
  • Carrier pieces is singled, advantageously extend through the vias, in particular, each runs
  • the contacts are advantageously so through the
  • Through-hole at least in places of the contacts to be covered. It can also be a contact
  • the contact advantageously forms contact surfaces on two side surfaces of the carrier which are perpendicular to the mounting surface of the carrier after singulation.
  • the method further comprises mounting the carrier with the contact surfaces on a terminal plate, wherein the
  • Mounting surface is perpendicular to the connection plate.
  • the isolated carrier with the contact surfaces is
  • connection plate Advantageously mounted with a side surface on a connection plate, wherein after mounting the mounting surface of
  • connection plate Support on which the semiconductor chip is mounted, is perpendicular to the connection plate. In other words, it is thus possible to realize a light emission laterally to the vertical direction on the connection plate.
  • the side surface of the carrier is advantageously located in its entire surface on the connection plate.
  • Semiconductor chip arranged on the support, that the growth substrate is located on a side facing away from the carrier of the semiconductor chip.
  • the mounting of the semiconductor chip is preferably carried out with a transmission method, for example in a chip-to Wafer process, wherein the semiconductor layer sequence is arranged with the growth substrate on the side facing away from the mounting surface of the carrier.
  • a transmission method for example in a chip-to Wafer process, wherein the semiconductor layer sequence is arranged with the growth substrate on the side facing away from the mounting surface of the carrier.
  • generated electromagnetic radiation, or the light can by one of the semiconductor layer sequence
  • the semiconductor layer sequence does not have an electrical contact region facing the growth substrate.
  • an efficient radiation decoupling can be achieved by the growth substrate, wherein advantageously no shading or absorption effects occur on the side of the semiconductor layer sequence facing the growth substrate.
  • the contact surfaces are located on at least one common side surface of the carrier, wherein the
  • the isolated carrier is, with the contact surfaces, which are advantageously located on the same side surface of the carrier, with this side surface on a connection plate, advantageously mounted on a circuit board, wherein according to the
  • connection plate solderdered connections with the connection plate and / or conductor tracks on the connection plate electrically contacted and mechanically fixed.
  • connection plate mounted on the carrier at least one semiconductor chip over only one side surface of the carrier at one on the
  • Growth substrate after mounting the semiconductor chip on the carrier removed from the semiconductor chip.
  • the growth substrate serves to mechanically stabilize the semiconductor chip until the semiconductor chip is mounted on the carrier. After assembly is a mechanical
  • the removal of the growth substrate can be effected, for example, mechanically, for example by means of grinding and / or chemically, for example by wet-chemical or dry-chemical etching and / or by means of radiation, in particular laser radiation.
  • Semiconductor chip from which the growth substrate is removed is preferably a surface emitter.
  • the mounting contacts can advantageously be an electrical and mechanical connection between the bottom of the Semiconductor chips and the mounting surface and / or on the
  • one of the mounting contacts is designed as a contact pin, which is arranged in a recess of another mounting contact.
  • Such a contact pin offers the possibility of contacting a component mounted on the mounting surface, for example a semiconductor chip, in an electrically conductive manner from its side facing the mounting surface. This is the
  • Mounting contacts formed and electrically conductive with
  • Conductors contacted which are electrically isolated, for example, below the mounting surface, to the position of the contact pin.
  • At least one ESD protection diode is integrated into the carrier.
  • the semiconductor chip is protected against electrostatic discharge.
  • A for example due to electrostatic charge resulting, electrical voltage can flow through the protective diode. Damage to the semiconductor chip is thus avoided.
  • the protection diode is electrically isolated from the carrier.
  • the protective diode can be integrated planar, for example, in the carrier. According to one embodiment of the method, the
  • connection plate after mounting on the connection plate a height of 200 ym to 400 ym vertically above the
  • the individual carrier is advantageously designed to be particularly flat, with "flat” describing a small height in the direction perpendicular to a surface of the connection plate and a lateral extent (width, length) of the singulated carrier that is relatively large relative to the height isolated carrier 200 ym to 400 ym vertically above the connection plate.
  • the width of the singulated carrier is preferably at most 400 ym and the length of the singulated carrier is preferably 1600 ym to 2000 ym.
  • the flat design of the carrier is advantageous a good
  • the carrier at least one cavity, within which the mounting surface is located.
  • At least one cavity can be formed on an upper side of the carrier, wherein the at least one mounting surface for one or more semiconductor chips is located within the cavity.
  • the vias are located outside the cavity.
  • the cavity can be introduced into the carrier by means of a KOH etching. Consequently, the at least one semiconductor chip can be mounted inside the cavity with the methods already described. To do this
  • the cavity can be beneficial
  • the semiconductor chip inside the cavity with a potting shed.
  • the potting material is, for example, a silicone material.
  • the semiconductor chip can be cast in a planar manner, for example, so that the encapsulation with the upper side of the semiconductor chip forms a planar surface and is advantageously flush with the semiconductor chip
  • Semiconductor chips is a planar potting of the
  • a potting thickness of, for example, 40 ym can be realized.
  • the potting is a reflective potting.
  • the reflective potting compound intensifies the
  • Radiation in the direction of the cavity opening and advantageously covers absorbent structures on the support within the cavity.
  • a converter element which covers the semiconductor chip at least partially.
  • a potting may also comprise at least one converter material in a potting of the semiconductor chip in a cavity.
  • Converter element is adapted to that of Halbleiterchi; to partially or completely convert emitted radiation into at least one further radiation having a different wavelength from the radiation emitted by the semiconductor chip.
  • the converter material advantageously comprises a ceramic.
  • the spraying of the converter element takes place for example by means of spray coating techniques.
  • spraying it is advantageously facilitated to apply converter material to side surfaces of the semiconductor chip.
  • FIG. 1 schematically shows a partial section of a carrier in a side view and a top view after a method step for producing
  • FIG. 2 schematically shows a partial section of a
  • FIG. 3 shows the top view of the carrier from FIG. 2 according to a further method example for the formation of conductor tracks.
  • FIG. 4 schematically shows a partial section of a
  • FIG. 5 schematically shows a partial section of the carrier from FIG. 4 in a side view according to another
  • FIG. 6 schematically shows a partial section of the carrier from FIG. 5 in a side view according to another
  • FIG. 7 schematically shows a partial section of the carrier from FIG. 5 or FIG. 6 in a side view and a top view after a further method step for
  • FIG. 8 schematically shows an isolated carrier from FIG. 7 after a further method step for mounting on a connection plate.
  • Identical or equivalent elements are each provided with the same reference numerals in the figures. The components shown in the figures and the
  • Size ratios of the components with each other are not to be considered as true to scale.
  • FIG. 1 schematically shows a partial section of a carrier 1 in a side view (top) and in one
  • the openings penetrate the carrier in the vertical direction completely and are wedge-shaped, wherein the recess in the carrier through the opening at the top of the carrier is smaller than at the bottom of the carrier 1.
  • Vias 4 are laterally spaced from each other.
  • the apertures are produced for example by laser beams, punching, drilling or etching of the carrier, advantageously by a wet etching process.
  • the carrier 1 is further electrically insulated, wherein a passivation lb comprising an insulator material is applied to the carrier 1 and within the plated-through holes 4. Thus, the vias 4 are electrically isolated from the carrier 1.
  • FIG. 2 schematically shows a partial section of a carrier 1 in a plan view. Mounting surfaces 11 on the carrier 1 are connected by means of conductor tracks IIb on the carrier 1 with the contacts 12, 13 of the plated-through holes 4.
  • the interconnects IIb each connect a mounting surface 11 with the two adjacent plated-through holes 4 along a rewiring plane A.
  • the interconnects IIb include
  • a partially over the mounting surface 11 applied conductor IIb has a recess C, in which a further trace IIb extends from another via 4, wherein the traces do not touch IIb in the region of the mounting surface 11 and are electrically isolated from each other.
  • Conductors IIb possible for both polarities contact access to the mounting surface 11 via the carrier
  • One of the interconnects IIb is doing with one polarity with a contact 12, 13 and the other interconnect IIb with a contact 12, 13 of a different polarity
  • a component for example a semiconductor chip, can be mounted on the mounting surface 11, the component to be mounted preferably being electrical
  • FIG. 3 shows a partial section of a carrier 1 in a plan view according to FIG.
  • FIG. 4 shows a partial section of a carrier 1 in a top view (bottom) according to FIG. 3 and in a plan view
  • Conductor tracks IIb each have a mounting plate IIa
  • the mounting plate IIa covers the insulation 14 located in the area of the mounting surface 11 over the recess of the track IIb.
  • the mounting plate IIa further comprises a recess 14a analogous to the insulation 14 at the same position, wherein a contact pin 14b is guided through a hole in the insulation 14 to the conductor IIb, and thus with a contact 12, 13 of the
  • connection 4 is connected.
  • the contact pin 14b is not in direct contact with the rest of the
  • the mounting plate IIa includes, for example, Au or AuSn. Furthermore is
  • ESD protection diode 40 with the tracks IIb and thus connected to the contacts 12, 13.
  • the ESD protection diode is applied planar on the carrier 1 or integrated into the carrier and antiparallel with the
  • the ESD protection diode also has a small thickness, so that a particularly thin semiconductor device can be produced.
  • FIG. 5 shows a partial section of a carrier 1 according to FIG. 4 in a side view, one each
  • Semiconductor chip 2 is mounted on one of the mounting plates IIa.
  • the mounting plate IIa is located between the
  • Semiconductor chip 2 is advantageously provided as a growth substrate 10 with a semiconductor layer sequence 7 epitaxially grown thereon, which comprises an active layer.
  • the growth substrate 10 may after mounting the
  • Semiconductor chips 2 are detached from the semiconductor layer sequence 7 and is no longer shown in the leftmost semiconductor chip of Figure 5.
  • the mounting of the semiconductor chip is preferably carried out with a transmission method, for example in a chip-to-wafer process, wherein the
  • Semiconductor chip 2 is mounted with a side facing away from the growth substrate on the mounting plate IIa.
  • the semiconductor chip can be positioned very accurately on the mounting plate IIa and the carrier.
  • the semiconductor chip has a one-sided contact, which faces the mounting plate IIa.
  • Semiconductor layer sequence 7 thus advantageously has no electrical contact region, so that an efficient radiation decoupling can be achieved by this side.
  • the semiconductor chip is, for example, a flip-chip LED.
  • the semiconductor layer sequence 7 is simultaneously during the Montierens electrically contacted with the tracks IIb on the carrier.
  • the contact areas of the semiconductor chip 2 become
  • Mounting contacts 16 correspond in shape exactly the shape of the mounting plate IIa.
  • one of the mounting contacts 16 is also formed as a contact pin and with the
  • Solder material may include, for example, gold (Au) and / or tin (Sn).
  • the mounting contacts 16 can also by means of
  • Thermocompression for example with copper-tin (Cu-Sn) be connected to the mounting plate IIa.
  • a thermally, mechanically and electrically very good connection between the semiconductor chip and the mounting plate IIa can be achieved.
  • a converter element 20 can be applied, as shown in the leftmost semiconductor chip of Figure 5, which covers the semiconductor chip.
  • the converter element is designed to be from the semiconductor chip to partially or completely convert emitted radiation into at least one further radiation having a different wavelength from the radiation emitted by the semiconductor chip.
  • the converter material advantageously comprises a ceramic.
  • the converter element 20 is applied to the semiconductor chip 2, for example, by spraying.
  • Semiconductor chip with the converter element 20 can as
  • FIG. 6 shows a partial section of a carrier 1 in a side view according to FIG. 5.
  • cavities 3 have been introduced into the carrier 1 by means of, for example, KOH etching.
  • Cavities 3 are the mounting surfaces and the
  • the cavities 3 can be formed with mirrored inner walls to increase the efficiency of radiation in the direction perpendicular to the mounting surface.
  • the interconnects I Ib extend over the inner walls of the cavities 3 to the contacts 12, 13th
  • the semiconductor chips 2 are potted with a potting 30.
  • the potting 30 fills the cavity 3 up to an underside of the converter element 20.
  • light-absorbing structures on the semiconductor chip 2 and on the bottom of the cavity 3, for example the conductor tracks 11b, are covered by the encapsulation 30.
  • a semiconductor chip 2 in the form of a volume emitter light emitted laterally from the converter element 20 through the mirrored inner walls of the Cavity 3 in the direction of the opening of the cavity 3
  • the encapsulation 30 is designed to be reflective, for example, and preferably comprises i02. By means of a planar encapsulation, it is advantageously possible to prevent unconverted radiation from the side surfaces of the substrate
  • Embodiment of the semiconductor chip is a planar encapsulation of the semiconductor chip advantageously simplified.
  • a potting thickness of, for example, 40 ym can be realized.
  • FIG. 7 shows a partial section of a carrier 1 in a plan view (top) and a separated carrier in a side view (bottom). In a method step, the carrier 1 is separated along
  • FIG. 8 shows an optoelectronic component 100 after mounting the separated carrier 1 with the side 1a on a connection plate 8, the mounting surface on the carrier and the semiconductor chip 2 perpendicular to the connection plate 8 stand. Thus, a lateral radiation is possible with respect to the connection plate 8.
  • connection plate 8 the contact surfaces of the carrier of the connection plate 8 are facing and electrically contacted by means of, for example, solder connections to the connection plate 8 and mechanically fixed.
  • the separated carrier is advantageously designed to be particularly flat, with "flat” describing a small height h in the direction perpendicular to a surface of the connection plate and a lateral extent (width B, length L) of the singulated carrier which is relatively large relative to height the height h of the isolated carrier 200 ym to 400 ym vertically above the terminal plate.
  • the width B of the separated carrier 1 is preferably at most 400 ym and the length L of the
  • singulated carrier preferably 1600 ym to 2000 ym.
  • the flat design of the carrier advantageously ensures good thermal connection of the semiconductor chip to the connection plate 8.
  • the carrier 1 may be formed according to the method with or without cavities.
  • an ESD protection diode 40 may be integrated in the carrier 1.
  • Protective diode 40 is electrically insulated from the carrier 1 and may for example be integrated planar in the carrier.
  • the isolated carrier is advantageously formed prismatic when singulating. This results in rectangular shapes and in particular a flat bearing surface, which a
  • connection plate Prevent tilting of the isolated carrier on the connection plate. For example, an oblique arrangement of the separated carrier and radiation in a direction not parallel to the connection plate extending direction can be avoided.
  • the invention is not limited by the description based on the embodiments of these. Rather, the invention includes every new feature and every combination of features, which in particular includes any combination of features i the claims, even if this feature or this combination itself is not explicitly in the

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Abstract

Es wird ein Verfahren zur Herstellung eines optoelektronischen Bauelements (100) angegeben, umfassend ein Bereitstellen eines Trägers (1) mit zumindest einer Montagefläche (11), ein Erzeugen von zumindest zwei Durchkontaktierungen (4) in dem Träger (1) mit in den Durchkontaktierungen (4) verlaufenden elektrisch leitenden Kontakten (12, 13), ein Bereitstellen zumindest eines Licht emittierenden Halbleiterchips (2), wobei der Halbleiterchip (2) ein Aufwachssubstrat (10) und eine darauf epitaktisch gewachsene Schichtenfolge (7) umfasst, ein Montieren des zumindest einen Halbleiterchips (2) auf die zumindest eine Montagefläche (11) des Trägers (1), wobei der Halbleiterchip (2) beim Montieren auf die Montagefläche (11) im selben Verfahrensschritt elektrisch leitend mit den Kontakten (12, 13) verbunden wird, ein Vereinzeln des Trägers (1) entlang von Vereinzelungslinien (V), wobei eine Vereinzelungslinie (V) durch zumindest eine der Durchkontaktierungen (4) verläuft, so dass nach dem Vereinzeln die Kontakte (12, 13) Kontaktflächen (5) an zumindest einer Seitenfläche (la) des Trägers (1) bilden, wobei die Seitenfläche (la) senkrecht zur Montagefläche (11) des Trägers (1) ist, und eine Montage des Trägers (1) mit den Kontaktflächen (5) auf einer Anschlussplatte (8), wobei die Montagefläche (11) senkrecht zu der Anschlussplatte (8) steht.

Description

Beschreibung
Verfahren zur Herstellung eines optoelektronischen
Bauelements
Die Erfindung betrifft ein Verfahren zur Herstellung eines optoelektronischen Bauelements.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2014 102 292.0, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Bei der Herstellung von optoelektronischen Bauelementen können Halbleiterchips auf einen Träger aufgebracht werden, um eine ausreichende Stabilität des Bauelements zu
gewährleisten. Zur elektrischen Kontaktierung des
Halbleiterchips können Durchkontaktierungen durch den Träger geführt werden, sodass eine elektrische Kontaktierung von der von dem Halbleiterchip abgewandten Seite des Trägers
ermöglicht wird. Bei Trägern, die mit ihrer Seite auf eine Platine montiert werden, um eine seitliche Abstrahlung des Halbleiterchips bezüglich der Platine zu erreichen, ist es schwierig, eine flache Bauform mit einer geringen Höhe über der Platine zu erzielen. Eine flache Bauform zeichnet sich durch eine gute Wärmeableitung vom Halbleiterchip in das Bauteil aus.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines verbesserten optoelektronischen Bauelements anzugeben, bei dem das optoelektronische Bauelement Licht emittiert und besonders flach ausgebildet wird. Diese Aufgabe wird durch ein Verfahren gemäß dem unabhängigen Patentanspruch gelöst. Vorteilhafte Ausgestaltungen und
Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche .
Gemäß zumindest einer Ausführungsform eines Verfahrens zur Herstellung eines optoelektronischen Bauelements umfasst das Verfahren ein Bereitstellen eines Trägers mit zumindest einer Montagefläche .
Bei dem Träger kann es sich vorzugsweise um einen Si-Wafer handeln. Der Träger weist vorteilhaft eine sehr gute
Wärmeleitfähigkeit und mechanische Stabilität auf, wodurch die Lebensdauer und die Zuverlässigkeit des Bauelements gesteigert wird. Mit anderen Worten ist der Träger
selbsttragend und stellt eine stabile Montage- und/oder
Trägergrundlage für einen Halbleiterchip dar.
Vorteilhaft befindet sich an einer Oberseite des Trägers eine Montagefläche, welche für die Montage eines weiteren
Bauelements, beispielsweise eines Halbleiterchips,
eingerichtet ist.
In einem weiteren Schritt umfasst das Verfahren ein Erzeugen von zumindest zwei Durchkontaktierungen in dem Träger mit in den Durchkontaktierungen verlaufenden elektrisch leitenden Kontakten .
In einem Verfahrensschritt werden in den Träger
Durchkontaktierungen, vorzugsweise zumindest zwei
Durchkontaktierungen, in Form von Durchbrüchen durch den
Träger eingebracht. Die Durchbrüche durchdringen den Träger in vertikaler Richtung vollständig. Die Durchbrüche können beispielsweise keilförmig ausgebildet sein, wodurch die Ausnehmung im Träger durch einen Durchbruch auf einer
Trägerseite größer ist als auf der anderen. Weiterhin können die Durchbrüche vorteilhaft jeweils in einem Randbereich des Trägers ausgebildet sein. Die Durchbrüche sind lateral voneinander beabstandet. Die Durchbrüche des Trägers sind ferner lateral beabstandet von einem Montagebereich des Halbleiterchips angeordnet. Die Durchbrüche sind elektrisch voneinander isoliert. Die Durchbrüche sind beispielsweise durch Laserstrahlen, Stanzen, Bohren oder Ätzen des Trägers, vorteilhaft durch ein Nassätzverfahren, hergestellt.
Um den Träger elektrisch zu isolieren wird eine Passivierung umfassend ein Isolatormaterial auf den Träger und innerhalb der Durchkontaktierungen aufgebracht. Somit wird für ein Ausbilden von elektrischen Leiterbahnen und Kontakten auf dem Träger und in den Durchkontaktierungen ein Kurzschluss durch den Träger vermieden.
Über die Durchkontaktierungen ist die Oberseite des Trägers, und somit die Montagefläche von einer der Montagefläche abgewandten Seite des Trägers her elektrisch kontaktierbar, wobei durch jede Durchkontaktierung ein elektrisch leitender Kontakt verläuft. Beispielsweise werden die Kontakte
galvanisch in die mit einem Isolatormaterial überzogenen Durchbrüche eingebracht. Die Kontakte der
Durchkontaktierungen bilden vorteilhaft Kontaktpads auf einer Ober- und einer Unterseite des Trägers.
Durch die Anwendung der Durchkontaktierungen ist es
vorteilhaft möglich den Träger besonders dick auszubilden, wobei sich „dick" auf die Ausdehnung des Trägers in
Längsrichtung der Durchkontaktierungen, d.h. in Richtung senkrecht zur Montagefläche bezieht. In einem weiteren Verfahrensschritt erfolgt ein Bereitstellen zumindest eines Licht emittierenden Halbleiterchips, wobei der Halbleiterchip ein Aufwachssubstrat und eine darauf epitaktisch gewachsene Schichtenfolge umfasst.
Die Halbleiterschichtenfolge enthält eine aktive Schicht. Das Aufwachssubstrat ist vorzugsweise lichtdurchlässig und kann beispielsweise mit Saphir gebildet sein oder aus Saphir bestehen.
Der Halbleiterchip weist vorzugsweise eine einseitige
Kontaktierung auf. Die dem Aufwachssubstrat zugewandte Seite der Halbleiterschichtenfolge weist damit vorteilhaft keinen elektrischen Kontaktbereich auf, sodass durch diese Seite eine effiziente Strahlungsauskopplung erzielt werden kann, wobei vorteilhaft an dieser Seite keine Abschattungs- oder Absorptionseffekte an Kontakten auftreten. Der Halbleiterchip ist bevorzugt eine Leuchtdiode, beispielsweise eine Flip- Chip-LED. Bei einer Flip-Chip-LED ist die elektrische
Kontaktierung des Halbleiterchips insbesondere einseitig ausgebildet .
Gemäß eines weiteren Verfahrensschrittes erfolgt ein
Montieren des zumindest einen Halbleiterchips auf die
zumindest eine Montagefläche des Trägers, wobei der
Halbleiterchip beim Montieren auf die Montagefläche im selben Verfahrensschritt elektrisch leitend mit den Kontakten verbunden wird.
Der wenigstens eine Halbleiterchip wird vorteilhaft auf der Montagefläche des Trägers angeordnet. Der Halbleiterchip wird so angeordnet, dass er von den Durchkontaktierungen in dem Träger beabstandet ist. In Draufsicht auf den Träger gesehen kann der Halbleiterchip beispielsweise in einem Bereich zwischen den Durchkontaktierungen angeordnet sein. Das
Montieren des Halbleiterchips erfolgt vorzugsweise mit einem Übertragungsverfahren, beispielsweise in einem Chip-to-Wafer Prozess .
Die Schichten der Halbleiterschichtenfolge, beispielsweise p- und n-Schichten, können vorteilhaft mittels in die
Halbleiterschichtenfolge hineinreichender Kontakte von einer dem Aufwachssubstrat gegenüberliegenden Seite der
Halbleiterschichtenfolge kontaktiert werden. Die
Kontaktbereiche der Halbleiterschichtenfolge, welche sich vorzugsweise an einer dem Aufwachssubstrat gegenüberliegenden Seite der Halbleiterschichtenfolge befinden, können
vorteilhaft spiegelnd ausgebildet sein. Dadurch wird die Reflexion des emittierten Lichts in Richtung einer
Abstrahlseite der Halbleiterschichtenfolge, weg von den
Kontaktbereichen, erhöht. Auch andere Chipausführungen und Kontaktierungen sind denkbar.
Insbesondere werden Kontaktbereiche des zumindest einen
Halbleiterchips mit den Kontakten der Durchkontaktierungen elektrisch leitenden verbunden. Der Halbleiterchip wird beispielsweise mit Hilfe eines Lotmaterials elektrisch leitend und mechanisch mit einer Montageplatte auf der
Montagefläche des Trägers verbunden. Das Lotmaterial kann beispielsweise Gold (Au) und/oder Zinn (Sn) aufweisen.
Alternativ dazu kann der Halbleiterchip auch mittels
Thermokompression, beispielsweise mit Kupfer-Zinn (Cu-Sn) , oder Kleben mit der Montageplatte verbunden werden. Somit kann vorteilhaft eine thermisch und elektrisch sehr gute Verbindung zwischen Halbleiterchip und Träger erreicht werden .
Zur Kontaktierung des Halbleiterchips kann vorteilhaft der Träger mit elektrisch leitenden Leiterbahnen beschichtet werden. Bei einer vorteilhaft einseitigen Kontaktierung des Halbleiterchips auf dessen dem Träger zugewandten Unterseite können voneinander isolierte Leiterbahnen vom Halbleiterchip zu den Durchkontaktierungen geführt werden. Beim Montieren des Halbleiterchips wird beispielsweise der Halbleiterchip mit den Kontaktbereichen auf den Leiterbahnen aufgesetzt und somit gleichzeitig mit den Kontakten der Durchkontaktierungen verbunden. Grundsätzlich ist auch eine beliebige Anordnung von Leiterbahnen möglich, die am Halbleiterchip für beide Polaritäten einen Kontaktzugang von den Durchkontaktierungen über den Träger ermöglicht.
In einem weiteren Verfahrensschritt erfolgt ein Vereinzeln des Trägers entlang von Vereinzelungslinien, wobei eine
Vereinzelungslinie durch zumindest eine der
Durchkontaktierungen verläuft, so dass nach dem Vereinzeln die Kontakte Kontaktflächen an zumindest einer Seitenfläche des Trägers bilden, wobei die Seitenfläche senkrecht zur Montagefläche des Trägers ist.
Die Vereinzelungslinien, entlang welcher der Träger in
Trägerstücke vereinzelt wird, verlaufen vorteilhaft durch die Durchkontaktierungen, insbesondere verläuft jede
Vereinzelungslinie durch zumindest eine Durchkontaktierung. Die Kontakte verlaufen vorteilhaft so durch die
Durchkontaktierungen, dass die Seitenwände der
Durchkontaktierung zumindest stellenweise von den Kontakten bedeckt werden. Es kann auch ein Kontakt die
Durchkontaktierung vollständig füllen.
Nach dem Vereinzeln bildet der Kontakt vorteilhaft eine
Kontaktfläche an zumindest einem Teilbereich einer
Seitenfläche des Trägers, welche senkrecht zur Montagefläche des Trägers ist. Für den Fall, dass sich innerhalb einer Durchkontaktierung zwei Vereinzelungslinien kreuzen, bildet nach dem Vereinzeln der Kontakt vorteilhaft gleichzeitig Kontaktflächen an zwei Seitenflächen des Trägers, welche senkrecht zur Montagefläche des Trägers sind.
Das Verfahren umfasst weiterhin eine Montage des Trägers mit den Kontaktflächen auf einer Anschlussplatte, wobei die
Montagefläche senkrecht zu der Anschlussplatte steht.
Der vereinzelte Träger mit den Kontaktflächen wird
vorteilhaft mit einer Seitenfläche auf einer Anschlussplatte montiert, wobei nach der Montage die Montagefläche des
Trägers, auf welcher der Halbleiterchip montiert ist, senkrecht zur Anschlussplatte steht. Mit anderen Worten kann somit eine Lichtemission seitlich zur vertikalen Richtung auf die Anschlussplatte realisiert werden. Die Seitenfläche des Trägers liegt dabei vorteilhafterweise in ihrer gesamten Fläche auf der Anschlussplatte auf.
Gemäß einer Ausführungsform des Verfahrens wird der
Halbleiterchip so auf dem Träger angeordnet, dass sich das Aufwachssubstrat an einer dem Träger abgewandten Seite des Halbleiterchips befindet.
Das Montieren des Halbleiterchips erfolgt vorzugsweise mit einem Übertragungsverfahren, beispielsweise in einem Chip-to- Wafer Prozess, wobei die Halbleiterschichtenfolge mit der dem Aufwachssubstrat abgewandten Seite auf der Montagefläche des Trägers angeordnet wird. Durch das Übertragungsverfahren kann der Halbleiterchip sehr genau auf der Montagefläche und dem Träger positioniert werden. Der Halbleiterchip wird
gleichzeitig während des Montierens elektrisch mit den
Leiterbahnen auf dem Träger kontaktiert. Mit anderen Worten handelt es sich bei dem Montieren und Kontaktieren des
Halbleiterchips um einen einzigen Prozessschritt. Die
erzeugte elektromagnetische Strahlung, beziehungsweise das Licht, kann durch eine der Halbleiterschichtenfolge
abgewandte Oberseite des vorteilhaft lichtdurchlässigen
Aufwachssubstrats und durch dessen Seitenflächen austreten. Bei dem optoelektronischen Halbleiterchip handelt es sich dann um einen sogenannten Volumenemitter. Vorteilhaft weist die Halbleiterschichtenfolge keinen dem Aufwachssubstrat zugewandten elektrischen Kontaktbereich auf. So kann durch das Aufwachssubstrat eine effiziente Strahlungsauskopplung erzielt werden, wobei vorteilhaft keine Abschattungs- oder Absorptionseffekte an der dem Aufwachssubstrat zugewandten Seite der Halbleiterschichtenfolge auftreten.
Gemäß einer Ausführungsform des Verfahrens befinden sich nach dem Vereinzeln die Kontaktflächen auf zumindest einer gemeinsamen Seitenfläche des Trägers, wobei die
Kontaktflächen elektrisch isoliert voneinander sind.
Der vereinzelte Träger wird mit den Kontaktflächen, welche sich vorteilhaft an derselben Seitenfläche des Trägers befinden, mit dieser Seitenfläche auf einer Anschlussplatte, vorteilhaft auf einer Platine montiert, wobei nach der
Montage die Montagefläche des Trägers, auf welcher der
Halbleiterchip montiert ist, senkrecht zur Anschlussplatte steht. Dabei sind die Kontaktflächen vorteilhaft der
Anschlussplatte zugewandt und mittels beispielsweise
Lötverbindungen mit der Anschlussplatte und/oder Leiterbahnen auf der Anschlussplatte elektrisch kontaktiert und mechanisch fixiert. Somit ist eine Möglichkeit gegeben, den auf dem Träger montierten zumindest einen Halbleiterchip über nur eine Seitenfläche des Trägers an einer auf der
Anschlussplatte aufliegenden Seite elektrisch zu
kontaktieren .
Gemäß einer Ausführungsform des Verfahrens wird das
Aufwachssubstrat nach dem Montieren des Halbleiterchips auf dem Träger vom Halbleiterchip entfernt. Das Aufwachssubstrat dient der mechanischen Stabilisierung des Halbleiterchips bis zur Montage des Halbleiterchips auf dem Träger. Nach der Montage ist eine mechanische
Stabilisierung des Halbleiterchips auf Grund der soliden Struktur des Trägers nicht mehr erforderlich, so dass das Aufwachssubstrat entfernt werden kann. Das Entfernen des Aufwachssubstrats kann beispielsweise mechanisch, etwa mittels Schleifens und/oder chemisch, beispielsweise mittels nasschemischen oder trockenchemischen Ätzens und/oder mittels Strahlung, insbesondere Laserstrahlung, erfolgen. Der
Halbleiterchip, von dem das Aufwachssubstrat entfernt wird, ist vorzugsweise ein Oberflächenemitter.
Gemäß einer Ausführungsform des Verfahrens werden zum
Montieren des Halbleiterchips Montagekontakte auf der
Unterseite des Halbleiterchips aufgebracht.
Mittels der Montagekontakte kann vorteilhaft eine elektrische und mechanische Verbindung zwischen der Unterseite des Halbleiterchips und der Montagefläche und/oder auf der
Montagefläche verlaufenden Leiterbahnen erzeugt werden.
Gemäß einer Ausführungsform des Verfahrens wird einer der Montagekontakte als Kontaktstift ausgebildet, welcher in einer Aussparung eines anderen Montagekontakts angeordnet ist .
Ein solcher Kontaktstift bietet die Möglichkeit ein auf der Montagefläche aufgesetztes Bauelement, beispielsweise einen Halbleiterchip, von seiner der Montagefläche zugewandten Seite elektrisch leitend zu kontaktieren. Dazu wird der
Kontaktstift vorteilhaft isoliert von den übrigen
Montagekontakten ausgebildet und elektrisch leitend mit
Leiterbahnen kontaktiert, welche elektrisch isoliert, beispielsweise unterhalb der Montagefläche, zur Position des Kontaktstiftes verlaufen. Vorteilhaft kann dadurch auf die Kontaktierung des Halbleiterchips über nicht im Träger integrierte Zuleitungen, beispielsweise Bonddrähte,
verzichtet werden. Somit kann eine planare Kontaktierung des Halbleiterchips erzielt werden.
Gemäß einer Ausführungsform des Verfahrens wird zumindest eine ESD-Schutzdiode in den Träger integriert.
Mittels der Schutzdiode ist der Halbleiterchip vor einer elektrostatischen Entladung geschützt. Eine, beispielsweise aufgrund elektrostatischer Aufladung entstehende, elektrische Spannung kann über die Schutzdiode abfließen. Eine Schädigung des Halbleiterchips wird somit vermieden. Die Schutzdiode ist von dem Träger elektrisch isoliert. Die Schutzdiode kann beispielsweise in den Träger planar integriert sein. Gemäß einer Ausführungsform des Verfahrens weist der
vereinzelte Träger nach der Montage auf der Anschlussplatte eine Höhe von 200 ym bis 400 ym senkrecht über der
Anschlussplatte auf.
Der vereinzelte Träger ist vorteilhaft besonders flach ausgebildet, wobei „flach" eine geringe Höhe in Richtung senkrecht auf eine Oberfläche der Anschlussplatte und eine zur Höhe verhältnismäßig große laterale Ausdehnung (Breite, Länge) des vereinzelten Trägers beschreibt. Insbesondere beträgt nach der Montage die Höhe des vereinzelten Trägers 200 ym bis 400 ym senkrecht über der Anschlussplatte.
Weiterhin beträgt die Breite des vereinzelten Trägers vorzugsweise höchstens 400 ym und die Länge des vereinzelten Trägers vorzugsweise 1600 ym bis 2000 ym. Durch die flache Ausführung des Trägers ist vorteilhaft eine gute
Wärmeanbindung des Halbleiterchips an die Anschlussplatte gewährleistet . Gemäß einer Ausführungsform des Verfahrens weist
der Träger zumindest eine Kavität auf, innerhalb welcher sich die Montagefläche befindet.
In einem Verfahrensschritt kann vorteilhaft zumindest eine Kavität auf einer Oberseite des Trägers ausgebildet werden, wobei sich die zumindest eine Montagefläche für einen oder mehrere Halbleiterchips innerhalb der Kavität befindet. Die Durchkontaktierungen befinden sich außerhalb der Kavität. Beispielsweise kann die Kavität mittels einer KOH-Ätzung in den Träger eingebracht werden. Folglich kann der zumindest eine Halbleiterchip innerhalb der Kavität mit den bereits beschriebenen Verfahren montiert werden. Dazu werden
Leiterbahnen über die Innenwände der Kavität zur Montagefläche geführt. Die Kavität kann vorteilhaft
verspiegelte Innenwände oder verspiegelte Leiterbahnen aufweisen, wodurch die Lichtabstrahlung in die Richtung der Öffnung der Kavität verstärkt wird.
Gemäß einer Ausführungsform des Verfahrens wird der
Halbleiterchip innerhalb der Kavität mit einem Verguss vergossen . Bei dem Vergussmaterial handelt es sich dabei beispielsweise um ein Silikonmaterial. Der Halbleiterchip kann dabei beispielsweise planar vergossen werden, so dass der Verguss mit der Oberseite des Halbleiterchips eine planare Oberfläche bildet und mit den Halbleiterchip vorteilhaft bündig
abschließt. Durch die flache Ausgestaltung des
Halbleiterchips ist ein planares Vergießen des
Halbleiterchips vorteilhaft vereinfacht. Dabei kann eine Vergussdicke von beispielsweise 40 ym realisiert werden.
Alternativ dazu ist es möglich, dass der Verguss den
Halbleiterchip überdeckt oder diesen nur teilweise umgibt.
Gemäß einer Ausführungsform des Verfahrens umfasst der
Verguss Ti02. Bei einer Ausgestaltung ist der Verguss ein reflektierender Verguss. Der reflektierende Verguss intensiviert die
Abstrahlung in Richtung der Kavitätsöffnung, und deckt vorteilhaft absorbierende Strukturen auf dem Träger innerhalb der Kavität ab.
Gemäß einer Ausführungsform des Verfahrens umfasst das
Aufwachssubstrat Saphir. Gemäß einer Ausführungsform des Verfahrens wird der
Halbleiterchip mit einem Konverterelement abgedeckt.
Auf den Halbleiterchip kann vorteilhaft ein Konverterelement aufgebracht werden, welches den Halbleiterchip zumindest teilweise abdeckt. Ebenso kann vorteilhaft auch ein Verguss bei einem Vergießen des Halbleiterchips in einer Kavität zumindest ein Konvertermaterial umfassen. Das
Konverterelement ist dazu ausgebildet, die vom Halbleiterchi; emittierte Strahlung teilweise oder vollständig in zumindest eine weitere Strahlung mit einer von der vom Halbleiterchip emittierten Strahlung unterschiedlichen Wellenlänge zu konvertieren. Das Konvertermaterial umfasst vorteilhaft eine Keramik .
Gemäß einer Ausführungsform des Verfahrens wird das
Konverterelement durch Aufsprühen auf den Halbleiterchip aufgebracht .
Das Aufsprühen des Konverterelements erfolgt beispielsweise mittels Spray-coating-Techniken . Durch das Aufsprühen ist es vorteilhaft erleichtert, Konvertermaterial auf Seitenflächen des Halbleiterchips aufzubringen.
Weitere Vorteile, vorteilhafte Ausführungsformen und
Weiterbildungen ergeben sich aus den im Folgenden in
Verbindung mit den Figuren beschriebenen
Ausführungsbeispielen .
Die Figur 1 zeigt schematisch einen Teilabschnitt eines Trägers in einer Seitenansicht und einer Draufsicht nach einem Verfahrensschritt zur Erzeugung von
Durchkontaktierungen . Die Figur 2 zeigt schematisch einen Teilabschnitt eines
Trägers in einer Draufsicht nach einem weiteren
Verfahrensschritt zur Ausbildung von Leiterbahnen.
Die Figur 3 zeigt die Draufsicht auf den Träger aus Figur 2 nach einem weiteren Verfahrensbeispiel zur Ausbildung von Leiterbahnen . Die Figur 4 zeigt schematisch einen Teilabschnitt eines
Trägers in einer Draufsicht und einer Seitenansicht nach einem weiteren Verfahrensschritt zur Ausbildung von
Leiterbahnen und einer Montageplatte. Die Figur 5 zeigt schematisch einen Teilabschnitt des Trägers aus Figur 4 in einer Seitenansicht nach einem weiteren
Verfahrensschritt zur Montage eines Halbleiterchips auf dem Träger . Die Figur 6 zeigt schematisch einen Teilabschnitt des Trägers aus Figur 5 in einer Seitenansicht nach einem weiteren
Verfahrensbeispiel .
Die Figur 7 zeigt schematisch einen Teilabschnitt des Trägers aus Figur 5 oder Figur 6 in einer Seitenansicht und einer Draufsicht nach einem weiteren Verfahrensschritt zum
Vereinzeln des Trägers.
Die Figur 8 zeigt schematisch einen vereinzelten Träger aus Figur 7 nach einem weiteren Verfahrensschritt zur Montage auf einer Anschlussplatte. Gleiche oder gleichwirkende Elemente sind in den Figuren jeweils mit den gleichen Bezugszeichen versehen. Die in den Figuren dargestellten Bestandteile sowie die
Größenverhältnisse der Bestandteile untereinander sind nicht als maßstabsgerecht anzusehen.
Die Figur 1 zeigt schematisch einen Teilabschnitt eines Trägers 1 in einer Seitenansicht (oben) und in einer
Draufsicht (unten) . In einem Verfahrensschritt werden
Durchkontaktierungen 4 in den Träger 1 in Form von
Durchbrüchen durch den Träger eingebracht. Die Durchbrüche durchdringen den Träger in vertikaler Richtung vollständig und sind keilförmig ausgebildet, wobei die Ausnehmung im Träger durch den Durchbruch an der Oberseite des Trägers kleiner ist als an der Unterseite des Trägers 1. Die
Durchkontaktierungen 4 sind lateral voneinander beabstandet. Die Durchbrüche sind beispielsweise durch Laserstrahlen, Stanzen, Bohren oder Ätzen des Trägers, vorteilhaft durch ein Nassätzverfahren, hergestellt.
Der Träger 1 wird weiterhin elektrisch isoliert, wobei eine Passivierung lb umfassend ein Isolatormaterial auf den Träger 1 und innerhalb der Durchkontaktierungen 4 aufgebracht wird. Somit sind auch die Durchkontaktierungen 4 elektrisch vom Träger 1 isoliert.
In die Durchkontaktierungen 4 werden nach dem Isolieren des Trägers 1 die Kontakte 12, 13 galvanisch in die mit einer Passivierung lb überzogenen Durchbrüche eingebracht. Die Kontakte 12, 13 bilden vorteilhaft Kontaktpads auf einer Ober- und einer Unterseite des Trägers. Die Figur 2 zeigt schematisch einen Teilabschnitt eines Trägers 1 in einer Draufsicht. Montageflächen 11 auf dem Träger 1 werden mittels Leiterbahnen IIb auf dem Träger 1 mit den Kontakten 12, 13 der Durchkontaktierungen 4 verbunden. Die Leiterbahnen IIb verbinden jeweils eine Montagefläche 11 mit den zwei anliegenden Durchkontaktierungen 4 entlang einer Umverdrahtungsebene A. Die Leiterbahnen IIb umfassen
beispielsweise TiPtAu. Eine teilweise über die Montagefläche 11 flächig aufgebrachte Leiterbahn IIb weist eine Aussparung C auf, in welche eine weitere Leiterbahn IIb von einer anderen Durchkontaktierung 4 aus hineinreicht, wobei sich die Leiterbahnen IIb im Bereich der Montagefläche 11 nicht berühren und elektrisch isoliert voneinander sind.
Grundsätzlich ist auch eine beliebige Anordnung von
Leiterbahnen IIb möglich, die für beide Polaritäten einen Kontaktzugang an der Montagefläche 11 über den Träger
ermöglicht. Eine der Leiterbahnen IIb wird dabei mit einer Polarität mit einem Kontakt 12, 13 und die andere Leiterbahn IIb mit einem Kontakt 12, 13 einer anderen Polarität
verbunden. Die Durchkontaktierungen 4 mit den Kontakten 12,
13 sind randseitig im Träger 1 angeordnet, mit anderen Worten reichen im Bereich der Durchkontaktierungen 4 die Kontakte 12, 13 bis an die gleiche Seitenfläche des Trägers 1.
Vorteilhaft kann auf der Montagefläche 11 ein Bauelement, beispielsweise ein Halbleiterchip, montiert werden, wobei vorzugsweise das zu montierende Bauelement elektrische
Kontakte an Position der Aussparung C und der davon
isolierten Leiterbahn IIb aufweist. Die Figur 3 zeigt einen Teilabschnitt eines Trägers 1 in einer Draufsicht gemäß Figur 2, wobei auf die in die
Aussparungen C hineinreichenden Leiterbahnen IIb jeweils eine Isolierung 14 aufgebracht worden ist. Die Isolierung 14 überdeckt dabei die Leiterbahn IIb an der Aussparung C in einem Bereich, in dem sich die Leiterbahnen IIb umschließen. In der Isolierung 14 ist eine Ausnehmung 14a in Form eines Lochs ausgebildet. Die Isolierung 14 umfasst beispielsweise SiN. Diese Ausnehmung 14a bietet die Möglichkeit ein auf der Montagefläche 11 aufgesetztes Bauelement, beispielsweise einen Halbleiterchip, mit einer Leiterbahn IIb unterhalb der Isolierung 14 zu kontaktieren. Die Figur 4 zeigt einen Teilabschnitt eines Trägers 1 in einer Draufsicht (unten) gemäß Figur 3 und in einer
Seitenansicht (oben) . Auf die Montageflächen 11 und die
Leiterbahnen IIb wird jeweils eine Montageplatte IIa
aufgebracht, auf welcher ein weiteres Bauelement,
beispielsweise ein Halbleiterchip, montiert und kontaktiert werden kann. Die Montageplatte IIa überdeckt dabei die im Bereich der Montagefläche 11 befindliche Isolierung 14 über der Aussparung der Leiterbahn IIb. Die Montageplatte IIa weist weiterhin eine Ausnehmung 14a analog zur Isolierung 14 an gleicher Position auf, wobei ein Kontaktstift 14b durch ein Loch in der Isolierung 14 zur Leiterbahn IIb geführt wird, und somit mit einem Kontakt 12, 13 der
Durchkontaktierung 4 verbunden ist. Der Kontaktstift 14b steht dabei nicht in direktem Kontakt mit dem Rest der
Montageplatte IIa. Der übrige Bereich der Montageplatte IIa steht in elektrischen und mechanischen Kontakt mit einer Leiterbahn IIb, welche mit einem Kontakt 12, 13 einer anderen Durchkontaktierung 4 verbunden ist. Dadurch ist vorteilhaft eine planare Kontaktierung erzielt. Die Montageplatte IIa umfasst beispielsweise Au oder AuSn. Weiterhin ist
vorteilhaft eine ESD-Schutzdiode 40 mit den Leiterbahnen IIb und somit mit den Kontakten 12, 13 verbunden. Die ESD- Schutzdiode ist dabei planar auf dem Träger 1 aufgebracht oder in den Träger integriert und antiparallel mit der
Polarität der Kontaktierung der Montageplatte IIa und des Kontaktstiftes 14b verschaltet. Ferner weist die ESD- Schutzdiode ebenfalls eine geringe Dicke auf, sodass ein besonders dünnes Halbleiterbauteil erzeugt werden kann.
Die Figur 5 zeigt einen Teilabschnitt eines Trägers 1 gemäß Figur 4 in einer Seitenansicht, wobei jeweils ein
Halbleiterchip 2 auf eine der Montageplatten IIa montiert wird. Die Montageplatte IIa befindet sich zwischen dem
Halbleiterchip 2 und den Leiterbahnen IIb. Es wird ein
Halbleiterchip 2 vorteilhaft als ein Aufwachssubstrat 10 mit einer darauf epitaktisch gewachsenen Halbleiterschichtenfolge 7 bereitgestellt, welche eine aktive Schicht umfasst. Das Aufwachssubstrat 10 kann nach dem Montieren des
Halbleiterchips 2 von der Halbleiterschichtenfolge 7 abgelöst werden und ist im äußerst linken Halbleiterchip der Figur 5 nicht mehr dargestellt. Das Montieren des Halbleiterchips erfolgt vorzugsweise mit einem Übertragungsverfahren, beispielsweise in einem Chip-to-Wafer Prozess, wobei der
Halbleiterchip 2 mit einer dem Aufwachssubstrat abgewandten Seite auf der Montageplatte IIa montiert wird. Durch das Übertragungsverfahren kann der Halbleiterchip sehr genau auf der Montageplatte IIa und dem Träger positioniert werden. Der Halbleiterchip weist eine einseitige Kontaktierung auf, welche der Montageplatte IIa zugewandt ist. Die der
Montageplatte IIa abgewandte Seite der
Halbleiterschichtenfolge 7 weist damit vorteilhaft keinen elektrischen Kontaktbereich auf, sodass durch diese Seite eine effiziente Strahlungsauskopplung erzielt werden kann.
Der Halbleiterchip ist beispielsweise eine Flip-Chip-LED. Die Halbleiterschichtenfolge 7 wird gleichzeitig während des Montierens elektrisch mit den Leiterbahnen IIb auf dem Träger kontaktiert .
Die Schichten der Halbleiterschichtenfolge 7, beispielsweise p- und n-Schichten, werden mittels in die
Halbleiterschichtenfolge hineinreichender Kontakte
kontaktiert. Die Kontaktbereiche an der Unterseite der
Halbleiterschichtenfolge können vorteilhaft spiegelnd
ausgebildet sein. Dadurch wird die Reflexion des emittierten Lichts weg von den Kontaktbereichen erhöht.
Die Kontaktbereiche des Halbleiterchips 2 werden
beispielsweise mit Hilfe eines Lotmaterials elektrisch leitend und mechanisch mit der Montageplatte IIa und dem Kontaktstift 14b verbunden. Dazu werden beispielsweise weitere Montagekontakte 16 umfassend Au auf der Unterseite der Halbleiterschichtenfolge 7 aufgebracht. Die
Montagekontakte 16 entsprechen in ihrer Form dabei genau der Form der Montageplatte IIa. So wird einer der Montagekontakte 16 ebenfalls als Kontaktstift ausgebildet und mit dem
Kontaktstift 14b der Montageplatte IIa verbunden. Das
Lotmaterial kann beispielsweise Gold (Au) und/oder Zinn (Sn) aufweisen. Die Montagekontakte 16 können auch mittels
Thermokompression, beispielsweise mit Kupfer-Zinn (Cu-Sn) , mit der Montageplatte IIa verbunden werden. Somit kann vorteilhaft eine thermisch, mechanisch und elektrisch sehr gute Verbindung zwischen Halbleiterchip und Montageplatte IIa erreicht werden. Auf den Halbleiterchip 2 kann ein Konverterelement 20 aufgebracht werden, wie im äußerst linken Halbleiterchip der Figur 5 gezeigt, welches den Halbleiterchip abdeckt. Das Konverterelement ist dazu ausgebildet, die vom Halbleiterchip emittierte Strahlung teilweise oder vollständig in zumindest eine weitere Strahlung mit einer von der vom Halbleiterchip emittierten Strahlung unterschiedlichen Wellenlänge zu konvertieren. Das Konvertermaterial umfasst vorteilhaft eine Keramik. Das Konverterelement 20 wird beispielsweise durch Aufsprühen auf den Halbleiterchip 2 aufgebracht. Der
Halbleiterchip mit dem Konverterelement 20 kann als
Oberflächen- oder Volumenemitter ausgebildet sein. Vor allem ist es durch das Aufsprühen erleichtert, das
Konvertermaterial auf Seitenflächen des Halbleiterchips aufzubringen .
Die Figur 6 zeigt einen Teilabschnitt eines Trägers 1 in einer Seitenansicht gemäß Figur 5. In einem zusätzlichen Verfahrensschritt sind Kavitäten 3 in den Träger 1 mittels beispielsweise KOH-Ätzung eingebracht worden. In den
Kavitäten 3 befinden sich die Montageflächen und die
Halbleiterchips 2. Die Kavitäten 3 können mit verspiegelten Innenwänden ausgebildet werden, um die Abstrahleffizienz in Richtung senkrecht weg von der Montagefläche zu erhöhen. Die Leiterbahnen I Ib verlaufen über die Innenwände der Kavitäten 3 zu den Kontakten 12, 13.
Innerhalb der Kavitäten 3 werden die Halbleiterchips 2 mit einem Verguss 30 vergossen. Der Verguss 30 füllt dabei beispielsweise die Kavität 3 bis zu einer Unterseite des Konverterelements 20 auf. Somit werden Licht absorbierende Strukturen am Halbleiterchip 2 und am Boden der Kavität 3, beispielsweise die Leiterbahnen I Ib , von dem Verguss 30 bedeckt. Im Falle eines Halbleiterchips 2 in Form eines Volumenemitters wird vom Konverterelement 20 seitlich abgestrahltes Licht durch die verspiegelten Innenwände der Kavität 3 in die Richtung der Öffnung der Kavität 3
reflektiert .
Alternativ dazu ist auch ein oberflächenemittierendes
Konverterelement 20 mit einem Verguss denkbar, wobei der Verguss planar mit der Oberseite des Konverterelements 20 abschließt. Der Verguss 30 ist beispielsweise reflektierend ausgebildet und umfasst vorzugsweise i02- Durch einen planaren Verguss kann vorteilhaft verhindert werden, dass unkonvertierte Strahlung aus den Seitenflächen des
Halbleiterchips ausgekoppelt wird und mit der konvertierten Strahlung störend vermischt wird. Durch die flache
Ausgestaltung des Halbleiterchips ist ein planares Vergießen des Halbleiterchips vorteilhaft vereinfacht. Dabei kann eine Vergussdicke von beispielsweise 40 ym realisiert werden.
Die Figur 7 zeigt einen Teilabschnitt eines Trägers 1 in einer Draufsicht (oben) und einen vereinzelten Träger in einer Seitenansicht (unten) . In einem Verfahrensschritt erfolgt ein Vereinzeln des Trägers 1 entlang von
Vereinzelungslinien V, wobei eine Vereinzelungslinie V durch eine der Durchkontaktierungen 4 verläuft, so dass nach dem Vereinzeln die Kontakte 12, 13 Kontaktflächen 5 an der gleichen Seitenfläche la des Trägers 1 bilden, wobei die Seitenfläche la senkrecht zur Montagefläche des Trägers ist. In der Draufsicht (oben) ist die Kavität 3 mit dem Verguss 30 vergossen. Die Konturen der Innenwände der Kavität sind mit gestrichelten Linien dargestellt. Die Figur 8 zeigt ein optoelektronisches Bauelement 100 nach der Montage des vereinzelten Trägers 1 mit der Seite la auf einer Anschlussplatte 8, wobei die Montagefläche auf dem Träger und der Halbleiterchip 2 senkrecht zur Anschlussplatte 8 stehen. Somit ist eine seitliche Abstrahlung bezüglich der Anschlussplatte 8 ermöglicht.
Dabei sind die Kontaktflächen des Trägers der Anschlussplatte 8 zugewandt und mittels beispielsweise Lötverbindungen mit der Anschlussplatte 8 elektrisch kontaktiert und mechanisch fixiert .
Der vereinzelte Träger ist vorteilhaft besonders flach ausgebildet, wobei „flach" eine geringe Höhe h in Richtung senkrecht auf eine Oberfläche der Anschlussplatte und eine zur Höhe verhältnismäßig große laterale Ausdehnung (Breite B, Länge L) des vereinzelten Trägers beschreibt. Insbesondere beträgt nach der Montage die Höhe h des vereinzelten Trägers 200 ym bis 400 ym senkrecht über der Anschlussplatte.
Weiterhin beträgt die Breite B des vereinzelten Trägers 1 vorzugsweise höchstens 400 ym und die Länge L des
vereinzelten Trägers vorzugsweise 1600 ym bis 2000 ym. Durch die flache Ausführung des Trägers ist vorteilhaft eine gute Wärmeanbindung des Halbleiterchips an die Anschlussplatte 8 gewährleistet. Der Träger 1 kann gemäß des Verfahrens mit oder ohne Kavitäten ausgebildet sein. Weiterhin kann eine ESD-Schutzdiode 40 in den Träger 1 integriert sein. Die
Schutzdiode 40 ist dabei von dem Träger 1 elektrisch isoliert und kann beispielsweise in den Träger planar integriert sein. Der vereinzelte Träger wird beim Vereinzeln vorteilhaft prismatisch ausgebildet. So ergeben sich rechteckige Formen und insbesondere eine ebene Auflagefläche, welche ein
Verkippen des vereinzelten Trägers auf der Anschlussplatte verhindern. So kann beispielsweise eine schiefe Anordnung des vereinzelten Trägers und eine Abstrahlung in eine nicht parallel zur Anschlussplatte verlaufenden Richtung vermieden werden . Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen i den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Patentansprüche
Verfahren zur Herstellung eines optoelektronischen Bauelements (100), umfassend:
- Bereitstellen eines Trägers (1) mit zumindest einer Montagefläche (11),
- Erzeugen von zumindest zwei Durchkontaktierungen (4) in dem Träger (1) mit in den Durchkontaktierungen (4) verlaufenden elektrisch leitenden Kontakten (12, 13),
- Bereitstellen zumindest eines Licht emittierenden
Halbleiterchips (2), wobei der Halbleiterchip (2) ein Aufwachssubstrat (10) und eine darauf epitaktisch gewachsene Schichtenfolge (7) umfasst,
- Montieren des zumindest einen Halbleiterchips (2) auf die zumindest eine Montagefläche (11) des Trägers (1), wobei der Halbleiterchip (2) beim Montieren auf die Montagefläche (11) im selben Verfahrensschritt elektrisch leitend mit den Kontakten (12, 13) verbunden wird,
- Vereinzeln des Trägers (1) entlang von
Vereinzelungslinien (V) , wobei eine
Vereinzelungslinie (V) durch zumindest eine der Durchkontaktierungen (4) verläuft, so dass nach dem Vereinzeln die Kontakte (12, 13) Kontaktflächen (5) an zumindest einer Seitenfläche (la) des Trägers (1) bilden, wobei die Seitenfläche (la) senkrecht zur Montagefläche (11) des Trägers (1) ist, und
- Montage des Trägers (1) mit den Kontaktflächen (5) auf einer Anschlussplatte (8), wobei die
Montagefläche (11) senkrecht zu der Anschlussplatte (8) steht. Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) nach Anspruch 1,
bei dem der Halbleiterchip (2) so auf dem Träger (1) angeordnet wird, dass sich das Aufwachssubstrat (10) an einer dem Träger (1) abgewandten Seite des
Halbleiterchips (2) befindet.
Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) nach einem der vorhergehenden
Ansprüche,
bei dem sich nach dem Vereinzeln die Kontaktflächen (5) auf zumindest einer gemeinsamen Seitenfläche (la) des Trägers befinden, wobei die Kontaktflächen (5)
elektrisch isoliert voneinander sind.
Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) nach einem der vorhergehenden
Ansprüche,
bei dem das Aufwachssubstrat (10) nach dem Montieren des Halbleiterchips (2) auf dem Träger (1) vom
Halbleiterchip (2) entfernt wird.
Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) nach einem der vorhergehenden
Ansprüche,
bei dem zum Montieren des Halbleiterchips (2)
Montagekontakte (16) auf der Unterseite des
Halbleiterchips (2) aufgebracht werden.
Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) nach Anspruch 5,
bei dem einer der Montagekontakte (16) als Kontaktstift (14b), welcher in einer Aussparung (14a) eines anderen Montagekontakts (16) angeordnet ist, ausgebildet wird.
7. Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) nach einem der vorhergehenden
Ansprüche,
bei dem zumindest eine ESD-Schutzdiode (40) in den
Träger (1) integriert wird.
8. Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) nach einem der vorhergehenden
Ansprüche,
bei dem der vereinzelte Träger (1) nach der Montage auf der Anschlussplatte (8) eine Höhe (h) von 200 ym bis 400 ym senkrecht über der Anschlussplatte (8) aufweist.
9. Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) nach einem der vorhergehenden
Ansprüche,
bei dem der Träger (1) zumindest eine Kavität (3) aufweist, innerhalb welcher sich die Montagefläche (11) befindet .
10. Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) nach Anspruch 9,
bei dem der Halbleiterchip (2) innerhalb der Kavität (3) mit einem Verguss (30) vergossen wird.
11. Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) nach Anspruch 10,
bei dem der Verguss (30) T1O2 umfasst.
12. Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) nach einem der vorhergehenden Ansprüche,
bei dem das Aufwachssubstrat (10) Saphir umfasst.
Verfahren zur Herstellung eines optoelektronischen Bauelements (100) nach einem der vorhergehenden
Ansprüche,
bei dem der Halbleiterchip (2) mit einem
Konverterelement (20) abgedeckt wird.
Verfahren zur Herstellung eines optoelektronischen Bauelements (100) nach Anspruch 13,
bei dem das Konverterelement (20) durch Aufsprühen auf den Halbleiterchip (2) aufgebracht wird.
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