WO2010136326A1 - Oberflächenmontierbarer optoelektronischer halbleiterchip und verfahren zur herstellung eines oberflächenmontierbaren optoelektronischen halbleiterchips - Google Patents

Oberflächenmontierbarer optoelektronischer halbleiterchip und verfahren zur herstellung eines oberflächenmontierbaren optoelektronischen halbleiterchips Download PDF

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WO2010136326A1
WO2010136326A1 PCT/EP2010/056366 EP2010056366W WO2010136326A1 WO 2010136326 A1 WO2010136326 A1 WO 2010136326A1 EP 2010056366 W EP2010056366 W EP 2010056366W WO 2010136326 A1 WO2010136326 A1 WO 2010136326A1
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layer
carrier
semiconductor chip
connection
layer sequence
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PCT/EP2010/056366
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Lutz Höppel
Jürgen Moosburger
Norwin Von Malm
Patrick Rode
Stefan Illek
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Osram Opto Semiconductors Gmbh
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    • H01L33/0093—Wafer bonding; Removal of the growth substrate

Definitions

  • a surface-mountable optoelectronic semiconductor chip is specified.
  • a method for producing a surface-mountable optoelectronic semiconductor chip is specified.
  • the document DE 10 2007 022 947 A1 relates to an optoelectronic semiconductor body and a method for producing such a semiconductor body.
  • the document DE 10 2007 019 776 A1 relates to an optoelectronic component and a method for
  • An object to be solved is to specify an optoelectronic semiconductor chip which is particularly resistant to aging. Another object to be solved is to specify a production method for a particularly aging-resistant optoelectronic semiconductor chip.
  • the optoelectronic semiconductor chip it is surface mountable.
  • Surface mountable means in particular that the semiconductor chip via a so-called surface mount Technology, in short SMT, for example, can be attached to a surface of an external carrier via a solder.
  • the optoelectronic semiconductor chip is adapted to withstand the thermal loads occurring in an SMT soldering, so in particular short-term temperature effect up to about 280 ° C, unscathed.
  • the latter comprises a carrier with a first electrical through-connection and a second electrical through-connection through the carrier.
  • the carrier is preferably mechanically stable and designed to be self-supporting. In other words, the carrier is adapted to the entire optoelectronic
  • Mechanically stable means, for example, that the carrier has such a high stability that the semiconductor chip can be handled by means of tweezers or vacuum cups, for example. That the carrier is mechanically stable can also mean that the
  • Tragers preferably at least 100 .mu.m, in particular at least 150 microns.
  • a thickness of the carrier is between 0.05 times and 0.4 times a mean edge length of the semiconductor chip.
  • the entire optoelectronic semiconductor chip is designed to be mechanically stable by the carrier, so that the semiconductor chip can be handled, for example, by means of a machine, for example in the context of an SMT solder, and / or that on the semiconductor chip a Linsenkorper can be placed without causing damage to the semiconductor chip.
  • the plated-through holes extend through the carrier preferably means that a carrier upper side is electrically connected to the carrier underside opposite the carrier upper side via the plated-through holes.
  • the vias are not electrically connected to each other via the carrier.
  • the carrier is electrically conductive
  • the plated-through holes preferably comprise a jacket-like electrical insulation which electrically insulates the electrically conductive through-contacts from the electrically conductive carrier.
  • the vias may thus be surrounded by an electrically insulating Mate ⁇ al Anlagen so that a material of the via is not in direct contact with a material of a substrate of the carrier.
  • this comprises one or more
  • Semiconductor layer sequences wherein the at least one semiconductor layer sequence includes at least one active layer.
  • the semiconductor layer sequence is set up to emit electromagnetic radiation during operation of the optoelectronic semiconductor chip.
  • the latter has a first electrical connection layer and a second electrical connection layer.
  • the connection layers are in each case at least partially between the semiconductor layer sequence and the carrier. In other words, the connection layers extend along the carrier top side.
  • both electrical connection layers are at least 50%, in particular at least 75% of the semiconductor layer sequence covered.
  • connection layers overlap laterally and are electrically insulated from one another by a separation layer.
  • Lateral overlap may mean that, for example, the second connection layer of the first connection layer is at least 50%, preferably at least 80% covered.
  • a part of the second extends
  • the second electrical connection layer has, for example, a protrusion which extends in a direction away from the carrier upper side through the first electrical connection layer and through the active layer of the semiconductor layer sequence.
  • the elevation of the second connection layer which extends away from the support and which, for example, is shaped like a truncated cone, preferably does not completely penetrate the semiconductor layer sequence.
  • the second connection layer penetrates the semiconductor layer sequence at most 60%, in particular at most 40%.
  • the semiconductor chip comprises a plurality of openings, for example at least 4
  • Breakthroughs in particular at least 12 breakthroughs, for example between 25 and 50 breakthroughs.
  • the Breakthroughs preferably taper in a direction away from the carrier.
  • the latter has at least one electrically conductive adhesion-promoting layer which extends at least in places between the carrier and the connection layers.
  • the adhesion-promoting layer is preferably designed with a metal or consists of at least one metal or of at least one metal alloy.
  • the carrier is preferably electrically and mechanically connected to the connection layers via the at least one adhesion-promoting layer and also to the semiconductor layer sequence via the connection layers.
  • Adhesive layer made a break, so that no electrical connection between the vias of the carrier is made on the primer layer.
  • the interruption is realized, for example, by a partial removal of material from the at least one adhesion-promoting layer.
  • the interruption penetrates the at least one primer layer, in a direction perpendicular to the top of the carrier, preferably completely. It is possible that the interruption, for example, completely surrounds the first electrical feedthrough. It is also possible that the interruption extends completely over the first via, for example.
  • the latter has a bridge, which bridges the Interrupt in the at least one bonding layer electrically bypasses and electrically connects the first via electrically connected to the first connection layer.
  • the interruption and at least the first plated through hole are not from the
  • the interruption and the first via are spaced in a lateral direction from the semiconductor layer sequence.
  • the first via and the interruption is therefore preferably not between the semiconductor layer sequence and the carrier.
  • the latter comprises a carrier with a first electrical through-connection and a second electrical through-connection through the carrier.
  • the semiconductor chip contains at least one semiconductor layer sequence with at least one active layer.
  • the semiconductor chip includes a first electrical connection layer and a second electrical connection layer, which each extend at least partially between the semiconductor layer sequence and the carrier.
  • the first and the second electrical connection layer overlap in a lateral direction and are electrically insulated from one another by a separation layer.
  • a part of the second connection layer extends over at least one opening away from the carrier and through the first connection layer and through the at least one active layer Semiconductor layer sequence.
  • the semiconductor chip has at least one electrically conductive adhesion-promoting layer which extends at least in places between the carrier and the connection layers. Over an interruption, the at least one adhesion-promoting layer is severed in such a way that no electrical connection between the first through-connection and the second through-connection is established via the adhesion-promoting layer. Furthermore, the semiconductor chip has at least one electrically conductive bridge, which bridges the interruption electrically and which electrically connects the first through-connection to the first connection layer. In addition, the interruption and at least the first via are not covered by the semiconductor layer sequence.
  • a cavity, in particular in a direction perpendicular to the carrier upper side, between the semiconductor layer sequence and the carrier can be avoided.
  • thermal loads on the semiconductor layer sequence, which arise as a result of switching on and off the semiconductor chip, can be reduced along the lateral direction, and a service life of the semiconductor chip can increase.
  • the semiconductor layer sequence has a thickness of at most 12 ⁇ m, preferably of at most 6 ⁇ m. Such small thicknesses of the semiconductor layer sequence are in particular made possible by the fact that between the Semiconductor layer sequence and the carrier in particular no cavity is due to the mechanical stresses on the semiconductor layer sequence could result.
  • the first connection layer projects beyond the semiconductor layer sequence in a lateral direction.
  • the first connection layer projects laterally beyond the semiconductor layer sequence.
  • a very thin semiconductor layer sequence which is embodied, for example, as a thin layer sequence
  • an efficient and aging-resistant electrical contacting of the semiconductor layer sequence is possible via lateral protrusion of the first connection layer via the semiconductor layer sequence.
  • the carrier has an average specific thermal conductivity of at least 20 W / (m K), preferably of at least 60 W / (m K), very particularly preferably of at least 120 W / (m K).
  • a substrate or a base material of the carrier from which the carrier predominantly consists and which is coated for example, comprises or consists of one of the following materials: silicon, aluminum oxide, aluminum nitride, metal.
  • Average specific thermal conductivity here means that the thermal conductivity is considered averaged over the entire carrier.
  • both the at least one adhesion-promoting layer and a contact elevation rise above the first through-connection in a direction away from the carrier.
  • a podium-like elevation can be formed above the first through-contact support on the carrier supervisor.
  • the contact height is with another
  • the contact elevation is designed with the same material as the second electrical connection layer.
  • the bridge which connects the first through-connection to the first electrical connection layer is located at least partially in the interruption.
  • the bridge then extends along boundary surfaces of the interruption.
  • the interruption or at least one of the interruptions is filled to at least 80%, preferably to at least 90% or, within the scope of the manufacturing tolerances, completely filled with a dielectric filling.
  • the filling is formed, for example, with a resin or with a plastic.
  • the bridge extends over the filling and is in places in direct contact with the filling. For example, the break is then completely filled and the bridge rests, at least in part, on the fill.
  • the interruption or at least one of the interruptions is partially or completely formed by a cavity. Cavity here means that the interruption is filled with a gas or evacuated.
  • the interruption-forming cavity is preferably spanned by the bridge. In other words, the bridge, at least in places, is not in direct contact with a solid material, in a direction towards the carrier.
  • the first through-connection on the carrier upper side of the carrier, in a direction away from the carrier, is free of the at least one adhesion-promoting layer.
  • the first via is then preferably free of the Kunststofferhohung.
  • a material of the bridge is preferably in direct physical contact with a material of the first via. The first via then concludes, for example, flush with the carrier top of the carrier.
  • the bridge in the region of the interruption, is closer to the carrier upper side than the first and / or the second electrical connection layer.
  • a first mirror which has a reflective effect for a radiation generated in the semiconductor layer sequence, is located between the first connection layer and the semiconductor layer sequence.
  • a second mirror which has a reflective effect for a radiation generated in the semiconductor layer sequence, is located between the first connection layer and the second connection layer.
  • the first mirror and the second mirror are each designed with an electrically conductive material, for example each with a metal.
  • the first and the second plated through hole are not covered by the semiconductor layer sequence. In other words, both the first and the second plated-through hole are spaced apart in a lateral direction from the semiconductor layer sequence.
  • the first via and / or the second via are exposed in places in a lateral direction.
  • the plated-through holes are free on carrier side surfaces.
  • at least one of the vias is then not surrounded by a base material of the carrier in a lateral direction.
  • a doping zone is formed in the carrier in the region of the interruption.
  • the doping zone has a higher doping with respect to the carrier.
  • the doping zone is preferably designed to be an electrical ESD protection compound to establish between the primer layer conductively connected to the second via and the first via contact and / or the bridge.
  • the semiconductor chip can be protected against damage by electrostatic discharges via the ESD protective connection.
  • the at least one adhesion-promoting layer as well as the first electrical connection layer are together with the second electrical connection
  • Connection layer between the semiconductor layer sequence and the carrier respectively continuous layers.
  • a method for producing a surface-mountable optoelectronic semiconductor chip is specified.
  • an optoelectronic semiconductor chip can be produced, as described in conjunction with one or more of the abovementioned embodiments.
  • Features of the optoelectronic semiconductor chip are therefore also disclosed for the method described here and vice versa.
  • the method comprises the following steps: providing a growth substrate and epitaxially growing a semiconductor layer sequence with at least one active layer on the growth substrate, generating at least one breakdown in the semiconductor layer sequence from a side of the semiconductor layer sequence facing away from the growth substrate; at least one breakthrough that completely penetrates at least one active layer of the semiconductor layer sequence, Generating a first electrical connection layer on the semiconductor layer sequence,
  • Adhesion-promoting layer so that the via via the adhesion-promoting layer are not electrically connected to one another
  • the partial removal of the semiconductor layers thus takes place especially when the semiconductor layer sequence is connected to the growth substrate.
  • the semiconductor layer sequence after connecting to the carrier.
  • the semiconductor layer sequence is preferably no longer connected to the growth substrate.
  • the step of generating the interruption takes place after the connection with the carrier.
  • the growth substrate is already removed from the semiconductor layer sequence.
  • FIGS. 1A to 1J show a schematic representation of a method for producing an exemplary embodiment of an optoelectronic semiconductor chip described here
  • FIGS. 2A and 2B show a schematic illustration of alternative method steps of an exemplary embodiment of a method described here, and FIGS.
  • Figures 3 to 5 are schematic sectional views of further exemplary embodiments of optoelectronic semiconductor chips described here.
  • FIG. 1 illustrates an exemplary embodiment of a method for producing an optoelectronic semiconductor chip 90 which is surface mountable.
  • a semiconductor layer sequence 1 having at least one active layer 20 is epitaxially grown on a growth substrate 25.
  • a thickness of the entire semiconductor layer sequence amounts for example to approximately 5 ⁇ m.
  • the semiconductor layer sequence 1 is preferably based on GaN, InGaN, InGaAlP or InGaAs.
  • a breakdown 4 is generated in the semiconductor layer sequence 1. Of the Breakthrough 4 extends through the active layer 20 in a direction toward the growth substrate 25. Subsequently, as shown in FIG. 1C, lateral boundary surfaces of the opening 4 are covered with an electrically insulating separating layer 5.
  • the semiconductor chip preferably has a multiplicity of breakdowns 4, which are designed, for example, as in the publication DE 10 2007 022 947 A1, the disclosure of which is hereby incorporated by reference. It is possible that the semiconductor chip 1 exhibits at least 5 breakthroughs 4, preferably at least 12 breakthroughs.
  • the apertures 4 have a truncated pyramid or a strip-like shape.
  • the aperture 4 has, for example, an average diameter of between 50 ⁇ m and 15 ⁇ m inclusive, preferably between 35 ⁇ m and 20 ⁇ m inclusive.
  • a depth of the aperture 4, in a direction towards the growth substrate 25, is preferably between 1.0 ⁇ m and 3 ⁇ m inclusive, in particular between 1.5 ⁇ m and 2 ⁇ m inclusive.
  • the separating layer 5 is formed, for example, with silicon oxide, silicon nitride or aluminum oxide and in particular has a thickness of between 100 nm and 1 ⁇ m, preferably between 150 nm and 500 nm inclusive.
  • a first mirror 2 is applied.
  • the first mirror 2 is for Example of silver and has a thickness preferably between 50 nm and 250 nm inclusive, in particular between 100 nm and 200 nm inclusive.
  • a first connection layer 3 is applied to the semiconductor layer sequence 1 and to the first mirror 2. Via the first connection layer 3, a side of the semiconductor layer sequence 1 facing away from the growth substrate 25 is electrically contacted.
  • the first connection layer 3 consists for example of gold, titanium and / or platinum and has a thickness preferably between 500 nm and 3 .mu.m, in particular between 750 nm and 1.5 .mu.m.
  • the separating layer 5 is likewise applied to sides of the first connection layer 3 and / or the first mirror 2 facing away from the growth substrate 25.
  • one direction hm to the growth substrate 25 only a region of the semiconductor layer sequence 1 which is located between the active layer 20 and the growth substrate 25 and which is, for example, n-doped, is uncovered by the separation layer 5 and thus freely accessible.
  • the opening 4 is filled with a part 7a of the second electrical connection layer.
  • the part 7a of the second terminal layer is made of, for example, gold, titanium and / or platinum. It is also possible that the part 7a is formed with TiWN.
  • a second mirror 6 is applied over the separating layer 5.
  • the first mirror 2 and the second mirror 6 are preferably congruent within the scope of the manufacturing tolerances.
  • the second mirror 6 is also designed with an electrically conductive material, for example silver, and has a thickness of approximately 150 nm.
  • the second connecting layer 7b is formed above the separating layer 5 and above the second mirror 6, furthermore.
  • a thickness of the second connection layer 7b is for example between 300 nm and 1 .mu.m, preferably between 300 nm and 500 nm.
  • the second connection layer 7b is preferably formed with one of the materials that also applies to the part 7a of the second connection layer that contains the Breakthrough 4 fills are specified.
  • a first connection layer 7b Furthermore, on a side facing away from the growth substrate 25 of the second connection layer 7b, a first
  • Adhesive layer 8 applied.
  • a thickness of the first adhesion-promoting layer 8 amounts, for example, between 0.75 ⁇ m and 5 ⁇ m, preferably between 1.5 ⁇ m and 2.0 ⁇ m inclusive.
  • the first adhesion-promoting layer 8 is made, for example, of gold or of gold and tin.
  • the first adhesion-promoting layer 8 to consist of or comprise an indium-containing material, in particular a high-indium-containing material.
  • a carrier 10 is provided.
  • the carrier 10 has a substrate 100 which comprises, for example, a ceramic, a semiconductor or a metal or consists thereof.
  • the substrate 100 is bounded by carrier side surfaces 103, 107.
  • a Tragerunterseite 102 are two electrical
  • the pads 12 have a thickness of between 100 nm and 200 nm and are gold, titanium and / or platinum shaped.
  • the contact points 12 are each electrically conductively connected to a first through-connection 30 or to a second through-connection 70.
  • the contact points 12 are configured to be mounted via an SMT process to an external carrier not belonging to the semiconductor chip 90. Via the contact points 12 of the semiconductor chip 90 is electrically connected.
  • the contact points on the lower side 102 of the carrier are electrically conductively connected to a carrier upper side 101.
  • the plated-through holes 30, 70 are formed, for example, by round or cylindrical holes which completely penetrate the substrate 100 and have a diameter between preferably including 20 ⁇ m and 100 ⁇ m, in particular between 25 ⁇ m and 60 ⁇ m inclusive. These holes are, for example, completely or only filled on lateral boundary surfaces or coated with copper, nickel, silver, tin, zinc, tungsten and / or gold.
  • a second adhesion-promoting layer 9 which for example has a thickness of between 400 nm and 800 nm and is formed with tin, with gold and tin or with an indium-containing material, is also applied to the carrier upper side 101.
  • the provided carrier 10 with the second adhesion-promoting layer 9 is furthermore electrically conductively connected to the first adhesion-promoting layer 8, for example via a solder.
  • the growth substrate 25 is removed from the semiconductor layer sequence 1, for example via a laser process.
  • Figure II is shown that the
  • Semiconductor layer sequence 1 the first terminal layer 3, the second terminal layer 7b and the adhesion-promoting layers 8, 9 are partially removed.
  • an interruption 13 is formed in the adhesion-promoting layers 8, 9 and in the second connection layer 7b, so that the plated-through holes 30, 70 are now electrically insulated from one another.
  • lateral boundary surfaces of the semiconductor layer sequence 1 are covered by an electrical insulating layer 14.
  • the insulating layer 14 consists for example of silicon oxide or silicon nitride and has a thickness of approximately 100 nm.
  • Radiation exit surface 21 of the semiconductor layer sequence 1 are formed a roughening to improve the light extraction.
  • a doping zone 18 to be produced in the region of the interruption 13, for example via ion implantation or diffusion doping. Via the doping zone 18, an ESD protection of the semiconductor chip 90 may be formed.
  • a doping of the Dotierzone 18 amounts to, for example, between 10 ⁇ 10 ⁇ 1 1 uno l / cm ⁇ .
  • the substrate 100 is preferably formed or consists of a semiconductor material.
  • a defined resistance is formed by the doping zone 18, via which the adhesion-promoting layers 8, 9 at the plated-through holes 30, 70 are electrically connected together.
  • a diode in particular a Zener diode, can be formed via the doping zone 18 and a material of the substrate 100.
  • a potting 19 can be applied over the semiconductor layer sequence 1.
  • the potting 19 may have structures for improving the light extraction.
  • the semiconductor chip can be protected against mechanical and environmental influences. It is also possible that the potting 19 has, at least in places, a diffusion agent or a conversion agent.
  • the semiconductor layer sequence 1 is in each case electrically contacted via the carrier underside 102.
  • a current flow takes place, for example, via the plated-through hole 17, the adhesion-promoting layers 8, 9, the second connection layer 7a, 7b into an, for example, n-doped, part of the semiconductor layer sequence 1 facing away from the carrier 10 toward the active layer 20 and from there further via an example p-type. doped, the carrier 10 facing part of the semiconductor layer sequence 1, the first connection layer 3, the bridge 13, the contact elevation 16 and the first via 30th
  • the first connection layer 3 projects beyond the semiconductor layer sequence 1 in a lateral direction, so that electrical contacting of the first connection layer 3 via the bridge 13 is made possible.
  • the first via 30 and the interruption 13 are thus, in a direction away from the carrier 10, not covered by the semiconductor layer sequence 1, but laterally spaced from this.
  • Process steps according to FIG IH, II shown that a portion of the semiconductor layer sequence 1 and the layers applied thereto for electrical contacting is removed, as long as the semiconductor layer sequence 1 is still on the growth substrate 25.
  • the plated-through holes 30, 70 are in each case at the
  • the plated-through holes 30, 70 are exposed, for example, by saying the substrate 100 of the carrier 10. Both vias 30, 70 are spaced in a lateral direction, for example, from the semiconductor layer sequence 1 and thus not covered by the semiconductor layer sequence 1. Notwithstanding Figure 3, it is also possible that only one of the plated-through holes 30, 70 is located on Trageroxyflachen 103, 107 or on the Trager flachen 103, 107 is exposed.
  • the bridge 15 does not extend into the interruption 13, but over the interruption 13.
  • the interruption 13 is in this case formed by an evacuated or filled with a gas, for example air, cavity.
  • the interruption 13 is filled with a filling 17 which supports the bridge 15 and is in direct contact with it.
  • the filling 17 is formed for example by an epoxy.

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Abstract

In mindestens einer Ausführungsform des oberflächenmontierbaren optoelektronischen Halbleiterchips (90) umfasst dieser einen Träger (10) mit zwei elektrischen Durchkontaktierungen (30, 70). Weiterhin beinhaltet der Halbleiterchip mindestens eine Halbleiterschichtenfolge (1). Ferner beinhaltet der Halbleiterchip (90) zwei elektrische Anschlussschichten (3, 7). Die Anschlussschichten (3, 7) überlappen hierbei in einer lateralen Richtung und sind durch eine Trennschicht elektrisch voneinander isoliert. Ein Teil der zweiten Anschlussschicht erstreckt sich über mindestens einen Durchbruch weg von dem Träger und hindurch durch die erste Anschlussschicht. Außerdem weist der Halbleiterchip mindestens eine elektrisch leitfähige Haftvermittlungsschicht auf. Über eine Unterbrechung ist die mindestens eine Haftvermittlungsschicht derart durchtrennt, dass über die Haftvermittlungsschicht keine elektrische Verbindung zwischen den Durchkontaktierungen hergestellt ist. Des Weiteren weist der Halbleiterchip wenigstens eine elektrisch leitfähige Brücke auf. Die Unterbrechung und eine Durchkontaktierung sind nicht von der Halbleiterschichtenfolge überdeckt.

Description

Beschreibung
Oberflachenmontierbarer optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines oberflachenmontierbaren optoelektronischen Halbleiterchips
Es wird ein oberflachenmontierbarer optoelektronischer Halbleiterchip angegeben. Darüber hinaus wird ein Verfahren zur Herstellung eines oberflachenmontierbaren optoelektronischen Halbleiterchips angegeben.
Die Druckschrift DE 10 2007 022 947 Al betrifft einen optoelektronischen Halbleiterkorper und ein Verfahren zur Herstellung eines solchen Halbleiterkorpers .
Em optoelektronisches Halbleiterbauelement ist in der Druckschrift DE 10 2007 019 775 Al angegeben.
Die Druckschrift DE 10 2007 019 776 Al betrifft ein optoelektronisches Bauelement und ein Verfahren zur
Herstellung einer Mehrzahl optoelektronischer Bauelemente.
Eine zu losende Aufgabe besteht darin, einen optoelektronischen Halbleiterchip anzugeben, der besonders alterungsbestandig ist. Eine weitere zu losende Aufgabe besteht darin, ein Herstellungsverfahren für einen besonders alterungsbestandigen optoelektronischen Halbleiterchip anzugeben .
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips ist dieser oberflachenmontierbar . Oberflachenmontierbar bedeutet insbesondere, dass der Halbleiterchip über eine so genannte Surface-Mount Technology, kurz SMT, zum Beispiel über ein Loten an einer Oberflache eines externen Tragers angebracht werden kann. Bevorzugt ist der optoelektronische Halbleiterchip dazu eingerichtet, die bei einem SMT-Loten auftretenden thermischen Belastungen, also insbesondere kurzzeitige Temperatureinwirkung bis zu zirka 280° C, unbeschadet überstehen zu können.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips umfasst dieser einen Trager mit einer ersten elektrischen Durchkontaktierung und einer zweiten elektrischen Durchkontaktierung durch den Trager hindurch. Der Trager ist hierbei bevorzugt mechanisch stabil und selbsttragend gestaltet. Mit anderen Worten ist der Trager dazu eingerichtet, den gesamten optoelektronischen
Halbleiterchip mechanisch zu stutzen. Mechanisch stabil bedeutet zum Beispiel, dass der Trager eine derart hohe Stabilität aufweist, dass der Halbleiterchip etwa mittels Pinzetten oder Vakuumsaugern handhabbar ist. Dass der Trager mechanisch stabil ist kann ebenso bedeuten, dass sich der
Trager im normalen Betrieb und bei der normalen Montage des Halbleiterchips nicht oder nicht wesentlich verbiegt.
Zum Erzielen einer hinreichenden mechanischen Stabilität des Halbleiterchips durch den Trager betragt eine Dicke des
Tragers bevorzugt mindestens 100 μm, insbesondere mindestens 150 μm. Beispielsweise liegt eine Dicke des Tragers zwischen dem einschließlich 0,05-fachen und 0,4-fachen einer mittleren Kantenlange des Halbleiterchips. Zum Beispiel ist durch den Trager der gesamte optoelektronische Halbleiterchip mechanisch stabil gestaltet, so dass der Halbleiterchip zum Beispiel mittels eines Automaten, etwa im Rahmen eines SMT- Lotens, handhabbar ist, und/oder dass auf dem Halbleiterchip ein Linsenkorper aufgesetzt werden kann, ohne dass es zu einer Beschädigung des Halbleiterchips kommt.
Dass die Durchkontaktierungen durch den Trager hindurch reichen, bedeutet bevorzugt, dass eine Trageroberseite mit einer der Trageroberseite gegenüberliegenden Tragerunterseite über die Durchkontaktierungen elektrisch verbunden ist. Die Durchkontaktierungen sind hierbei über den Trager nicht miteinander elektrisch verbunden. Ist der Trager elektrisch leitfahig, so umfassen die Durchkontaktierungen bevorzugt eine mantelartige elektrische Isolierung, die die elektrisch leitfahigen Durchkontaktierungen vom elektrisch leitfahigen Trager elektrisch isolieren. Die Durchkontaktierungen können also von einer elektrisch isolierenden Mateπalschicht umgeben sein, so dass ein Material der Durchkontaktierung nicht in direktem Kontakt mit einem Material eines Substrates des Tragers steht.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips umfasst dieser eine oder mehrere
Halbleiterschichtenfolgen, wobei die mindestens eine Halbleiterschichtenfolge zumindest eine aktive Schicht beinhaltet. Die Halbleiterschichtenfolge ist dazu eingerichtet, im Betrieb des optoelektronischen Halbleiterchips elektromagnetische Strahlung zu emittieren.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips weist dieser eine erste elektrische Anschlussschicht und eine zweite elektrische Anschlussschicht auf. Die Anschlussschichten befinden sich jeweils zumindest teilweise zwischen der Halbleiterschichtenfolge und dem Trager. Mit anderen Worten erstrecken sich die Anschlussschichten entlang der Trageroberseite. In einer lateralen Richtung, also zum Beispiel in einer Richtung parallel zu einer Haupterstreckungsπchtung des Tragers, sind bevorzugt beide elektrische Anschlussschichten zu mindestens 50 %, insbesondere zu mindestens 75 % von der Halbleiterschichtenfolge überdeckt.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips überlappen die Anschlussschichten lateral und sind durch eine Trennschicht elektrisch voneinander isoliert. Lateral überlappen kann bedeuten, dass beispielsweise die zweite Anschlussschicht von der ersten Anschlussschicht zu mindestens 50 %, bevorzugt zu mindestens 80 % überdeckt ist.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips erstreckt sich ein Teil der zweiten
Anschlussschicht über mindestens einen Durchbruch hindurch, weg von dem Trager, durch die erste Anschlussschicht und durch die zumindest eine aktive Schicht der mindestens einen Halbleiterschichtenfolge . Mit anderen Worten weist die zweite elektrische Anschlussschicht beispielsweise eine Erhebung auf, die sich in eine Richtung weg von der Trageroberseite durch die erste elektrische Anschlussschicht und durch die aktive Schicht der Halbleiterschichtenfolge erstreckt. Die Erhebung der zweiten Anschlussschicht, die sich vom Trager weg erstreckt und die zum Beispiel kegelstumpfartig geformt ist, durchdringt die Halbleiterschichtenfolge bevorzugt nicht vollständig. Beispielsweise durchdringt die zweite Anschlussschicht die Halbleiterschichtenfolge höchstens zu 60 %, insbesondere höchstens zu 40 %. Bevorzugt umfasst der Halbleiterchip mehrere Durchbruche, etwa mindestens 4
Durchbruche, insbesondere mindestens 12 Durchbruche, zum Beispiel zwischen einschließlich 25 und 50 Durchbruche. Die Durchbruche verjungen sich hierbei bevorzugt in eine Richtung weg von dem Trager.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips weist dieser mindestens eine elektrisch leitfahige Haftvermittlungsschicht auf, die sich zumindest stellenweise zwischen den Trager und die Anschlussschichten erstreckt. Bevorzugt ist die Haftvermittlungsschicht mit einem Metall gestaltet oder besteht aus mindestens einem Metall oder aus mindestens einer Metalllegierung. Über die zumindest eine Haftvermittlungsschicht ist bevorzugt der Trager elektrisch und mechanisch mit den Anschlussschichten und über die Anschlussschichten auch mit der Halbleiterschichtenfolge verbunden .
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips ist in der mindestens einen
Haftvermittlungsschicht eine Unterbrechung hergestellt, so dass über die Haftvermittlungsschicht keine elektrische Verbindung zwischen den Durchkontaktierungen des Tragers hergestellt ist. Die Unterbrechung ist zum Beispiel durch eine stellenweise Mateπalwegnahme aus der mindestens einen Haftvermittlungsschicht realisiert. Die Unterbrechung durchdringt die mindestens eine Haftvermittlungsschicht, in einer Richtung senkrecht zur Trageroberseite, bevorzugt vollständig. Es ist möglich, dass die Unterbrechung beispielsweise die erste elektrische Durchkontaktierung vollständig ringartig umgibt. Ebenso ist es möglich, dass sich die Unterbrechung vollständig beispielsweise über die erste Durchkontaktierung hinweg erstreckt.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips weist dieser eine Brücke auf, die die Unterbrechung in der mindestens einen Haftvermittlungsschicht elektrisch überbrückt und die die erste Durchkontaktierung elektrisch mit der ersten Anschlussschicht verbindet.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips ist die Unterbrechung und mindestens die erste Durchkontaktierung nicht von der
Halbleiterschichtenfolge überdeckt. Mit anderen Worten sind die Unterbrechung und die erste Durchkontaktierung in einer lateralen Richtung von der Halbleiterschichtenfolge beabstandet. In einer Richtung senkrecht zu einer Haupterstreckungsπchtung des Tragers befindet sich die erste Durchkontaktierung und die Unterbrechung also bevorzugt nicht zwischen der Halbleiterschichtenfolge und dem Trager.
In mindestens einer Ausfuhrungsform des oberflachenmontierbaren optoelektronischen Halbleiterchips umfasst dieser einen Trager mit einer ersten elektrischen Durchkontaktierung und einer zweiten elektrischen Durchkontaktierung durch den Trager hindurch. Weiterhin beinhaltet der Halbleiterchip mindestens eine Halbleiterschichtenfolge mit wenigstens einer aktiven Schicht. Ferner beinhaltet der Halbleiterchip eine erste elektrische Anschlussschicht und eine zweite elektrische Anschlussschicht, die sich jeweils zumindest teilweise zwischen die Halbleiterschichtenfolge und den Trager erstrecken. Die erste und die zweite elektrische Anschlussschicht überlappen hierbei in einer lateralen Richtung und sind durch eine Trennschicht elektrisch voneinander isoliert. Ein Teil der zweiten Anschlussschicht erstreckt sich über mindestens einen Durchbruch weg von dem Trager und hindurch durch die erste Anschlussschicht und durch die zumindest eine aktive Schicht der Halbleiterschichtenfolge . Außerdem weist der Halbleiterchip mindestens eine elektrisch leitfahige Haftvermittlungsschicht auf, die sich mindestens stellenweise zwischen den Trager und die Anschlussschichten erstreckt. Über eine Unterbrechung ist die mindestens eine Haftvermittlungsschicht derart durchtrennt, dass über die Haftvermittlungsschicht keine elektrische Verbindung zwischen der ersten Durchkontaktierung und der zweiten Durchkontaktierung hergestellt ist. Des Weiteren weist der Halbleiterchip wenigstens eine elektrisch leitfahige Brücke auf, die die Unterbrechung elektrisch überbrückt und die die erste Durchkontaktierung elektrisch mit der ersten Anschlussschicht verbindet. Außerdem sind die Unterbrechung und mindestens die erste Durchkontaktierung nicht von der Halbleiterschichtenfolge überdeckt.
Bei einem solchen Halbleiterchip ist ein Hohlraum, insbesondere in einer Richtung senkrecht zur Trageroberseite, zwischen der Halbleiterschichtenfolge und dem Trager vermeidbar. Es kann sich also über eine gesamte laterale Ausdehnung der Halbleiterschichtenfolge hinweg zwischen dem Trager und der Halbleiterschichtenfolge eine weitestgehend gleichmäßig gestaltete Materialkombmation befinden. Hierdurch sind thermische Belastungen für die Halbleiterschichtenfolge, die durch ein Einschalten und ein Ausschalten des Halbleiterchips entstehen, entlang der lateralen Richtung reduzierbar und eine Lebensdauer des Halbleiterchips kann sich erhohen.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips weist die Halbleiterschichtenfolge eine Dicke von höchstens 12 μm, bevorzugt von höchstens 6 μm auf. Solche geringen Dicken der Halbleiterschichtenfolge sind insbesondere dadurch ermöglicht, dass sich zwischen der Halbleiterschichtenfolge und dem Trager insbesondere kein Hohlraum befindet, bedingt durch den mechanische Belastungen auf die Halbleiterschichtenfolge resultieren konnten.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips überragt die erste Anschlussschicht die Halbleiterschichtenfolge in einer lateralen Richtung. Mit anderen Worten steht die erste Anschlussschicht seitlich über die Halbleiterschichtenfolge über. Insbesondere bei einer sehr dünn gestalteten Halbleiterschichtenfolge, die etwa als Dunnfllmschichtenfolge ausgeführt ist, ist über ein seitliches Überstehen der ersten Anschlussschicht über die Halbleiterschichtenfolge ein effizientes und alterungsbestandiges elektrisches Kontaktieren der Halbleiterschichtenfolge ermoglichbar .
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips weist der Trager eine mittlere spezifische Wärmeleitfähigkeit von mindestens 20 W/ (m K) auf, bevorzugt von mindestens 60 W/ (m K), ganz besonders bevorzugt von mindestens 120 W/ (m K) . Beispielsweise weist ein Substrat oder ein Basismaterial des Tragers, aus dem der Trager überwiegend besteht und das zum Beispiel beschichtet ist, eines der folgenden Materialien auf oder besteht hieraus: Silizium, Aluminiumoxid, Aluminiumnitrid, Metall. Mittlere spezifische Wärmeleitfähigkeit bedeutet hierbei, dass die Wärmeleitfähigkeit über den gesamten Trager hinweg gemittelt betrachtet wird.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips erheben sich, in einer Richtung vom Trager weg, über der ersten Durchkontaktierung sowohl die mindestens eine Haftvermittlungsschicht als auch eine Kontakterhohung. Über der ersten Durchkontaktrerung an der Trageroberserte kann also eine podestartige Erhebung gebildet sein.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips ist die Kontakterhohung mit einem anderen
Material oder einer anderen Mateπalzusammensetzung gebildet als die Haftvermittlungsschicht . Beispielsweise ist die Kontakterhohung mit demselben Material wie die zweite elektrische Anschlussschicht gestaltet.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips befindet sich die Brücke, die die erste Durchkontaktierung mit der ersten elektrischen Anschlussschicht verbindet, mindestens zum Teil in der Unterbrechung. Beispielsweise erstreckt sich die Brücke dann entlang von Begrenzungsflachen der Unterbrechung.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips ist die Unterbrechung oder mindestens eine der Unterbrechungen zu mindestens 80 %, bevorzugt zu mindestens 90 % oder, im Rahmen der Herstellungstoleranzen, vollständig mit einer dielektrischen Füllung ausgefüllt. Die Füllung ist zum Beispiel mit einem Harz oder mit einem Kunststoff gebildet.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips erstreckt sich die Brücke über die Füllung und steht stellenweise in direktem Kontakt mit der Füllung. Zum Beispiel ist die Unterbrechung dann vollständig gefüllt und die Brücke liegt, mindestens zum Teil, auf der Füllung auf . Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips ist die Unterbrechung oder zumindest eine der Unterbrechungen teilweise oder vollständig durch einen Hohlraum gebildet. Hohlraum bedeutet hierbei, dass die Unterbrechung mit einem Gas gefüllt oder evakuiert ist. Der die Unterbrechung bildende Hohlraum ist bevorzugt von der Brücke überspannt. Mit anderen Worten steht die Brücke, in einer Richtung hin zu dem Trager, mindestens stellenweise nicht m direktem Kontakt zu einem festen Material.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips ist die erste Durchkontaktierung an der Trageroberseite des Tragers, in einer Richtung vom Trager weg, frei von der mindestens einen Haftvermittlungsschicht . Ebenfalls ist die erste Durchkontaktierung dann bevorzugt frei von der Kontakterhohung. Weiterhin steht ein Material der Brücke bevorzugt in direktem physischen Kontakt mit einem Material der ersten Durchkontaktierung. Die erste Durchkontaktierung schließt dann zum Beispiel bundig mit der Trageroberseite des Tragers ab.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips befindet sich im Bereich der Unterbrechung die Brücke naher an der Trageroberseite als die erste und/oder die zweite elektrische Anschlussschicht .
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips befindet sich zwischen der ersten Anschlussschicht und der Halbleiterschichtenfolge ein erster Spiegel, der für eine in der Halbleiterschichtenfolge erzeugte Strahlung reflektierend wirkt. Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips befindet sich zwischen der ersten Anschlussschicht und der zweiten Anschlussschicht ein zweiter Spiegel, der für eine in der Halbleiterschichtenfolge erzeugte Strahlung reflektierend wirkt.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips sind der erste Spiegel und der zweite Spiegel jeweils mit einem elektrisch leitfahigen Material gestaltet, beispielsweise jeweils mit einem Metall.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips sind die erste und die zweite Durchkontaktierung nicht von der Halbleiterschichtenfolge überdeckt. Mit anderen Worten sind sowohl die erste als auch die zweite Durchkontaktierung in einer lateralen Richtung von der Halbleiterschichtenfolge beabstandet.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips liegen die erste Durchkontaktierung und/oder die zweite Durchkontaktierung in einer lateralen Richtung stellenweise frei. Bevorzugt liegen die Durchkontaktierungen an Tragerseitenflachen frei. Mit anderen Worten ist mindestens eine der Durchkontaktierungen dann in einer lateralen Richtung nicht von einem Basismaterial des Tragers umgeben .
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips, bei dem der Trager ein Halbleitermateπal aufweist, ist im Bereich der Unterbrechung eine Dotierzone in dem Trager gebildet. Die Dotierzone weist eine gegenüber dem Trager höhere Dotierung auf. Die Dotierzone ist bevorzugt dazu eingerichtet, eine elektrische ESD-Schutzverbmdung zwischen der mit der zweiten Durchkontaktierung leitfahig verbundenen Haftvermittlungsschicht und der ersten Durchkontaktrerung und/oder der Brücke herzustellen. Über die ESD-Schutzverbindung ist der Halbleiterchip vor Schaden durch elektrostatische Entladungen schutzbar.
Gemäß zumindest einer Ausfuhrungsform des optoelektronischen Halbleiterchips sind die mindestens eine Haftvermittlungsschicht sowie die erste elektrische Anschlussschicht zusammen mit der zweiten elektrischen
Anschlussschicht zwischen der Halbleiterschichtenfolge und dem Trager jeweils durchgehende Schichten.
Es wird darüber hinaus ein Verfahren zur Herstellung eines oberflachenmontierbaren optoelektronischen Halbleiterchips angegeben. Beispielsweise kann mittels des Verfahrens ein optoelektronischer Halbleiterchip hergestellt werden, wie er in Verbindung mit einer oder mehrerer der oben genannten Ausfuhrungsformen beschrieben ist. Merkmale des optoelektronischen Halbleiterchips sind daher auch für das hier beschriebene Verfahren offenbart und umgekehrt.
In mindestens einer Ausfuhrungsform des Verfahrens umfasst dieses die folgenden Schritte: - Bereitstellen eines Aufwachssubstrates und epitaktisches Wachsen einer Halbleiterschichtenfolge mit mindestens einer aktiven Schicht auf dem Aufwachssubstrat, - Erzeugen wenigstens eines Durchbruchs in der Halbleiterschichtenfolge von einer dem Aufwachssubstrat abgewandten Seite der Halbleiterschichtenfolge her, wobei der wenigstens eine Durchbruch die zumindest eine aktive Schicht der Halbleiterschichtenfolge vollständig durchdringt, - Erzeugen einer ersten elektrischen Anschlussschicht an der Halbleiterschichtenfolge,
- Erzeugen einer elektrisch isolierenden Trennschicht an der ersten Anschlussschicht und an lateralen Begrenzungsflachen des wenigstens einen Durchbruchs,
- Erzeugen einer zweiten elektrischen Anschlussschicht an der Trennschicht, wobei ein Teil der zweiten Anschlussschicht den wenigstens einen Durchbruch ausfüllt,
- Bereitstellen eines Tragers mit einer ersten elektrischen Durchkontaktierung und einer zweiten elektrischen
Durchkontaktierung und mit mindestens zwei Kontaktstellen zur elektrischen Kontaktierung des Halbleiterchips an einer Tragerunterseite,
- Erzeugen mindestens einer elektrisch leitfahigen Haftvermittlungsschicht an einer der Tragerunterseite abgewandten Trageroberseite des Tragers und/oder an der zweiten Anschlussschicht,
- Verbinden des Tragers mit der Halbleiterschichtenfolge über die Haftvermittlungsschicht, wobei die Trageroberseite der Halbleiterschichtenfolge zugewandt ist,
- Entfernen des Aufwachssubstrats,
- Erzeugen einer Unterbrechung in der
Haftvermittlungsschicht, so dass die Durchkontaktierung über die Haftvermittlungsschicht nicht elektrisch miteinander verbunden sind,
- teilweises Entfernen der Halbleiterschichtenfolge, so dass mindestens die erste Durchkontaktierung und die Unterbrechung, insbesondere in einer Richtung senkrecht zur Trageroberseite, von der Halbleiterschichtenfolge frei gelegt sind,
- Erzeugen einer Brücke, die die Unterbrechung überbrückt und die erste Durchkontaktierung elektrisch mit der ersten Anschlussschicht verbindet, und
- Fertigstellen des Halbleiterchips .
Es ist nicht notwendig, dass die Reihenfolge der Auflistung der einzelnen Verfahrensschritte mit der Reihenfolge der
Durchfuhrung der Verfahrensschritte übereinstimmt. Jedoch ist die angegebene Reihenfolge als eine bevorzugte Reihenfolge anzusehen .
Gemäß zumindest einer Ausfuhrungsform des Verfahrens erfolgt der Schritt des teilweisen Entfernens der
Halbleiterschichtenfolge vor dem Verbinden mit dem Trager.
Das teilweise Entfernen der Halbleiterschichten erfolgt also insbesondere noch, wenn die Halbleiterschichtenfolge mit dem Aufwachssubstrat verbunden ist.
Gemäß zumindest einer Ausfuhrungsform des Verfahrens erfolgt der Schritt des teilweisen Entfernens der
Halbleiterschichtenfolge nach dem Verbinden mit dem Trager. Die Halbleiterschichtenfolge ist hierbei bevorzugt nicht mehr mit dem Aufwachssubstrat verbunden.
Gemäß zumindest einer Ausfuhrungsform des Verfahrens erfolgt der Schritt des Erzeugens der Unterbrechung nach dem Verbinden mit dem Trager. Es ist also bei diesem Schritt das Aufwachssubstrat insbesondere bereits von der Halbleiterschichtenfolge entfernt .
Nachfolgend wird ein hier beschriebener optoelektronischer Halbleiterchip sowie ein hier beschriebenes Verfahren unter
Bezugnahme auf die Zeichnung anhand von Ausfuhrungsbeispielen naher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein.
Es zeigen:
Figuren IA bis IJ eine schematische Darstellung eines Verfahrens zur Herstellung eines Ausfuhrungsbeispiels eines hier beschriebenen optoelektronischen Halbleiterchips,
Figuren 2A und 2B eine schematische Darstellung von alternativen Verfahrensschritten eines Ausfuhrungsbeispiels eines hier beschriebenen Verfahrens, und
Figuren 3 bis 5 schematische Schnittdarstellungen von weiteren Ausfuhrungsbeispielen von hier beschriebenen optoelektronischen Halbleiterchips.
In Figur 1 ist ein Ausfuhrungsbeispiel eines Verfahrens zur Herstellung eines optoelektronischen Halbleiterchips 90, der oberflachenmontierbar ist, illustriert.
Gemäß Figur IA wird auf einem Aufwachssubstrat 25 eine Halbleiterschichtenfolge 1 mit zumindest einer aktiven Schicht 20 epitaktisch aufgewachsen. Eine Dicke der gesamten Halbleiterschichtenfolge betragt beispielsweise zirka 5 μm. Die Halbleiterschichtenfolge 1 basiert bevorzugt auf GaN, InGaN, InGaAlP oder InGaAs.
Wie in Figur IB dargestellt, wird m der Halbleiterschichtenfolge 1 ein Durchbruch 4 erzeugt. Der Durchbruch 4 reicht, in einer Richtung zu dem Aufwachssubstrat 25 hin, durch die aktive Schicht 20 hindurch. Anschließend werden, siehe Figur IC, laterale Begrenzungsflachen des Durchbruchs 4 mit einer elektrisch isolierenden Trennschicht 5 bedeckt.
In den Figuren 1 bis 5 sind jeweils nur Ausfuhrungsbeispiele dargestellt, bei dem jeweils nur genau ein Durchbruch 4 in der Halbleiterschichtenfolge 1 erzeugt ist. Bevorzugt weist der Halbleiterchip jedoch eine Vielzahl von Durchbruchen 4 auf, die beispielsweise wie in der Druckschrift DE 10 2007 022 947 Al, deren Offenbarungsgehalt hiermit durch Ruckbezug mit aufgenommen wird, gestaltet sind. Es ist möglich, dass der Halbleiterchip 1 mindestens 5 Durchbruche 4, bevorzugt mindestens 12 Durchbruche aufzeigt. Zum Beispiel weisen die Durchbruche 4 eine pyramidenstumpfartige oder eine streifenförmige Gestalt auf.
Der Durchbruch 4 weist beispielsweise einen mittleren Durchmesser zwischen einschließlich 50 μm und 15 μm, bevorzugt zwischen einschließlich 35 μm und 20 μm auf. Eine Tiefe des Durchbruchs 4, in einer Richtung hin zu dem Aufwachssubstrat 25, betragt bevorzugt zwischen einschließlich 1,0 μm und 3 μm, insbesondere zwischen einschließlich 1,5 μm und 2 μm. Die Trennschicht 5 ist beispielsweise mit Siliziumoxid, Siliziumnitπd oder Aluminiumoxid gebildet und weist insbesondere eine Dicke zwischen einschließlich 100 nm und 1 μm auf, bevorzugt zwischen einschließlich 150 nm und 500 nm.
In Figur ID ist dargestellt, dass auf der
Halbleiterschichtenfolge 1 zumindest stellenweise ein erster Spiegel 2 aufgebracht wird. Der erste Spiegel 2 besteht zum Beispiel aus Silber und weist eine Dicke bevorzugt zwischen einschließlich 50 nm und 250 nm, insbesondere zwischen einschließlich 100 nm und 200 nm auf. Weiterhin wird auf der Halbleiterschichtenfolge 1 und auf dem ersten Spiegel 2 eine erste Anschlussschicht 3 aufgebracht. Über die erste Anschlussschicht 3 ist eine dem Aufwachssubstrat 25 abgewandte Seite der Halbleiterschichtenfolge 1 elektrisch kontaktiert. Die erste Anschlussschicht 3 besteht beispielsweise aus Gold, Titan und/oder Platin und weist eine Dicke bevorzugt zwischen einschließlich 500 nm und 3 μm, insbesondere zwischen einschließlich 750 nm und 1,5 μm auf.
Im Verfahrensschritt gemäß Figur IE wird an dem Aufwachssubstrat 25 abgewandten Seiten der ersten Anschlussschicht 3 und/oder des ersten Spiegels 2 ebenfalls die Trennschicht 5 aufgebracht. In einer Richtung hm zum Aufwachssubstrat 25 ist lediglich ein Bereich der Halbleiterschichtenfolge 1, der sich zwischen der aktiven Schicht 20 und dem Aufwachssubstrat 25 befindet und der beispielsweise n-dotiert ist, von der Trennschicht 5 unbedeckt und somit frei zuganglich.
Gemäß Figur IF wird der Durchbruch 4 mit einem Teil 7a der zweiten elektrischen Anschlussschicht gefüllt. Der Teil 7a der zweiten Anschlussschicht besteht zum Beispiel aus Gold, Titan und/oder Platin. Ebenso ist es möglich, dass der Teil 7a mit TiWN gebildet ist.
Im Verfahrensschritt gemäß Figur IG wird über der Trennschicht 5 ein zweiter Spiegel 6 aufgebracht. In einer Richtung senkrecht zum Aufwachssubstrat 25 sind der erste Spiegel 2 und der zweite Spiegel 6 bevorzugt im Rahmen der Herstellungstoleranzen deckungsgleich. Der zweite Spiegel 6 ist ebenfalls mit einem elektrisch leitfahigen Material gestaltet, zum Beispiel mit Silber, und weist eine Dicke von zirka 150 nm auf.
Über der Trennschicht 5 und über dem zweiten Spiegel 6 ist weiterhin die zweite Anschlussschicht 7b geformt. Eine Dicke der zweiten Anschlussschicht 7b betragt beispielsweise zwischen einschließlich 300 nm und 1 μm, bevorzugt zwischen einschließlich 300 nm und 500 nm. Ebenso bevorzugt ist die zweite Anschlussschicht 7b mit einem der Materialien geformt, die auch für den Teil 7a der zweiten Anschlussschicht, die den Durchbruch 4 ausfüllt, angegeben sind.
Ferner wird an einer dem Aufwachssubstrat 25 abgewandten Seite der zweiten Anschlussschicht 7b eine erste
Haftvermittlungsschicht 8 aufgebracht. Eine Dicke der ersten Haftvermittlungsschicht 8 betragt beispielsweise zwischen 0,75 μm und 5 μm, bevorzugt zwischen einschließlich 1,5 μm und 2,0 μm. Die erste Haftvermittlungsschicht 8 ist beispielsweise aus Gold oder aus Gold und Zinn gefertigt.
Ebenso ist es möglich, dass die erste Haftvermittlungsschicht 8 aus einem Indium-haltigen, insbesondere aus einem hoch- Indium-haltigen Material besteht oder ein solches umfasst.
Gemäß Figur IH wird ein Trager 10 bereitgestellt. Der Trager 10 weist ein Substrat 100 auf, das beispielsweise eine Keramik, einen Halbleiter oder ein Metall umfasst oder hieraus besteht. In einer lateralen Richtung wird das Substrat 100 von Tragerseitenflachen 103, 107 begrenzt. An einer Tragerunterseite 102 sind zwei elektrische
Kontaktstellen 12 aufgebracht. Beispielsweise weisen die Kontaktstellen 12 eine Dicke zwischen einschließlich 100 nm und 200 nm auf und sind mit Gold, Titan und/oder Platin geformt. Die Kontaktstellen 12 sind jeweils elektrisch leitfahig mit einer ersten Durchkontaktierung 30 beziehungsweise mit einer zweiten Durchkontaktierung 70 verbunden. Die Kontaktstellen 12 sind dazu eingerichtet, über einen SMT-Prozess an einen externen, nicht zum Halbleiterchip 90 gehörigen Trager montiert zu werden. Über die Kontaktstellen 12 ist der Halbleiterchip 90 elektrisch anschließbar .
Über die Durchkontaktierungen 30, 70 sind die Kontaktstellen an der Tragerunterseite 102 elektrisch leitfahig mit einer Trageroberseite 101 verbunden. Die Durchkontaktierungen 30, 70 sind zum Beispiel durch runde oder zylinderförmige Locher gebildet, die das Substrat 100 vollständig durchdringen und einen Durchmesser zwischen bevorzugt einschließlich 20 μm und 100 μm, insbesondere zwischen einschließlich 25 μm und 60 μm aufweisen. Diese Locher sind zum Beispiel vollständig oder nur an lateralen Begrenzungsflachen gefüllt beziehungsweise beschichtet mit Kupfer, Nickel, Silber, Zinn, Zink, Wolfram und/oder Gold.
An der Trageroberseite 101 ist ferner eine zweite Haftvermittlungsschicht 9 aufgebracht, die beispielsweise eine Dicke zwischen einschließlich 400 nm und 800 nm aufweist und mit Zinn, mit Gold und Zinn oder mit einem Indium- haltigen Material geformt ist.
Gemäß Figur IH wird der bereitgestellte Trager 10 mit der zweiten Haftvermittlungsschicht 9 ferner etwa über ein Loten mit der ersten Haftvermittlungsschicht 8 elektrisch leitfahig verbunden. Nachfolgend wird das Aufwachssubstrat 25 von der Halbleiterschichtenfolge 1, zum Beispiel über ein Laserverfahren, entfernt. In Figur II ist dargestellt, dass die
Halbleiterschichtenfolge 1, die erste Anschlussschicht 3, die zweite Anschlussschicht 7b sowie die Haftvermittlungsschichten 8, 9 teilweise entfernt werden. Insbesondere wird eine Unterbrechung 13 in den Haftvermittlungsschichten 8, 9 und in der zweiten Anschlussschicht 7b gebildet, so dass die Durchkontaktierungen 30, 70 nunmehr elektrisch voneinander isoliert sind. Über der ersten Durchkontaktierung 13 erstreckt sich sowohl die erste als auch die zweite Haftvermittlungsschicht 8, 9 sowie eine Kontakterhohung 16, die vor dem Erzeugen der Unterbrechung 13 einen Teil der zweiten Anschlussschicht 7b bildete. Ferner sind laterale Begrenzungsflachen der Halbleiterschichtenfolge 1 von einer elektrischen Isolierschicht 14 bedeckt. Die Isolierschicht 14 besteht beispielsweise aus Siliziumoxid oder Siliziumnitrid und weist eine Dicke von zirka 100 nm auf.
Optional kann an einer dem Trager 10 abgewandten
Strahlungsaustrittsflache 21 der Halbleiterschichtenfolge 1 eine Aufrauung zur Verbesserung der Lichtauskopplung geformt werden. Außerdem ist es möglich, dass im Bereich der Unterbrechung 13 eine Dotierzone 18, zum Beispiel über Ionenimplantation oder Diffusionsdotierung, erzeugt ist. Über die Dotierzone 18 kann ein ESD-Schutz des Halbleiterchips 90 gebildet sein. Eine Dotierung der Dotierzone 18 betragt zum Beispiel zwischen einschließlich 10^ unol 10^1 1/cm^. Wird die Dotierzone 18 geformt, so ist das Substrat 100 bevorzugt mit einem Halbleitermateπal gebildet oder besteht aus einem solchen. Zum Beispiel ist durch die Dotierzone 18 ein definierter Widerstand gebildet, über den die Haftvermittlungsschichten 8, 9 an den Durchkontaktierungen 30, 70 elektrisch miteinander verbunden sind. Ebenso kann über die Dotierzone 18 und ein Material des Substrats 100 eine Diode, insbesondere eine Zener-Diode, ausgebildet sein.
Gemäß Figur IJ wird im Bereich der Unterbrechung 13 eine
Isolierschicht 14 aufgebracht. Etwa durch ein Aufdampfen wird ferner eine Brücke 15 erzeugt, die sich in die Unterbrechung 13 erstreckt und die Kontakterhohung 16 der ersten Durchkontaktierung 30 leitfahig mit der ersten Anschlussschicht 3 verbindet.
Optional kann über der Halbleiterschichtenfolge 1 ein Verguss 19 aufgebracht werden. Auch der Verguss 19 kann Strukturen zur Verbesserung der Lichtauskopplung aufweisen. Über den Verguss 19 kann der Halbleiterchip vor mechanischen und vor Umwelteinflüssen geschützt werden. Ebenso ist es möglich, dass der Verguss 19, zumindest stellenweise, ein Diffusionsmittel oder ein Konversionsmittel aufweist.
Bei dem in Figur IJ dargestellten Halbleiterchip 90 ist die Halbleiterschichtenfolge 1 jeweils über die Tragerunterseite 102 elektrisch kontaktiert. Ein Stromfluss erfolgt beispielsweise über die Durchkontaktierung 17, die Haftvermittlungsschichten 8, 9, die zweite Anschlussschicht 7a, 7b in einen beispielsweise n-dotierten, dem Trager 10 abgewandten Teil der Halbleiterschichtenfolge 1 hin zur aktiven Schicht 20 und von dort weiter über einen beispielsweise p-dotierten, dem Trager 10 zugewandten Teil der Halbleiterschichtenfolge 1, die erste Anschlussschicht 3, die Brücke 13, der Kontakterhohung 16 und der ersten Durchkontaktierung 30. Insbesondere die erste Anschlussschicht 3 überragt in einer lateralen Richtung die Halbleiterschichtenfolge 1, so dass eine elektrische Kontaktierung der ersten Anschlussschicht 3 über die Brücke 13 ermöglicht ist. Die erste Durchkontaktierung 30 sowie die Unterbrechung 13 sind also, in einer Richtung weg vom Trager 10, nicht von der Halbleiterschichtenfolge 1 überdeckt, sondern von dieser lateral beabstandet.
Beim Verfahren gemäß Figur 2A ist alternativ zu den
Verfahrensschritten gemäß Figur IH, II dargestellt, dass ein Teil der Halbleiterschichtenfolge 1 sowie der darauf aufgebrachten Schichten zur elektrischen Kontaktierung entfernt wird, solange die Halbleiterschichtenfolge 1 sich noch an dem Aufwachssubstrat 25 befindet.
Hieraus kann ein Halbleiterchip gemäß Figur 2B resultieren, bei dem sich über der ersten Durchkontaktierung 30 keine der Haftvermittlungsschichten 8, 9 und keine Kontakterhohung 16 befindet. Die Unterbrechung 13 erstreckt sich somit über die erste Durchkontaktierung 30 hinweg und befindet sich in direktem Kontakt mit dieser, wobei die erste Durchkontaktierung 30 bevorzugt bundig mit der Trageroberseite 101 abschließt.
Beim Ausfuhrungsbeispiel gemäß Figur 3 befinden sich die Durchkontaktierungen 30, 70 jeweils an den
Tragerseitenflachen 103, 107. Die Durchkontaktierungen 30, 70 sind beispielsweise durch ein Sagen des Substrates 100 des Tragers 10 frei gelegt. Beide Durchkontaktierungen 30, 70 sind in einer lateralen Richtung zum Beispiel von der Halbleiterschichtenfolge 1 beabstandet und somit von der Halbleiterschichtenfolge 1 nicht überdeckt. Abweichend von Figur 3 ist es auch möglich, dass nur eine der Durchkontaktierungen 30, 70 sich an Tragerseitenflachen 103, 107 befindet beziehungsweise an den Tragerseitenflachen 103, 107 frei liegt.
Beim Ausfuhrungsbeispiel gemäß Figur 4 erstreckt sich die Brücke 15 nicht in die Unterbrechung 13, sondern über die Unterbrechung 13 hinweg. Die Unterbrechung 13 ist hierbei durch einen evakuierten oder mit einem Gas, zum Beispiel Luft, gefüllten Hohlraum gebildet.
Beim Ausfuhrungsbeispiel gemäß Figur 5 ist die Unterbrechung 13 mit einer Füllung 17 gefüllt, die die Brücke 15 stutzt und in direktem Kontakt zu dieser steht. Die Füllung 17 ist zum Beispiel durch ein Epoxid gebildet.
Die hier beschriebene Erfindung ist nicht durch die Beschreibung anhand der Ausfuhrungsbeispiele beschrankt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausfuhrungsbeispielen angegeben ist.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2009 022 966.3, deren Offenbarungsgehalt hiermit durch Ruckbezug aufgenommen wird.

Claims

Patentansprüche
1. Oberflachenmontierbarer optoelektronischer
Halbleiterchip (90) mit - einem Trager (10) mit einer ersten elektrischen
Durchkontaktierung (30) und einer zweiten elektrischen Durchkontaktierung (70) durch den Trager (10) hindurch,
- einer Halbleiterschichtenfolge (1) mit zumindest einer aktiven Schicht (20), - einer ersten elektrischen Anschlussschicht (3) und einer zweiten elektrischen Anschlussschicht (7), die sich jeweils zumindest teilweise zwischen die Halbleiterschichtenfolge (1) und den Trager (10) erstrecken, wobei die Anschlussschichten (3, 7) lateral überlappen und durch eine Trennschicht (5) elektrisch voneinander isoliert sind, und wobei sich ein Teil der zweiten Anschlussschicht (7) über mindestens einen Durchbruch (4) weg von dem Trager (10) hindurch durch die erste Anschlussschicht (3) und durch die zumindest eine aktive Schicht (20) erstreckt,
- mindestens einer elektrisch leitfahigen
Haftvermittlungsschicht (8, 9), die sich zumindest stellenweise zwischen den Trager (10) und die Anschlussschichten (3, 7) erstreckt, - zumindest einer Unterbrechung (13) in der mindestens einen Haftvermittlungsschicht (8, 9), so dass durch die Haftvermittlungsschicht (8, 9) keine elektrische Verbindung zwischen den Durchkontaktierungen (30, 70) hergestellt ist, und - wenigstens einer Brücke (15), die die Unterbrechung (13) elektrisch überbrückt und die die erste Durchkontaktierung (30) elektrisch mit der ersten Anschlussschicht (3) verbindet, wobei die Unterbrechung (13) und mindestens die erste Durchkontaktierung (30) nicht von der Halbleiterschichtenfolge (1) überdeckt sind.
2. Optoelektronischer Halbleiterchip (90) nach Anspruch 1, bei dem die Halbleiterschichtenfolge (1) eine Dicke von höchstens 12 μm aufweist und bei dem die erste Anschlussschicht (3) die Halbleiterschichtenfolge (1) in einer lateralen Richtung überragt.
3. Optoelektronischer Halbleiterchip (90) nach Anspruch 1 oder 2, bei der der Trager (10) dazu eingerichtet ist, den Halbleiterchip (90) mechanisch zu tragen und bei dem der Trager (10) eine mittlere spezifische Wärmeleitfähigkeit von mindestens 20 W/ (m K) aufweist.
4. Optoelektronischer Halbleiterchip (90) nach einem der vorhergehenden Ansprüche, bei dem sich, in einer Richtung vom Trager (10) weg, über der ersten Durchkontaktierung (30) sowohl die mindestens eine Haftvermittlungsschicht (8, 9) als auch eine Kontakterhohung (16) erheben, wobei die
Kontakterhohung (16) mit einem anderen Material gebildet ist als die Haftvermittlungsschicht (8, 9), und wobei sich die Brücke (15) mindestens zum Teil in der Unterbrechung (13) befindet.
5. Optoelektronischer Halbleiterchip (90) nach einem der vorhergehenden Ansprüche, bei dem die Unterbrechung (13) oder mindestens eine der Unterbrechungen (13) zu mindestens 80 % oder vollständig mit einer dielektrischen Füllung (17) ausgefüllt ist und bei dem sich die Brücke (15) über die Füllung (17) erstreckt und stellenweise in direktem Kontakt mit der Füllung (17) steht.
6. Optoelektronischer Halbleiterchip (90) nach einem der vorhergehenden Ansprüche, bei dem die Unterbrechung (13) oder mindestens eine der Unterbrechungen (13) teilweise oder vollständig durch einen Hohlraum gebildet ist, der von der Brücke (15) überspannt ist.
7. Optoelektronischer Halbleiterchip (90) nach einem der vorhergehenden Ansprüche, bei dem die erste Durchkontaktierung (30) an einer der Halbleiterschichtenfolge (1) zugewandten Trageroberseite (101) des Tragers (10) frei von der mindestens einen
Haftvermittlungsschicht (8, 9) ist und bei dem sich die Brücke (15) im Bereich der Unterbrechung (13) naher an der Trageroberseite (101) befindet als die erste (3) und/oder die zweite Anschlussschicht (7) .
8. Optoelektronischer Halbleiterchip (90) nach einem der vorhergehenden Ansprüche, bei dem sich zwischen der Halbleiterschichtenfolge (1) und der ersten Anschlussschicht (3) ein erster Spiegel (2) und zwischen der ersten Anschlussschicht (3) und der zweiten Anschlussschicht (7) ein zweiter Spiegel (6) befindet .
9. Optoelektronischer Halbleiterchip (90) nach einem der vorhergehenden Ansprüche, bei dem die erste (30) und die zweite Durchkontaktierung (70) nicht von der Halbleiterschichtenfolge (1) überdeckt sind und/oder bei der die Durchkontaktierungen (30, 70) in einer lateralen Richtung stellenweise frei liegen.
10. Optoelektronischer Halbleiterchip (90) nach einem der vorhergehenden Ansprüche, bei dem der Trager (10) ein Halbleitermateπal aufweist und bei dem im Bereich der Unterbrechung (13) eine Dotierzone (18) im Trager (10) gebildet ist, wobei die Dotierzone (18) dazu eingerichtet ist, eine elektrische ESD-Schutzverbmdung zwischen der mit der zweiten Durchkontaktierung (70) leitfahig verbundenen Haftvermittlungsschicht (8, 9) und der ersten Durchkontaktierung (30) und/oder der Brücke (15) herzustellen .
11. Verfahren zur Herstellung eines oberflachenmontierbaren optoelektronischen Halbleiterchips (90) mit den Schritten : - Bereitstellen eines Aufwachssubstrates (25) und epitaktisches Wachsen einer Halbleiterschichtenfolge (1) mit mindestens einer aktiven Schicht (20) auf dem Aufwachssubstrat (25) , - Erzeugen eines oder mehrerer Durchbruche (4) m der Halbleiterschichtenfolge (1) von einer dem Aufwachssubstrat (25) abgewandten Seite der Halbleiterschichtenfolge (1) her, wobei der Durchbruch (4) die mindestens eine aktive Schicht (20) vollständig durchdringt, - Erzeugen einer ersten elektrischen Anschlussschicht (3) an der Halbleiterschichtenfolge (1), - Erzeugen einer elektrisch isolierenden Trennschicht (5) an der ersten Anschlussschicht (3) und an lateralen
Begrenzungsflachen des Durchbruchs (4),
- Erzeugen einer zweiten elektrischen Anschlussschicht (7) an der Trennschicht (5), wobei ein Teil der zweiten Anschlussschicht (7) den Durchbruch (4) ausfüllt,
- Bereitstellen eines Tragers (10) mit einer ersten elektrischen Durchkontaktierung (30) und einer zweiten elektrischen Durchkontaktierung (70) und mit mindestens zwei Kontaktstellen (12) zur elektrischen Kontaktierung des Halbleiterchips (90) an einer Tragerunterseite (102),
- Erzeugen mindestens einer elektrisch leitfahigen Haftvermittlungsschicht (8, 9) an einer der Tragerunterseite (102) abgewandten Trageroberseite (101) des Tragers (10) und/oder an der zweiten Anschlussschicht (7),
- Verbinden des Tragers (10) mit der Halbleiterschichtenfolge (1) über die Haftvermittlungsschicht (8, 9), wobei die
Trageroberseite (101) der Halbleiterschichtenfolge (1) zugewandt ist,
- Entfernen des Aufwachssubstrats (25) ,
- Erzeugen einer Unterbrechung (13) m der Haftvermittlungsschicht (8, 9), so dass die
Durchkontaktierungen (30, 70) über die
Haftvermittlungsschicht (8, 9) nicht elektrisch miteinander verbunden sind,
- teilweises Entfernen der Halbleiterschichtenfolge (1), so dass mindestens die erste Durchkontaktierung (30) und die Unterbrechung (13), in einer Richtung senkrecht zur Trageroberseite (102), von der Halbleiterschichtenfolge (1) freigelegt sind, und - Erzeugen einer Brücke (15), die die Unterbrechung (13) überbrückt und die erste Durchkontaktierung (30) elektrisch mit der ersten Anschlussschicht (3) verbindet .
12. Verfahren nach dem vorhergehenden Anspruch, wobei der Schritt des teilweisen Entfernens der Halbleiterschichtenfolge (1) vor dem Verbinden mit dem Trager (10) erfolgt.
13. Verfahren nach Anspruch 11, wobei der Schritt des teilweisen Entfernens der
Halbleiterschichtenfolge (1) nach dem Verbinden mit dem Trager (10) erfolgt.
14. Verfahren nach einem der Ansprüche 11 bis 13, wobei der Schritt des Erzeugens der Unterbrechung (13) nach dem Verbinden mit dem Trager (10) erfolgt.
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