RU2597071C2 - МЕТАЛЛИЧЕСКИЙ НАПОЛНИТЕЛЬ, РАЗДЕЛЯЮЩИЙ СЛОИ р- И n-ТИПА, ДЛЯ СВЕТОИЗЛУЧАЮЩИХ ДИОДОВ, МОНТИРУЕМЫХ МЕТОДОМ ПЕРЕВЕРНУТОГО КРИСТАЛЛА - Google Patents

МЕТАЛЛИЧЕСКИЙ НАПОЛНИТЕЛЬ, РАЗДЕЛЯЮЩИЙ СЛОИ р- И n-ТИПА, ДЛЯ СВЕТОИЗЛУЧАЮЩИХ ДИОДОВ, МОНТИРУЕМЫХ МЕТОДОМ ПЕРЕВЕРНУТОГО КРИСТАЛЛА Download PDF

Info

Publication number
RU2597071C2
RU2597071C2 RU2013156628/28A RU2013156628A RU2597071C2 RU 2597071 C2 RU2597071 C2 RU 2597071C2 RU 2013156628/28 A RU2013156628/28 A RU 2013156628/28A RU 2013156628 A RU2013156628 A RU 2013156628A RU 2597071 C2 RU2597071 C2 RU 2597071C2
Authority
RU
Russia
Prior art keywords
layer
electrode
metal layer
gap
conductivity
Prior art date
Application number
RU2013156628/28A
Other languages
English (en)
Other versions
RU2013156628A (ru
Inventor
Цзипу ЛЭЙ
Яцзюнь ВЭЙ
Александер Х. НИКЕЛ
Стефано СЧИАФФИНО
Дэниел Александер СТЕЙДЖЕРУОЛД
Original Assignee
Конинклейке Филипс Н.В.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Конинклейке Филипс Н.В. filed Critical Конинклейке Филипс Н.В.
Publication of RU2013156628A publication Critical patent/RU2013156628A/ru
Application granted granted Critical
Publication of RU2597071C2 publication Critical patent/RU2597071C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H01L2224/14051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451—Function
    • H01L2224/14515—Bump connectors having different functions
    • H01L2224/14517—Bump connectors having different functions including bump connectors providing primarily mechanical bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17517—Bump connectors having different functions including bump connectors providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Abstract

Структура (10) светоизлучающих диодов (СИДов) имеет полупроводниковые слои, включающие в себя слой p-типа, активный слой и слой n-типа. Слой p-типа имеет нижнюю поверхность, а слой n-типа имеет верхнюю поверхность, через которую излучается свет. Участки слоя p-типа и активного слоя стравливают, открывая слой n-типа. На поверхности СИДа формируют рисунок с помощью фоторезиста и на открытых поверхностях осаждают медь, формируя p- и n-электроды, находящиеся в электрическом контакте с соответствующими им полупроводниковыми слоями. Между p- и n-электродами имеется зазор. Для обеспечения механической поддержки полупроводниковых слоев в пределах зазора в зазоре формируют диэлектрический слой (34) с последующим заполнением зазора металлом (42). В металле формируют рисунок, чтобы сформировать столбиковые выводы (40, 42, 44), которые, по существу, покрывают нижнюю поверхность кристалла СИДа, но не замыкают электроды накоротко. По существу, равномерное покрытие поддерживает полупроводниковый слой во время последующих этапов обработки. Изобретение обеспечивает стойкую к механическим воздействиям опорную структуру и повышенное термическое сопротивление. 2 н. и 13 з.п. ф-лы, 9 ил.

Description

Область техники, к которой относится изобретение
Изобретение относится к светоизлучающим диодам (СИДам), в частности к СИДу, монтируемому методом перевернутого кристалла и имеющему стойкую к механическим воздействиям опорную структуру и повышенное термическое сопротивление.
Характеристика предшествующего уровня техники
СИДы, монтируемые методом перевернутого кристалла, желательны во многих применениях, поскольку в них не используется соединение проводами. Оба электрода находятся на нижней поверхности СИДа для непосредственного соединения с металлическими контактными площадками на кристаллодержателе. Соединение можно осуществлять с помощью ультразвуковой сварки, припоя, электропроводного клея или других средств. Свет выходит из поверхности СИДа, противоположной электродам.
В типичном перевернутом кристалле СИДа, эпитаксиальный слой p-типа является нижним слоем и вводится в контакт с нижним анодным электродом. Участок слоя p-типа и активный слой надо стравить, чтобы открыть нижнюю сторону эпитаксиального слоя n-типа, что позволяет соединение с нижним катодным электродом. Это травление создает распределенные сквозные отверстия сквозь слой p-типа, которые открывают нижнюю поверхность слоя n-типа. Затем сквозные отверстия изолируют, а в этих отверстиях осаждают металл для контакта со слоем n-типа.
Такая топография, как правило, достигается посредством сухого травления полупроводникового материала (например, GaN) в среде плазмы.
Металл, контактирующий со слоем n-типа, и металл, контактирующий со слоем p-типа, разделены зазорами. Поэтому механической опоры хрупких полупроводниковых слоев между металлическими электродами нет.
В конце обработки на уровне пластины, подложки для выращивания пластин СИДов утоняют и формируют индивидуальные кристаллы путем разделения. Затем электроды СИДа соединяют с металлическими контактными площадками на сегменте кристаллодержателя, на котором установлены многие другие СИДы. В качестве меры предотвращения утечки из полупроводниковых слоев известно введение диэлектрического материала-наполнителя на органической основе между полупроводниковыми слоями и кристаллодержателем. Такой процесс введения отнимает время, поскольку сегмент кристаллодержателя может служить опорой сотням СИДов.
Чтобы увеличить светоотдачу после соединения электродов СИДа с сегментом кристаллодержателя и введения наполнителя, подложку для выращивания удаляют и открывают тонкие полупроводниковые слои с типичной толщиной примерно 5 микрон. Такие структуры СИДов называют тонкопленочными СИДами, монтируемыми методом перевернутого кристалла (TFFC). Полупроводниковые слои весьма чувствительны и подвержены повреждениям, а процесс утонения и удаления подложек создает механические напряжения в полупроводниковых слоях. Таким образом, наполнитель необходим. Затем сегмент кристаллодержателя разделяют, создавая смонтированные приборы, готовые к следующему уровню - уровню корпусирования.
Материал наполнителя, такой как композиционный материал на основе силикона или эпоксидной смолы (например, формовочной композиции), неизбежно имеет некоторое несоответствие материала полупроводниковым слоям, такое как несоответствие коэффициента температурного расширения (КТР) и несоответствие модуля Юнга. Это ведет к отслаиванию или проблемам надежности во время циклического изменения температуры или в других условиях механических напряжений.
Необходим способ формирования TFFC, стойкого к внешним воздействиям и не требующего наполнителя для механической опоры.
Сущность изобретения
В одном варианте осуществления изобретения СИД, монтируемый методом перевернутого кристалла, формируют путем выращивания слоев n-типа, активного слоя, и слоев p-типа поверх подложки для выращивания. Затем стравливают участки слоев p-типа и активного слоя, открывая слой n-типа для электрического контакта. Потом формируют металлические электроды для слоев n-типа и слоев p-типа, где n- и p-электроды разделены зазорами во избежание короткого замыкания.
Чтобы обеспечить механическую опору нижней поверхности СИДа между электродами, боковые стенки и нижнюю поверхность зазора изолируют диэлектрическим слоем, а зазор заполняют металлом посредством электролитического осаждения. Металл, заполняющий зазор, электрически изолируют, по меньшей мере, от одного из электродов, чтобы предотвратить короткое замыкание. Когда электроды СИДа соединяют с контактными площадками кристаллодержателя, металл, заполняющий зазор, упирается в одну из контактных площадок. Поэтому вся нижняя поверхность СИДа оказывается, по существу, поддерживаемой совокупностью электродов и металла, заполняющего зазор, после монтажа СИДа на сегменте кристаллодержателя, тем самым исключая необходимость наполнителя. КТР и модуль Юнга металла гораздо ближе к КТР и модулю Юнга полупроводниковых слоев, чем к КТР и модулю Юнга материалов-наполнителей на органической основе, что значительно увеличивает надежность СИДа во время действия тепловых напряжений при эксплуатации.
При исключении процесса заполнения на уровне сегмента, на уровне пластины можно отрабатывать больше этапов корпусирования СИДа, что приводит к лучшей наращиваемости производства и дополнительному снижению производственных затрат. Можно привести пример, в котором пластины СИДов соединяют с пластиной-носителем посредством соответствующих контактных площадок электродов, выровненных надлежащим образом, или осажденную структуру делают достаточно толстой и механически жесткой для формирования пластинодержателя. СИДы на пластине-носителе затем обрабатывают одновременно на уровне пластины, например, путем удаления подложки для выращивания, придания шероховатости верхнему полупроводниковому слою для повышенной светоотдачи, герметизации СИДов и разделения для корпусирования на следующем уровне. Металл, по существу, покрывающий нижнюю поверхность полупроводниковых слоев, обеспечивает приемлемую механическую опору для полупроводниковых слоев во время обработки на уровне пластины.
Также описаны другие варианты осуществления способов и структур.
Краткое описание чертежей
На фиг.1 представлен упрощенный вид а разрезе полупроводниковых слоев СИДа, выращенных на подложке для выращивания. Каждый из слоя p-типа, активного слоя и слоя n-типа может содержать несколько слоев.
На фиг.2 изображены участки слоя p-типа и активного слоя, стравленные для обеспечения омического контакта со слоем n-типа с целью формирования перевернутого кристалла, а также диэлектрический слой и затравочный слой меди, сформированные поверх структуры.
На фиг.3 изображена упрощенная версия (для простоты толщина слоя p-типа и активного слоя не учтена) полупроводниковых слоев СИДа, имеющих сформированные на поверхности участки фоторезиста, после чего следуют этапы осаждения для формирования, по меньшей мере, слоя меди, находящегося в электрическом контакте со слоем n-типа и слоем p-типа.
На фиг.4 изображена структура согласно фиг.3 после удаления участков фоторезиста и после стравливания открытого затравочного слоя.
На фиг.5 изображен диэлектрический слой, изолирующий боковые стенки и нижнюю поверхность зазора между металлическими электродами.
На фиг.6 изображен затравочный слой золота, распыленный на поверхности диэлектрического слоя. Затем сформированы участки фоторезиста (не показаны), чтобы открыть те области затравочного слоя золота, где должно быть осаждено золото.
На фиг.7 изображена структура после осаждения золота на открытый затравочный слой и после стравливания затравочного слоя снова. Золото заполняет зазоры между медными электродами и покрывает участок n- и p-электродов.
На фиг.8 изображен кристалл с СИДами, смонтированными на пластину-кристаллодержатель для дальнейшей обработки.
На фиг.9 изображен участок кристалла с СИДами, имеющий другую конфигурацию электродов, в которой металл, заполняющий зазор, осуществляет электрический контакт со слоями и n-, и p-типа.
Элементы, обозначенные одинаковыми позициями на различных чертежах, могут быть одинаковыми или эквивалентными.
Подробное описание
На фиг.1-7 изображены сечения малого участка пластины СИДов, имеющей лишь единственный СИД, причем центральный участок единственного СИДа значительно приуменьшен в поперечном направлении, чтобы показать подробности боковых краев. Чтобы упростить описание, показан контакт только периферии слоя n-типа для каждого СИДа посредством электрода. В реальном устройстве, слой n-типа может вступать в контакт посредством распределенных электродов для улучшенного растекания тока.
На фиг.1 изображены полупроводниковые слои 10 GaN обычного СИДа, эпитаксиально выращенные на сапфировой подложке 12 и представленные в порядке выращивания следующим образом: слой зародышеобразования, слои, уменьшающие механические напряжения, n-слои 14, активные (излучающие свет) слои 16, p-слои 18 и любые другие полупроводниковые слои, которые используются для формирования СИДов. СИДы, сформированные на пластине, могут быть СИДами из AlInGaN, в зависимости от желаемой длины волны на желаемом пике. В альтернативном варианте, СИДы не обязательно должны быть на основе GaN, и возможен СИД любого другого типа, предусматривающий использование любого типа подложки для выращивания. Изобретение применимо к формированию любого СИДа в качестве перевернутого кристалла.
На фиг.2 показано, что на пластину нанесена маска, и она подвергнута сухому травлению для удаления p-слоев 18 и активных слоев 16 с краев СИДа, чтобы открыть поверхность n-слоев 16 вокруг периферии СИДа. Это делают для всех СИДов на пластине. Такой процесс является обычным для формирования перевернутого кристалла.
На фиг.2 также показан диэлектрический слой 20, такой как SiNx, осажденный на поверхности пластины, а потом протравленный обычными методами в областях 21a, чтобы открыть участок поверхности p-слоев 18, и в областях 21b и 21c, чтобы открыть участки поверхности n-слоев 14. Осаждение можно проводить посредством напыления покрытия. Можно использовать любой подходящий диэлектрический материал. Диэлектрический слой 20 покрывает боковые стенки окна в p-слоях 18 и активных слоях 16 и покрывает участок поверхности p-слоев 18.
На поверхности пластины сформирован затравочный слой 22 меди, который создает омический контакт с n- и p-слоями посредством окон в диэлектрическом слое 20 в областях 21a-21c. Во избежание миграции атомов Cu, между затравочным слоем 22 меди и полупроводниковыми слоями можно сформировать барьерный слой, такой как содержащий никель, вольфрам, хром, ванадий и/или титан. Затравочный слой 22 меди и барьерный слой можно осаждать по всей пластине с помощью любого из ряда хорошо известных методов, таких как химическое осаждение из паровой фазы (CVD), распыление и т.д.
Показанные на фиг.3-8 слои 10 GaN будут в нижеследующем тексте называться одним полупроводниковым слоем 10 GaN, а подложка для выращивания не показана для простоты изображения. Толщина p-слоев 18 и активных слоев 16 составляет лишь несколько микронов, например порядка 5 микрон, которые, по существу, являются планарной структурой по сравнению с гораздо более толстыми электродами с нанесенным покрытием (толщина которых, например, на порядок больше, т.е. составляет 50-100 микрон), описываемыми ниже. Поэтому высота полупроводниковой мезаструктуры (слоев 16 и 18), показанной на фиг.2, не показана на рассматриваемых сейчас чертежах для простоты изображения. Толщины различных слоев на чертежах показаны не в масштабе.
На фиг.3 участки 26 фоторезиста нанесены, и в них сформирован рисунок посредством обычных методов литографии, чтобы открыть только те участки затравочного слоя 22, на которые следует осуществить осаждение меди. Эти открытые области включают в себя области, где затравочный слой 22 меди электрически контактирует с полупроводниковыми слоями в областях 21a-21c, показанных на фиг.2. Вместо фоторезиста, в качестве маски можно использовать другие материалы, такие как оксид или нитрид.
Открытые участки затравочного слоя 22 затем подвергают осаждению меди 28 до желаемой толщины. Можно использовать различные и хорошо известные методы электролитического осаждения, при осуществлении которых затравочный слой 22 подключают к некоторому потенциалу, а пластину погружают в электролит для переноса атомов меди с электрода. Можно также использовать осаждение методом химического восстановления. Медь 28 предпочтительна для растекания тепла и растекания тока по поверхности СИДа. Можно использовать другие металлы и методы осаждения.
Затем поверх меди 28 осаждают тонкий слой 30 никеля и слой 32 золота, чтобы обеспечить соединительную поверхность сопряжения золота с контактными площадками кристаллодержателя.
На фиг.4 показано, что участки 26 фоторезиста удалены в растворе, оставляя зазоры 29, а открытый затравочный слой 22 затем стравлен с использованием обычных методов. Затравочный слой под медью 28 больше не будет различим отдельно.
Электрод из меди 28, электрически контактирующий с p-слоями, изолирован от электрода из меди 28, электрически контактирующего с n-слоями, посредством зазоров 29.
На фиг.5 показано, что затем обычными методами поверх пластины осаждают диэлектрический слой 34, например, SiNx и в нем формируют рисунок. Осаждение можно осуществлять посредством нанесения покрытия распылением или другого подходящего способа. Можно использовать любой подходящий материал с низкой К (диэлектрической постоянной). В диэлектрическом слое 34 формируют рисунок для покрытия поверхности боковых стенок и нижней поверхности в зазоре 29 между соседними электродами из осажденной меди 28. Диэлектрический слой 34 со сформированным рисунком также покрывает малую площадь на верхней поверхности слоя 32 золота, чтобы гарантировать, что стороны электродов с нанесенным покрытием не будут открыты, и обеспечить диэлектрическую поверхность для поддержания металлического слоя, описываемую ниже.
На фиг.6 показано, что на поверхности пластины напылен тонкий золотой затравочный слой 36.
Затем поверх затравочного слоя 36 в фоторезисте (не показан) формируют рисунок, открывая только те области, на которые должно быть осаждено золото.
Как показано на фиг.7, на открытый затравочный слой 36 затем электролитически осаждают золото в едином этапе электролитического осаждения, чтобы заполнить зазоры 29 (фиг.6), с соответствующим одновременным выращиванием и формированием столбиковых выводов для последующего крепления кристаллов. После удаления фоторезиста, открытый затравочный слой 36 затем снова стравливают, формируя следующие группы столбиковых выводов: 1) столбиковые выводы 40 из золота, электрически контактирующие со слоями n-типа посредством слоя 32 золота; 2) столбиковые выводы 42 из золота, электрически контактирующие со слоями p-типа посредством слоя 32 золота; и 3) столбиковые выводы 44 из золота поверх диэлектрического слоя 34, которые электрически изолированы и от слоев n-типа, и от слоев p-типа. Отметим, что столбиковые выводы 44 из золота выполнены лежащими поверх диэлектрического слоя 34 на электроде из меди 28 для слоев n-типа. Столбиковые выводы 44 из золота действуют как изолирующие буферы между недалеко отстоящими n- и p-электродами и обеспечивают механическую опору поверхности, следующей за зазором.
Предусматривая столбиковые выводы из золота, а не больший слой золота, можно легче соединять золото в выполненных из золота контактных площадках кристаллодержателя, когда осуществляют ультразвуковую сварку электродов СИДов с контактными площадками кристаллодержателя.
Получаемую пластину СИДов можно затем разделять для крепления кристаллов, или можно соединять с пластиной-носителем для дальнейшей обработки на уровне пластины. В альтернативном варианте, структуру слоя меди 28 можно сделать достаточно толстой и механически жесткой, чтобы она действовала как пластина-носитель для продолжения обработки с целью корпусирования на уровне пластины.
В одном варианте осуществления, показанном на фиг.8, каждый индивидуальный кристалл СИДа затем монтируют на пластину-кристаллодержатель 50, имеющую для каждого кристалла СИДа центральную контактную площадку 52 из золота для p-контакта и периферийную контактную площадку 54 из золота для n-контакта. Конфигурация контактных площадок и электродов может быть гораздо более сложной, чем показанная на фиг.8. Например, n-электроды для кристалла СИДа могут быть распределены по поверхности кристалла СИДа с помощью межсоединений через p-слои и активные слои, а контактные площадки на пластине-кристаллодержателе должны соответствовать местам электродов на кристалле СИДа. Тело 56 пластины-кристаллодержателя 50 может быть керамическим или может состоять из другого материала, обладающего подходящей теплопроводностью.
Полярности столбиковых выводов из золота на кристалле СИДа обозначены как p, n и d (для отсутствия полярности). Промежуток между столбиковыми выводами 40, 42, 44 из золота может быть очень малым, поскольку этот промежуток определяется маскированием для осаждения, которое можно сделать очень точным. Хотя столбиковый вывод 42 из золота, по меньшей мере, частично заполняющий зазор, может не быть расположенным вровень с другими столбиковыми выводами 40 и 44 из золота, столбиковый вывод 42 из золота обеспечивает механическую опору области зазора. Кроме того, благодаря относительно легко изменяемым характеристикам золота, ультразвуковая сварка электродов СИДа с контактными площадками кристаллодержателя сделает несколько более пологими любые высокие точки, обеспечивая, по существу, равномерный контакт по всей нижней поверхности кристалла СИДа. Следовательно, по существу, вся нижняя поверхность кристалла СИДа, по существу, равномерно опирается на столбиковые выводы из золота, обеспечивая надлежащую механическую опору для полупроводниковых слоев во время последующей обработки.
Контактные площадки 52 и 54 на пластине-кристаллодержателе 50 можно сформировать близко расположенными, не предъявляя при этом особые требования к допускам на размещение кристалла СИДа, поскольку столбиковые выводы 44 из золота электрически изолированы и не будут замыкаться накоротко, если некоторые столбиковые выступы 44 контактируют с металлической p-контактной площадкой 52, а некоторые контактируют с соседней металлической n-контактной площадкой 54 благодаря рассогласованию.
Помимо того что столбиковые выводы 42 из золота обеспечивают механическую опору за счет заполнения зазора между участками из меди 28, они также увеличивают проводимость контактной площадки 52 кристаллодержателя к слоям p-типа благодаря дополнительной площади электродов.
В одном варианте осуществления, кристаллы СИДов на пластине-кристаллодержателе 50 затем подвергают воздействию процесса отслаивания подложки лазером, в ходе которого сапфировая подложка для выращивания отслаивается после того, как кристалл СИДа подвергся воздействию лазерного импульса. Это создает высокое направленное вниз давление 55 на полупроводниковых слоях. Разрыв полупроводниковых слоев предотвращается благодаря металлической опоре из столбиковых выводов из золота, по существу, на всей задней поверхности кристалла СИДа.
Кристаллы СИДов затем подвергают процессу утонения, для чего можно использовать химико-механическую полировку (ХМП) или другой метод, который способствует утонению полупроводниковых слоев до всего лишь нескольких микронов. Открытой верхней поверхности затем придают шероховатость с помощью процесса травления, чтобы увеличить светоотдачу.
Кристаллы СИДов можно затем герметизировать, например, путем формования линз поверх всех кристаллов.
Пластину-кристаллодержатель 50 затем разделяют (например, распиливают), формируя индивидуальные СИДы.
На фиг.9 изображен еще один вариант осуществления конфигурации электродов на кристалле СИДа. Формирование столбиковых выводов не проводится. После осаждения меди 28 поверх полупроводниковых слоев для электрического контакта с n- и p-слоями, осаждают диэлектрический слой 34 и формируют в нем рисунок, открывая участки n- и p-электродов из меди 28. Затем осаждают затравочный слой меди (не показан) на поверхности и маскируют его фоторезистом, открывая только те участки, которые подлежат осаждению. Затем электролитически осаждают слой меди 70 поверх открытого затравочного слоя, заполняя зазор между электродами из меди 28. Затем на медь 70 электролитически осаждают слой 72 никеля и слой 74 золота. Потом на поверхности формируют рисунок из стандартного материала 80 маски для нанесения припоя, а на открытый слой 74 золота наносят пасту 78 припоя для крепления кристалла к контактным площадкам кристаллодержателя. При нагревании паста 78 припоя соединяется с контактными площадками кристаллодержателя.
Можно также предусмотреть другие конфигурации электродов.
При подаче питания на СИДы, через слои n-типа, лежащие поверх p-слоев и активных слоев, излучается свет. Металл электродов (например, барьерный слой золота или никеля) отражает свет обратно через СИД.
Имея подробно описанное изобретение, специалисты в данной области техники поймут, что - с учетом данного описания - в рамках существа описанного здесь изобретательского замысла в изобретение можно внести модификации. Поэтому не следует считать, что объем притязаний изобретения ограничен проиллюстрированными и описанными конкретными вариантами осуществления.

Claims (15)

1. Структура перевернутых кристаллов светоизлучающих диодов (СИДов), содержащая:
полупроводниковые слои, включающие в себя слой первой проводимости, активный слой и слой второй проводимости, причем полупроводниковые слои имеют нижнюю поверхность, обращенную к кристаллодержателю, и верхнюю поверхность, через которую излучается свет;
первый электрод напротив нижней поверхности, электрически соединенный со слоем первой проводимости;
второй электрод напротив нижней поверхности, электрически соединенный со слоем второй проводимости, причем между первым электродом и вторым электродом имеется, по меньшей мере, один зазор;
первый диэлектрический слой, изолирующий боковые стенки упомянутого, по меньшей мере, одного зазора; и
первый металлический слой, сформированный отдельно от первого электрода и второго электрода, причем первый участок первого металлического слоя, по меньшей мере, частично заполняет упомянутый, по меньшей мере, один зазор и электрически изолирован от второго электрода.
2. Структура по п. 1, в которой первый участок первого диэлектрического слоя покрывает участок второго электрода, а второй участок первого металлического слоя сформирован лежащим поверх первого участка первого диэлектрического слоя.
3. Структура по п. 2, в которой второй участок первого металлического слоя образует первую группу столбиковых выводов, которые контактируют с контактными площадками на кристаллодержателе.
4. Структура по п. 3, в которой первая группа столбиковых выводов электрически изолирована от первого электрода, второго электрода и первого участка первого металлического слоя.
5. Структура по п. 1, в которой слой первой проводимости содержит слой проводимости p-типа, а слой второй проводимости содержит слой проводимости n-типа, причем участки слоя проводимости p-типа и активного слоя удалены, чтобы открыть участок слоя проводимости n-типа для осуществления электрического контакта со вторым электродом.
6. Структура по п. 1, в которой первый металлический слой представляет собой осажденный металл.
7. Структура по п. 1, в которой первый металлический слой содержит столбиковые выводы, лежащие поверх первого электрода и второго электрода.
8. Структура по п. 1, в которой структура дополнительно содержит кристаллодержатель, имеющий контактные площадки, причем первый электрод, второй электрод и участки первого металлического слоя соединены с упомянутыми контактными площадками.
9. Структура по п. 1, в которой первый участок первого металлического слоя, по меньшей мере, частично заполняющий упомянутый, по меньшей мере, один зазор, электрически соединен с первым электродом посредством второго участка первого металлического слоя, продолжающегося по краю первого диэлектрического слоя.
10. Структура по п. 1, в которой структура дополнительно содержит кристаллодержатель, имеющий контактные площадки, причем первый электрод, второй электрод и участки первого металлического слоя соединены с упомянутыми контактными площадками,
при этом участки первого металлического слоя образуют столбиковые выводы, лежащие поверх первого электрода и второго электрода, и
при этом столбиковые выводы поверх второго электрода электрически изолированы от первого участка первого металлического слоя, по меньшей мере, частично заполняющего упомянутый, по меньшей мере, один зазор.
11. Структура по п. 10, в которой столбиковые выводы поверх первого электрода электрически соединены с первым электродом и первым участком металлического слоя.
12. Структура по п. 1, в которой первый металлический слой механически поддерживает полупроводниковые слои.
13. Структура по п. 1, в которой кристаллодержатель представляет собой пластину-кристаллодержатель, имеющую множество установленных на ней перевернутых кристаллов СИДов, причем первый металлический слой, по меньшей мере, частично механически поддерживает полупроводниковые слои, когда первый электрод, второй электрод и первый металлический слой соединены с контактными площадками пластины-кристаллодержателя во время обработки множества СИДов на уровне пластины.
14. Способ формирования структуры перевернутых кристаллов светоизлучающих диодов (СИДов), заключающийся в том, что:
формируют полупроводниковые слои, включающие в себя слой первой проводимости, активный слой и слой второй проводимости, причем полупроводниковые слои имеют нижнюю поверхность, обращенную к кристаллодержателю, и верхнюю поверхность, через которую излучается свет;
травят участки слоя первой проводимости и активного слоя, открывая участок слоя второй проводимости;
формируют первый электрод напротив нижней поверхности, электрически соединенный со слоем первой проводимости;
формируют второй электрод напротив нижней поверхности, электрически соединенный со слоем второй проводимости, причем между первым электродом и вторым электродом имеется, по меньшей мере, один зазор;
формируют первый диэлектрический слой, изолирующий боковые стенки упомянутого, по меньшей мере, одного зазора; и
формируют первый металлический слой, формируемый отдельно от первого электрода и второго электрода, причем первый участок первого металлического слоя, по меньшей мере, частично заполняет упомянутый, по меньшей мере, один зазор и электрически изолирован от второго электрода.
15. Способ по п. 14, в котором первый участок первого диэлектрического слоя покрывает участок второго электрода, а второй участок первого металлического слоя формируют лежащим поверх первого участка первого диэлектрического слоя.
RU2013156628/28A 2011-05-24 2012-04-25 МЕТАЛЛИЧЕСКИЙ НАПОЛНИТЕЛЬ, РАЗДЕЛЯЮЩИЙ СЛОИ р- И n-ТИПА, ДЛЯ СВЕТОИЗЛУЧАЮЩИХ ДИОДОВ, МОНТИРУЕМЫХ МЕТОДОМ ПЕРЕВЕРНУТОГО КРИСТАЛЛА RU2597071C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201161489280P 2011-05-24 2011-05-24
US61/489,280 2011-05-24
PCT/IB2012/052062 WO2012160455A1 (en) 2011-05-24 2012-04-25 P-n separation metal fill for flip chip leds

Publications (2)

Publication Number Publication Date
RU2013156628A RU2013156628A (ru) 2015-06-27
RU2597071C2 true RU2597071C2 (ru) 2016-09-10

Family

ID=46148910

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2013156628/28A RU2597071C2 (ru) 2011-05-24 2012-04-25 МЕТАЛЛИЧЕСКИЙ НАПОЛНИТЕЛЬ, РАЗДЕЛЯЮЩИЙ СЛОИ р- И n-ТИПА, ДЛЯ СВЕТОИЗЛУЧАЮЩИХ ДИОДОВ, МОНТИРУЕМЫХ МЕТОДОМ ПЕРЕВЕРНУТОГО КРИСТАЛЛА

Country Status (9)

Country Link
US (3) US9219209B2 (ru)
EP (1) EP2715813B1 (ru)
JP (1) JP5990574B2 (ru)
KR (1) KR101932996B1 (ru)
CN (1) CN103548162B (ru)
BR (1) BR112013029686A2 (ru)
RU (1) RU2597071C2 (ru)
TW (1) TWI569469B (ru)
WO (1) WO2012160455A1 (ru)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816383B2 (en) * 2012-07-06 2014-08-26 Invensas Corporation High performance light emitting diode with vias
DE102014102292A1 (de) * 2014-02-21 2015-08-27 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauelements
CN105591006A (zh) * 2014-10-20 2016-05-18 展晶科技(深圳)有限公司 覆晶式led封装体
US9896777B2 (en) 2015-10-30 2018-02-20 Essential Products, Inc. Methods of manufacturing structures having concealed components
US10158164B2 (en) 2015-10-30 2018-12-18 Essential Products, Inc. Handheld mobile device with hidden antenna formed of metal injection molded substrate
US10741486B2 (en) 2016-03-06 2020-08-11 Intel Corporation Electronic components having three-dimensional capacitors in a metallization stack
WO2018223391A1 (en) * 2017-06-09 2018-12-13 Goertek. Inc Micro-led array transfer method, manufacturing method and display device
US11183616B2 (en) * 2018-09-26 2021-11-23 Lumileds Llc Phosphor converter structures for thin film packages and method of manufacture
CN112968094B (zh) * 2020-07-13 2022-03-01 重庆康佳光电技术研究院有限公司 一种倒装led芯片及其制备方法、显示面板
CN114284413B (zh) * 2021-12-30 2023-04-11 江苏第三代半导体研究院有限公司 半导体器件的电极制作方法及半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020171087A1 (en) * 1999-12-22 2002-11-21 Lumileds Lighting, U.S., Llc III-nitride light-emitting device with increased light generating capability
RU2231171C1 (ru) * 2003-04-30 2004-06-20 Закрытое акционерное общество "Инновационная фирма "ТЕТИС" Светоизлучающий диод
US20070114557A1 (en) * 2004-03-05 2007-05-24 Gelcore, Llc Flip-chip light emitting diode device without sub-mount
KR100752719B1 (ko) * 2006-08-16 2007-08-29 삼성전기주식회사 플립칩용 질화물계 발광다이오드
US20100044743A1 (en) * 2008-08-21 2010-02-25 Cheng-Yi Liu Flip chip light emitting diode with epitaxial strengthening layer and manufacturing method thereof

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2720635B2 (ja) * 1991-06-27 1998-03-04 日本電気株式会社 半導体発光素子の製造方法
JP4457427B2 (ja) * 1999-03-18 2010-04-28 ソニー株式会社 半導体発光装置とその製造方法
US6885035B2 (en) * 1999-12-22 2005-04-26 Lumileds Lighting U.S., Llc Multi-chip semiconductor LED assembly
US6957899B2 (en) * 2002-10-24 2005-10-25 Hongxing Jiang Light emitting diodes for high AC voltage operation and general lighting
US20040211972A1 (en) * 2003-04-22 2004-10-28 Gelcore, Llc Flip-chip light emitting diode
US7285801B2 (en) * 2004-04-02 2007-10-23 Lumination, Llc LED with series-connected monolithically integrated mesas
WO2006035664A1 (ja) 2004-09-27 2006-04-06 Matsushita Electric Industrial Co., Ltd. 半導体発光素子、その製造方法及びその実装方法、並びに発光装置
US7736945B2 (en) 2005-06-09 2010-06-15 Philips Lumileds Lighting Company, Llc LED assembly having maximum metal support for laser lift-off of growth substrate
TWI294694B (en) * 2005-06-14 2008-03-11 Ind Tech Res Inst Led wafer-level chip scale packaging
JP5162909B2 (ja) * 2006-04-03 2013-03-13 豊田合成株式会社 半導体発光素子
US7714348B2 (en) * 2006-10-06 2010-05-11 Ac-Led Lighting, L.L.C. AC/DC light emitting diodes with integrated protection mechanism
CN101578714B (zh) * 2007-08-03 2011-02-09 松下电器产业株式会社 发光装置
US9634191B2 (en) * 2007-11-14 2017-04-25 Cree, Inc. Wire bond free wafer level LED
US20090173956A1 (en) * 2007-12-14 2009-07-09 Philips Lumileds Lighting Company, Llc Contact for a semiconductor light emitting device
KR101497953B1 (ko) * 2008-10-01 2015-03-05 삼성전자 주식회사 광추출 효율이 향상된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US7875984B2 (en) * 2009-03-04 2011-01-25 Koninklijke Philips Electronics N.V. Complaint bonding structures for semiconductor devices
JP2011071339A (ja) * 2009-09-25 2011-04-07 Toyoda Gosei Co Ltd 発光素子
KR101007137B1 (ko) * 2010-03-08 2011-01-10 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
JP5356312B2 (ja) * 2010-05-24 2013-12-04 株式会社東芝 半導体発光装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020171087A1 (en) * 1999-12-22 2002-11-21 Lumileds Lighting, U.S., Llc III-nitride light-emitting device with increased light generating capability
RU2231171C1 (ru) * 2003-04-30 2004-06-20 Закрытое акционерное общество "Инновационная фирма "ТЕТИС" Светоизлучающий диод
US20070114557A1 (en) * 2004-03-05 2007-05-24 Gelcore, Llc Flip-chip light emitting diode device without sub-mount
KR100752719B1 (ko) * 2006-08-16 2007-08-29 삼성전기주식회사 플립칩용 질화물계 발광다이오드
US20100044743A1 (en) * 2008-08-21 2010-02-25 Cheng-Yi Liu Flip chip light emitting diode with epitaxial strengthening layer and manufacturing method thereof

Also Published As

Publication number Publication date
KR101932996B1 (ko) 2018-12-27
WO2012160455A1 (en) 2012-11-29
CN103548162A (zh) 2014-01-29
US20140061714A1 (en) 2014-03-06
US9219209B2 (en) 2015-12-22
JP2014515557A (ja) 2014-06-30
US20160126436A1 (en) 2016-05-05
US20170373235A1 (en) 2017-12-28
CN103548162B (zh) 2016-11-09
RU2013156628A (ru) 2015-06-27
JP5990574B2 (ja) 2016-09-14
EP2715813A1 (en) 2014-04-09
EP2715813B1 (en) 2019-07-24
US9722161B2 (en) 2017-08-01
KR20140030264A (ko) 2014-03-11
TW201301564A (zh) 2013-01-01
US10170675B2 (en) 2019-01-01
TWI569469B (zh) 2017-02-01
BR112013029686A2 (pt) 2017-01-17

Similar Documents

Publication Publication Date Title
RU2597071C2 (ru) МЕТАЛЛИЧЕСКИЙ НАПОЛНИТЕЛЬ, РАЗДЕЛЯЮЩИЙ СЛОИ р- И n-ТИПА, ДЛЯ СВЕТОИЗЛУЧАЮЩИХ ДИОДОВ, МОНТИРУЕМЫХ МЕТОДОМ ПЕРЕВЕРНУТОГО КРИСТАЛЛА
US7736945B2 (en) LED assembly having maximum metal support for laser lift-off of growth substrate
JP6745323B2 (ja) メタライゼーション層の下に応力緩和層を有するｌｅｄ
US8241932B1 (en) Methods of fabricating light emitting diode packages
US9722137B2 (en) LED having vertical contacts redistributed for flip chip mounting
JP5899225B2 (ja) Ｌｅｄのためのｐｅｃバイアス技術
US20150144870A1 (en) Semiconductor light-emitting device
TW201547053A (zh) 形成發光裝置的方法
WO2013081328A1 (en) Light emitting diode package and method of manufacturing light emitting diode package
KR20210131954A (ko) 반도체 발광소자에 전원을 공급하는 방법
KR20140031641A (ko) 반도체 발광소자

Legal Events

Date Code Title Description
PC41 Official registration of the transfer of exclusive right

Effective date: 20190823

PD4A Correction of name of patent owner