KR20140030264A - 플립 칩 led를 위한 p-n 분리 금속 충진 - Google Patents

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알렉산더 에이치. 닉켈
스테파노 스키아피노
다니엘 알렉산더 스테이거월드
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코닌클리케 필립스 엔.브이.
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Abstract

발광 다이오드(LED) 구조체(10)는, p-형 층, 활성층 및 n-형 층을 포함하는 반도체 층을 갖는다. p-형 층은 하부 표면을 갖고, n-형 층은 광이 통과하여 방출되는 상부 표면을 갖는다. p-형 층 및 활성층의 일부를 식각해 내어 n-형 층을 노출시킨다. LED의 표면은 포토레지스트로 패터닝되고, 노출된 표면 위에 구리를 도금하여, 그들의 각 반도체 층과 전기적으로 접촉하는 p 및 n 전극을 형성한다. n 및 p 전극 사이에 갭이 존재한다. 갭들 사이의 반도체 층의 기계적 지지를 제공하기 위해, 갭에 유전체 층(34)을 형성한 다음, 갭을 금속(42)으로 충진한다. 금속을 패터닝하여, LED 다이의 하부 표면을 실질적으로 덮지만 전극들을 단락시키지 않는 스터드 범프(40,42,44)를 형성한다. 실질적으로 균일한 커버리지가 이후의 공정 단계들 동안에 반도체 층을 지지한다.

Description

플립 칩 LED를 위한 P-N 분리 금속 충진{P-N SEPARATION METAL FILL FOR FLIP CHIP LEDS}
본 발명은 발광 다이오드(LED), 및 특히 튼튼한 기계적 지지 구조체 및 개선된 내열성을 갖는 플립 칩 LED에 관한 것이다.
플립 칩 LED는 와이어 본딩을 사용하지 않으므로 다수의 응용에서 바람직하다. 두 전극은 모두 서브마운트 상의 금속 패드에 직접 접합하기 위해 LED의 하부 표면 상에 배치된다. 접합은 초음파 접합, 납땜, 도전성 접착제 또는 다른 수단에 의해 달성될 수 있다. 광은 전극들에 대향하는 LED의 표면에서 나온다.
통상적인 LED 플립 칩에서, 에피택셜 p-형 층은 하부 층이며 하부 애노드 전극과 접촉한다. 에피택셜 n-형 층의 밑면을 노출시키기 위해 p-형 층 및 활성층의 일부를 식각해 내어야 하며, 이로 인해 하부 캐소드 전극까지 연결이 가능하다. 상기 식각은 n-형 층의 하부 표면을 노출시키는, p-형 층을 통한 분산된 비아들을 생성한다. 이어서 비아 개구부들을 절연시키고, n-형 층에 접촉하기 위해 개구부들에 금속을 퇴적한다.
상기 지형은 플라즈마 환경에서 반도체 재료(예를 들어, GaN)를 건식-식각함으로써 통상적으로 달성된다.
n-형 층에 접촉하는 금속 및 p-형 층에 접촉하는 금속은 갭에 의해 분리된다. 따라서, 금속 전극들 간의 취성(brittle) 반도체 층의 기계적 지지가 존재하지 않는다.
웨이퍼 레벨 공정의 말기에서, LED 웨이퍼의 성장 기판은 박화되며 개별 다이가 싱귤레이션(singulation)에 의해 형성된다. 이어서, LED 전극은 다른 다수의 LED가 실장된, 서브마운트 타일 상의 금속 패드에 접합된다. 반도체 층의 파손을 방지하기 위해, 반도체 층과 서브마운트 사이에 유전체의 유기계 언더필(underfill) 재료를 주입하는 것이 공지되어 있다. 서브마운트 타일이 수백 개의 LED를 지지할 수 있으므로 상기 주입 공정은 시간 소모적이다.
광 추출을 증가시키기 위해, LED 전극이 서브마운트 타일에 접합되고 언더필이 주입된 후에, 성장 기판을 제거하여 통상적인 두께가 약 5 ㎛인 얇은 반도체 층을 노출시킨다. 이러한 LED 구조체는 박막 플립 칩(TFFC) LED로 지칭된다. 반도체 층은 매우 약해서 파손되기 쉽고, 박화 및 기판 제거 공정은 반도체 층 상에 응력을 생성한다. 따라서, 언더필이 요구된다. 이어서, 서브마운트 타일을 싱귤레이션하여, 실장된 디바이스가 다음 레벨의 패키징을 위한 준비가 되도록 한다.
실리콘 또는 에폭시계 복합체 재료(예를 들어, 몰딩 화합물)와 같은 언더필 재료는 본질적으로 열팽창 계수(CTE) 불일치 및 탄성 계수(Young's modulus) 불일치와 같은, 반도체 층과의 일부 재료 불일치를 갖는다. 이는 온도 사이클링 또는 다른 응력 조건 동안 박리 또는 다른 신뢰성 문제를 야기한다.
요구되는 것은 기계적 지지를 위한 언더필을 필요로 하지 않고 튼튼한 TFFC를 형성하는 기술이다.
본 발명의 한 실시형태에서, 플립 칩 LED는 성장 기판 위에 n-형 층, 활성층 및 p-형 층을 성장시킴으로써 형성된다. 이어서, p-형 층 및 활성층의 일부를 식각해내어 전기적 접촉을 위한 n-형 층을 노출시킨다. 이어서, n-형 층 및 p-형 층을 위한 금속 전극을 형성하고, 상기에서 n 및 p 전극은 단락을 방지하기 위해 갭에 의해 분리된다.
전극들 간의 LED의 하부 표면의 기계적 지지를 제공하기 위해, 갭의 측벽 및 하부 표면은 유전체 층으로 절연되고, 갭은 전기도금에 의해 금속으로 충진된다. 갭을 충진하는 금속은 단락을 방지하기 위해 적어도 하나의 전극으로부터 전기적으로 절연된다. LED 전극이 서브마운트의 패드에 접합될 경우, 갭을 충진하는 금속은 패드중 하나와 인접한다. 따라서, LED의 전체 하부 표면은 서브마운트 타일 상에 LED를 탑재한 후에 전극, 및 갭을 충진하는 금속의 조합에 의해 실질적으로 지지되어, 언더필에 대한 필요성이 없어진다. 따라서, 언더필의 결점이 방지된다. 금속의 CTE 및 탄성 계수는 유기계 언더필 재료의 CTE 및 탄성 계수보다 반도체 층의 CTE 및 탄성 계수에 훨씬 더 가까워서, 작동 중에 열 응력이 발생하는 동안 LED의 신뢰성을 크게 증가시킨다.
타일 레벨 언더필 공정을 없앰으로써, 더 많은 LED 패키징 단계가 웨이퍼 레벨에서 처리될 수 있어서, 더 향상된 생산 확장성 및 추가 제조 원가 절감의 결과를 초래한다. 실시예는, LED 웨이퍼가 상응하는 전극 패드가 적절히 배열된 캐리어 웨이퍼에 접합되거나, 도금된 구조체가 충분히 두껍고 기계적으로 단단하여 웨이퍼 캐리어를 형성하는 것이다. 이어서, 예를 들어 성장 기판을 제거하고, 광 추출을 증가시키기 위해 상부 반도체 층을 조면화하고, LED를 캡슐화하고, 다음 레벨 패키징을 위해 싱귤레이션함으로써, 캐리어 웨이퍼 상의 LED를 웨이퍼 레벨에서 동시에 가공한다. 반도체 층의 하부 표면을 사실상 덮는 금속은 웨이퍼 레벨 가공 중에 반도체 층에 대해 양호한 기계적 지지를 제공한다.
방법 및 구조체의 다른 실시형태가 또한 설명된다.
도 1은 성장 기판상에 성장시킨 LED 반도체 층의 간소화한 단면도이다. p-형 층, 활성층 및 n-형 층은 각각 복수의 층들을 포함할 수 있다.
도 2는 p-형 층 및 활성층의 일부가 식각되어, n-형 층에 대한 오믹 콘택을 가능하게 하여 플립 칩을 형성하고, 구조체 위에 유전체 층 및 구리 시드 층이 형성된 것을 예시한다.
도 3은 표면 위에 포토레지스트 부분이 형성된 다음, 적어도, 도금 단계에 의해 n-형 층 및 p-형 층에 전기적으로 접촉하는 구리층이 형성된 LED 반도체 층(p-형 층 및 활성층의 두께는 간소화를 위해 무시함)의 간소화된 도면을 예시한다.
도 4는 포토레지스트 부분이 벗겨진 후 및 노출된 시드 층이 식각된 후의 도 3의 구조체를 예시한다.
도 5는 금속 전극들 간의 갭의 측벽 및 하부 표면을 절연하는 유전체 층을 예시한다.
도 6은 유전체 층의 표면상에 스퍼터링된 금 시드 층을 예시한다. 이어서, 포토레지스트 부분(미도시)을 형성하여 금이 도금될 금 시드 층 영역을 노출시킨다.
도 7은 노출된 시드 층이 금으로 도금된 후 및 시드 층이 에치백(etched back)된 후의 구조체를 예시한다. 금은 구리 전극들 간의 갭을 충진하고 n 및 p 전극의 일부를 덮는다.
도 8은 추가 가공을 위해 서브마운트 웨이퍼에 실장된 LED 칩을 예시한다.
도 9는 갭을 충진하는 금속에 의해 n 및 p-형 층 모두에 전기적 접촉이 이루어지는, 다른 전극 구성을 갖는 LED 다이의 일부를 예시한다.
각종 도면에서 동일한 숫자로 표시된 요소들은 동일하거나 동등할 수 있다.
도 1-7은 단일 LED만을 도시하는 LED 웨이퍼의 작은 부분의 단면을 예시하며, 상기에서 단일 LED의 중심부는 측부 에지의 상세사항을 도시하기 위해 횡방향으로 크게 감소시킨다. 설명을 간소화하기 위해, 각 LED의 n-형 층의 주변부만 전극에 접촉한다. 실제 디바이스에서, n-형 층은 개선된 전류 확산을 위해 분산된 전극과 접촉할 수 있다.
도 1은 사파이어 기판(12) 위에 에피택셜 성장시킨 종래의 LED 반도체 GaN 층(10)을 예시하며, 성장시킨 층의 순서대로 핵 형성층, 응력 완화 층, n-층(14), 활성층(16)(광 방출), p-층(18), 및 LED를 형성하기 위해 사용된 임의의 다른 반도체 층을 나타낸다. 웨이퍼 상에 형성된 LED는 원하는 피크 파장에 따라, AlInGaN LED일 수 있다. 이와 달리, LED는 GaN계일 필요가 없으며 임의의 종류의 성장 기판을 이용한 임의의 다른 종류의 LED일 수 있다. 본 발명은 플립 칩으로서 임의의 LED를 형성하는데 적용할 수 있다.
도 2는 웨이퍼를 마스킹하고 건식 식각하여 LED의 에지에서 p-층(18) 및 활성층(16)을 제거하여, LED의 주변부 근방의 n-층(16)의 표면을 노출시킴을 예시한다. 상기는 웨이퍼 상의 모든 LED에 대해 수행된다. 상기 공정은 플립 칩을 형성하는 종래의 방법이다.
도 2는 또한, 웨이퍼의 표면 위에 퇴적된 다음, p-층(18)의 표면의 일부를 노출시키기 위해 영역(21a)에서 및 n-층(14)의 표면의 일부를 노출시키기 위해 영역(21b 및 21c)에서 종래의 기술을 이용하여 식각된, SiNx와 같은 유전체 층(20)을 도시한다. 퇴적은 스프레이 코팅에 의한 것일 수 있다. 임의의 적절한 유전체 재료를 사용할 수 있다. 유전체 층(20)은 p-층(18) 및 활성층(16)의 개구부의 측벽을 덮고 p-층(18)의 표면의 일부를 덮는다.
웨이퍼의 표면 위에 구리 시드 층(22)이 형성되며, 이로 인해 영역(21a-21c)에서 유전체 층(20)의 개구부를 통해 n 및 p 층에 오믹 콘택하게 된다. Cu 원자의 이동을 방지하기 위해, 예를 들어 니켈, 텅스텐, 크롬, 바나듐 및/또는 티타늄을 포함하는 배리어 층을 구리 시드 층(22)과 반도체 층 사이에 형성할 수 있다. 구리 시드 층(22) 및 배리어 층은 CVD, 스퍼터링 등과 같은 다수의 공지된 임의의 기술을 이용하여 전체 웨이퍼 위에 퇴적될 수 있다.
도 3-8에서, 간소화를 위해, GaN 층(10)은 이후에 단일 반도체 GaN 층(10)으로 지칭될 것이며 성장 기판은 무시된다. p-층(18) 및 활성층(16)의 두께는 단지 예를 들어 대략 5 ㎛의 수 ㎛ 이며, 이는 하기 설명된 훨씬 더 두꺼운 도금된 전극(예를 들어, 대략 50-100 ㎛)에 비해 본질적으로 평면이다. 따라서, 도 2에 도시된 반도체 메사(mesa)(층(16 및 18))의 높이는 간소화를 위해 무시된다. 도면의 각종 층들의 두께는 축척대로 그려지지 않았다.
도 3에서, 포토레지스트 부분(26)을 퇴적하고 종래의 리소그래피 기술에 의해 패터닝하여 구리로 도금될 시드 층(22) 부분만 노출시킨다. 상기 노출된 영역은 구리 시드 층(22)이 도 2의 영역(21a-21c)에서 반도체 층과 전기적으로 접촉하는 영역을 포함한다. 포토레지스트 대신에 마스크로서 산화물 또는 질화물과 같은 다른 유전체 재료를 사용할 수 있다.
이어서, 시드 층(22)의 노출된 일부를 바람직한 두께까지 구리(28)로 도금시킨다. 다양한 공지된 전기도금 기술을 이용할 수 있으며, 상기에서 시드 층(22)은 전위(potential)에 커플링되고, 웨이퍼는 전극으로부터 구리 원자를 전달하기 위해 전해질에 담겨진다. 무전해 도금을 또한 이용할 수 있다. 구리(28)는 LED 표면 위에서의 열 확산 및 전류 확산에 유리하다. 다른 금속 및 퇴적 기술을 이용할 수 있다.
이어서, 서브마운트 패드에 양호한 접합 계면을 제공하기 위해 얇은 니켈 층(30) 및 금 층(32)이 구리(28) 위에 도금된다.
도 4에서, 포토레지스트 부분(26)을 용액에서 벗겨내고, 갭(29)을 남겨서, 종래의 기술을 이용하여 노출된 시드층(22)을 식각해 낸다. 구리(28) 아래의 시드 층은 더 이상 별도로 식별되지 않을 것이다.
p-층에 전기적으로 접촉하는 구리(28) 전극은 갭(29)에 의해, n-층에 전기적으로 접촉하는 구리(28) 전극으로부터 분리된다.
도 5에서, 이어서, 예를 들어 SiNx인 유전체 층(34)을 웨이퍼 위에 퇴적하고, 종래의 기술을 이용하여 패터닝한다. 퇴적은 스프레이 코팅 또는 다른 적절한 방법에 의한 것일 수 있다. 임의의 적절한 저유전율(low-K(유전 상수)) 재료를 사용할 수 있다. 유전체 층(34)은, 인접한 구리(28) 도금된 전극들 사이의 갭(29)의 측벽 및 하부 표면을 덮도록 패터닝된다. 패터닝된 유전체 층(34)은 또한, 하기 설명된 바와 같이, 도금된 전극의 측부가 노출되지 않는 것을 보장하고 금속층을 지지하기 위한 유전체 표면을 제공하도록 금 층(32)의 상부 표면 위의 작은 영역을 덮는다.
도 6에서, 얇은 금 시드 층(36)이 웨이퍼 표면 위에 스퍼터링된다.
이어서, 포토레지스트(미도시)를 시드 층(36)위에서 패터닝하여 금으로 도금될 영역만 노출시킨다.
도 7에 도시된 바와 같이, 이어서, 노출된 시드 층(36)을 단일 전기 도금 단계에서 금으로 전기도금하여 등각 성장으로 갭(29)을 충진하고(도 6) 이후의 다이 부착 도포를 위해 스터드 범프(stud bumps)를 동시에 형성한다. 포토레지스트 제거 후에, 이어서, 노출된 시드 층(36)을 에치백하여 하기 그룹의 금 스터드 범프를 형성한다: 1)금 층(32)을 통해 n-형 층에 전기적으로 접촉하는 금 스터드 범프(40); 2)금 층(32)을 통해 p-형 층에 전기적으로 접촉하는 금 스터드 범프(42); 및 3)n-형 층 및 p-형 층 모두로부터 전기적으로 절연된 유전체 층(34) 위의 금 스터드 범프(44). 금 스터드 범프(44)는 n-형 층을 위한 구리(28) 전극 상의 유전체 층(34) 위에 놓여 형성됨을 주목한다. 금 스터드 범프(44)는 근접하게 이격된 n 및 p 전극들 간의 분리 버퍼로서 작용하고 갭에 이웃하는 표면에 대한 기계적 지지를 제공한다.
금 스터드 범프를 제공함으로써, 더 큰 금 층보다는, LED 전극을 서브마운트 패드에 초음파 접합할 경우 서브마운트 금 패드에 금이 더 용이하게 녹아든다.
이어서, 수득된 LED 웨이퍼는 다이 부착을 위해 싱귤레이션될 수 있거나, 웨이퍼 레벨에서의 추가 가공을 위해 캐리어 웨이퍼에 바인딩될 수 있다. 이와 달리, 구리(28) 층 구조체는 계속되는 웨이퍼 레벨 패키징 가공을 위해 캐리어 웨이퍼로서 작용하도록 충분히 두껍고 기계적으로 단단할 수 있다.
한 실시형태에서, 도 8에 도시된 바와 같이, 이어서, 각 LED 다이에 대해, p-콘택용 중심 금 패드(52) 및 n-콘택용 주변 금 패드(54)를 갖는 서브마운트 웨이퍼(50) 상에 각 개별 LED 다이가 탑재된다. 콘택 패드 및 전극 구성은 도 8에 도시된 것보다 훨씬 더 복잡할 수 있다. 예를 들어, LED 다이를 위한 n-전극은 p-층 및 활성층을 통하는 비아에 의해 LED 다이의 표면 위에 분산될 수 있으며, 서브마운트 웨이퍼 상의 패드는 LED 다이 상의 전극의 위치에 상응할 것이다. 서브마운트 웨이퍼(50)의 몸체(56)는 세라믹, 또는 다른 적절한 열 도전성 재료일 수 있다.
LED 다이 상의 금 스터드 범프의 극성은 p,n 및 d(극성이 없을 경우)로 지정된다. 금 스터드 범프들(40,42,44) 간의 간격은 매우 정밀하게 이루어질 수 있는, 도금을 위한 마스킹에 의해 결정되므로 매우 작을 수 있다. 비록, 갭을 적어도 부분적으로 충진하는 금 스터드 범프(42)는 다른 금 스터드 범프(40 및 44)와 함께 평면이 아닐 수 있지만, 금 스터드 범프(42)는 갭 영역의 기계적 지지를 제공한다. 또한, 금의 비교적 가단성(malleable)인 특성으로 인해, 서브마운트 패드에 LED 전극을 초음파 접합하면 임의의 고점(high point)을 다소 평탄화하여, LED 다이의 전체 하부 표면 위에 실질적으로 균일한 접촉을 제공한다. 따라서, LED 다이의 실질적으로 전체 하부 표면은 금 스터드 범프에 의해 실질적으로 균일하게 지지되어, 이후의 가공 중에 반도체 층에 대해 양호한 기계적 지지를 제공한다.
금 스터드 범프(44)는 전기적으로 분리되고, 오정렬로 인해 범프(44)의 일부가 p-금속 패드(52)에 접촉하고 일부가 인접한 n-금속 패드(54)에 접촉하는 경우에 단락되지 않을 것이므로, 서브마운트 웨이퍼(50) 상의 패드(52 및 54)는 LED 다이의 배치에 대한 과도한 공차(tolerance) 요건 없이 조밀하게 형성될 수 있다.
금 스터드 범프(42)가 구리(28) 사이의 갭을 충진함으로써 기계적 지지를 제공하는 것에 추가하여, 이들은 또한, 추가된 전극 영역으로 인해 p-형 층에 대한 서브마운트 패드(52)의 도전성을 증가시킨다.
한 실시형태에서, 이어서, 서브마운트 웨이퍼(50) 상의 LED 다이에 기판 레이저 리프트-오프(lift-off) 공정을 수행하며, 상기에서 사파이어 성장 기판은 LED 다이에 레이저 펄스를 수행한 후에 리프트-오프된다. 상기는 반도체 층 상에 하향 고압(55)을 생성한다. LED 다이의 사실상 전체 배면 위의 금 스터드 범프 금속 지지체로 인해 반도체 층은 파손이 방지된다.
이어서, LED 다이에 박화 공정을 수행하며, 이는 화학적-기계적 연마(CMP) 또는 다른 기술을 이용할 수 있고, 반도체 층을 단지 수 ㎛로 박화한다. 이어서, 식각 공정을 이용하여 노출된 상부 표면을 조면화하여 광 추출을 증가시킨다.
이어서, 예를 들어 모든 다이 위에 렌즈를 몰딩함으로써 LED 다이를 캡슐화할 수 있다.
이이서, 서브마운트 웨이퍼(50)를 싱귤레이션하여(예를 들어, 소잉하여(sawed)) 개별 LED를 형성한다.
도 9는 LED 다이 상의 전극 구성의 다른 실시형태를 예시한다. 스터드 범프가 형성되지 않는다. n 및 p 층에 전기적으로 접촉하기 위해 반도체 층 위에 구리(28)를 도금한 후에, 유전체 층(34)을 퇴적하고 패터닝하여 n 및 p 구리(28) 전극의 일부를 노출시킨다. 이어서, 표면 위에 구리 시드 층(미도시)을 퇴적하고 포토레지스트로 마스킹하여 도금될 부분만 노출시킨다. 이어서, 노출된 시드 층 위에 구리(70) 층을 전기도금하여 구리(28) 전극들 간의 갭을 충진한다. 이어서, 구리(70)를 니켈 층(72) 및 금 층(74)으로 도금한다. 이어서, 표면 위에 종래의 납땜 마스크 재료(80)를 패터닝하고, 서브마운트의 패드에의 다이 부착을 위해 노출된 금 층(74)에 납땜 페이스트(78)를 도포한다. 가열시, 납땜 페이스트(78)가 서브마운트 패드에 접합한다.
다른 전극 구성도 또한 고려된다.
LED에 전원이 인가될 경우, p-층 및 활성층 위에 놓인 n-형 층을 통해 광이 방출된다. 전극 금속(예를 들어, 금 또는 니켈 배리어 층)은 LED를 통해 광을 재반사한다.
본 발명을 상세히 설명하였지만, 당업자는 본 개시에 있어서, 본 명세서에 설명된 신규한 개념의 사상으로부터 벗어남이 없이 본 발명에 대한 변형이 이루어질 수 있음을 이해할 것이다. 따라서, 본 발명의 범위가 예시 및 설명된 특정 실시형태로 제한되는 것을 의도하지 않는다.

Claims (19)

  1. 발광 다이오드(LED) 플립 칩 구조체로서,
    제1 도전 층, 활성층 및 제2 도전 층을 포함하는 반도체 층들 - 상기 반도체 층들은 서브마운트를 마주보는 하부 표면 및 광이 통과하여 방출되는 상부 표면을 가짐 -;
    상기 하부 표면에 대향하며 상기 제1 도전 층에 전기적으로 연결된 제1 전극;
    상기 하부 표면에 대향하며 상기 제2 도전 층에 전기적으로 연결된 제2 전극 - 상기 제1 전극과 상기 제2 전극 사이에 적어도 하나의 갭이 존재함 -;
    상기 적어도 하나의 갭의 측벽을 절연시키는 제1 유전체 층; 및
    상기 제1 전극 및 상기 제2 전극과 별도로 형성된 제1 금속 층 - 상기 제1 금속 층의 제1 부분은 상기 적어도 하나의 갭을 적어도 부분적으로 충진하고 상기 제2 전극으로부터 전기적으로 절연됨 -
    을 포함하는 발광 다이오드(LED) 플립 칩 구조체.
  2. 제1항에 있어서, 상기 제1 유전체 층의 제1 부분은 상기 제2 전극의 일부를 덮고, 상기 제1 금속 층의 제2 부분은 상기 제1 유전체 층의 상기 제1 부분 위에 놓여 형성되는 발광 다이오드(LED) 플립 칩 구조체.
  3. 제2항에 있어서, 상기 제1 금속 층의 상기 제2 부분은 상기 서브마운트 상의 패드들에 접촉하는 제1 그룹의 스터드 범프(stud bump)를 형성하는 발광 다이오드(LED) 플립 칩 구조체.
  4. 제3항에 있어서, 상기 제1 그룹의 스터드 범프는 상기 제1 전극, 상기 제2 전극 및 상기 제1 금속 층의 상기 제1 부분으로부터 전기적으로 절연되는 발광 다이오드(LED) 플립 칩 구조체.
  5. 제1항에 있어서, 상기 제1 도전 층은 p-형 도전 층을 포함하고 상기 제2 도전 층은 n-형 도전 층을 포함하며, 상기 p-형 도전 층 및 활성층의 일부는 제거되어, 상기 제2 전극에 전기적 접촉을 하기 위한 n-형 도전 층의 일부를 노출시키는 발광 다이오드(LED) 플립 칩 구조체.
  6. 제1항에 있어서, 상기 제1 금속 층은 도금된 금속인 발광 다이오드(LED) 플립 칩 구조체.
  7. 제1항에 있어서, 상기 제1 금속 층은 상기 제1 전극 및 상기 제2 전극 위에 놓인 스터드 범프들을 포함하는 발광 다이오드(LED) 플립 칩 구조체.
  8. 제1항에 있어서, 상기 구조체는 패드들을 갖는 서브마운트를 더 포함하며, 상기 제1 전극, 상기 제2 전극, 및 상기 제1 금속 층의 일부가 상기 패드들에 접합되는 발광 다이오드(LED) 플립 칩 구조체.
  9. 제1항에 있어서, 상기 적어도 하나의 갭을 적어도 부분적으로 충진하는 상기 제1 금속 층의 상기 제1 부분은, 상기 제1 유전체 층의 에지 위에 연장된 상기 제1 금속 층의 제2 부분에 의해 상기 제1 전극에 전기적으로 연결되는 발광 다이오드(LED) 플립 칩 구조체.
  10. 제1항에 있어서, 상기 구조체는 패드들을 갖는 서브마운트를 더 포함하며, 상기 제1 전극, 상기 제2 전극, 및 상기 제1 금속 층의 일부가 상기 패드들에 접합되고,
    상기 제1 금속 층의 일부는, 상기 제1 전극 및 상기 제2 전극 위에 놓인 스터드 범프들을 형성하며,
    상기 제2 전극 위의 스터드 범프들은 상기 적어도 하나의 갭을 적어도 부분적으로 충진하는 상기 제1 금속 층의 상기 제1 부분으로부터 전기적으로 절연되는 발광 다이오드(LED) 플립 칩 구조체.
  11. 제10항에 있어서, 상기 제1 전극 위의 상기 스터드 범프들은 상기 제1 전극, 및 상기 금속 층의 상기 제1 부분에 전기적으로 연결되는 발광 다이오드(LED) 플립 칩 구조체.
  12. 제1항에 있어서, 상기 제1 금속 층은 상기 반도체 층들을 적어도 부분적으로 기계적으로 지지하는 발광 다이오드(LED) 플립 칩 구조체.
  13. 제1항에 있어서, 상기 서브마운트는 복수의 LED 플립 칩이 그 위에 탑재된 서브마운트 웨이퍼이며, 상기 제1 금속 층은, 상기 복수의 LED의 웨이퍼 레벨 가공 중에 상기 제1 전극, 상기 제2 전극, 및 상기 제1 금속 층이 상기 서브마운트 웨이퍼의 패드들에 접합될 경우 상기 반도체 층들을 적어도 부분적으로 기계적으로 지지하는 발광 다이오드(LED) 플립 칩 구조체.
  14. 발광 다이오드(LED) 플립 칩 구조체를 형성하는 방법으로서,
    제1 도전 층, 활성층 및 제2 도전 층을 포함하는 반도체 층들을 형성하는 단계 - 상기 반도체 층들은 서브마운트를 마주보는 하부 표면, 및 광이 통과하여 방출되는 상부 표면을 가짐 -;
    상기 제1 도전 층 및 활성층의 일부를 식각하여 상기 제2 도전 층의 일부를 노출시키는 단계;
    상기 하부 표면에 대향하며 상기 제1 도전 층에 전기적으로 연결된 제1 전극을 형성하는 단계;
    상기 하부 표면에 대향하며 상기 제2 도전 층에 전기적으로 연결된 제2 전극을 형성하는 단계 - 상기 제1 전극과 상기 제2 전극 사이에 적어도 하나의 갭이 존재함 -;
    상기 적어도 하나의 갭의 측벽을 절연시키는 제1 유전체 층을 형성하는 단계; 및
    상기 제1 전극 및 상기 제2 전극과 별도로 형성된 제1 금속 층을 형성하는 단계 - 상기 제1 금속 층의 제1 부분은 상기 적어도 하나의 갭을 적어도 부분적으로 충진하고 상기 제2 전극으로부터 전기적으로 절연됨 -
    를 포함하는 방법.
  15. 제14항에 있어서, 상기 제1 유전체 층의 제1 부분은 상기 제2 전극의 일부를 덮고, 상기 제1 금속 층의 제2 부분은 상기 제1 유전체 층의 상기 제1 부분 위에 놓여 형성되는 방법.
  16. 제15항에 있어서, 상기 제1 금속 층의 상기 제2 부분은 상기 서브마운트 상의 패드들에 접촉하는 제1 그룹의 스터드 범프를 형성하는 방법.
  17. 제16항에 있어서, 상기 제1 그룹의 스터드 범프는 상기 제1 전극, 상기 제2 전극, 및 상기 제1 금속 층의 상기 제1 부분으로부터 전기적으로 절연되는 방법.
  18. 제14항에 있어서, 상기 구조체는:
    패드들을 갖는 서브마운트를 더 포함하며, 상기 제1 전극, 상기 제2 전극, 및 상기 제1 금속 층의 일부가 상기 패드들에 접합되고,
    상기 제1 금속 층의 일부는 상기 제1 전극 및 상기 제2 전극 위에 놓인 스터드 범프들을 형성하고,
    상기 제2 전극 위의 상기 스터드 범프들은 상기 적어도 하나의 갭을 적어도 부분적으로 충진하는 상기 제1 금속 층의 상기 제1 부분으로부터 전기적으로 절연되는 방법.
  19. 제18항에 있어서, 상기 제1 전극 위의 상기 스터드 범프들은 상기 제1 전극, 및 상기 금속 층의 상기 제1 부분에 전기적으로 연결되는 방법.
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