EP1614155A2 - Teststruktur zur elektrischen ueberpruefung der tiefen von trench-aetzungen in einem soi wafer und zugehoerige arbeitsverfahren - Google Patents

Teststruktur zur elektrischen ueberpruefung der tiefen von trench-aetzungen in einem soi wafer und zugehoerige arbeitsverfahren

Info

Publication number
EP1614155A2
EP1614155A2 EP04728158A EP04728158A EP1614155A2 EP 1614155 A2 EP1614155 A2 EP 1614155A2 EP 04728158 A EP04728158 A EP 04728158A EP 04728158 A EP04728158 A EP 04728158A EP 1614155 A2 EP1614155 A2 EP 1614155A2
Authority
EP
European Patent Office
Prior art keywords
trench
etching
island
islands
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04728158A
Other languages
English (en)
French (fr)
Inventor
Ralf Lerner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
X Fab Semiconductor Foundries GmbH
Original Assignee
X Fab Semiconductor Foundries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE2003117748 external-priority patent/DE10317748B4/de
Application filed by X Fab Semiconductor Foundries GmbH filed Critical X Fab Semiconductor Foundries GmbH
Publication of EP1614155A2 publication Critical patent/EP1614155A2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Definitions

  • the invention relates to a test structure (claim 1) or to methods for checking trench etching (trench etching) in SOI wafers (claim 2, 3 or 10).
  • trench isolation In order to integrate logic elements at the low voltage level and high voltage power elements in one and the same silicon circuit, it is necessary to isolate chip areas with significantly different potentials from one another.
  • One option is dielectric isolation using etched and refilled trenches (trench isolation).
  • a vertically acting insulation between component and substrate is realized by a buried (horizontal) insulating layer (usually a silicon dioxide, but also other insulating layers in essence). Lateral-acting insulation is achieved by etching a trench up to the buried insulating layer and then refilling the deep trench with insulating layers or with an insulating layer (insulating trench).
  • planarization step e.g. A suitable etching process or chemical mechanical polishing (CMP) will level the surface, cf. the illustration in FIG. 3 (prior art).
  • Too long etching in turn causes an etching attack on the lower side walls of the etched trenches due to backscattering of the etching ions and must be avoided if possible.
  • the etching time should not be made excessively long.
  • the aim of this is to increase the technological security when etching these trenches, to avoid rejects and to save costs.
  • the invention is intended to make it possible to easily check the depth of trenches achieved in an etching process on a test structure without having to measure the exact depth.
  • the task is solved with a test structure.
  • a series of contiguous islands is constructed so that each is surrounded by a trench after the etching.
  • the trench has different widths, varying in steps from island to island, including a width that occurs in the active circuit.
  • Part of the surrounding trench of each island forms a common piece with the trench of the neighboring island. This part (or this section) has a
  • the respective common section of the trenches of the respective (downward) neighboring island has the width dimension of the next narrower trench.
  • Section of the trenches of the respective (upwards) neighboring island has the width dimension of the next wider trench.
  • a mixture of different widths along the row of trenches can also be specified via the mask (can be prepared using a mask).
  • the etching rate depends to a certain extent on the width of the trenches to be etched.
  • the wider the trench the better the exchange of the etching species takes place and the greater the etching rate.
  • the wider trenches become already etched through (to the buried insulating layer), while the narrower trenches or narrow trenches have not yet been completely etched down to the buried oxide layer.
  • a sufficiently deep etching can be checked and checked by an electrical measurement between two neighboring islands across the common (between them) isolation trench.
  • the measurement of "electrical continuity" can extend to conductivity, resistance, or the resulting current at a fixed voltage or the resulting voltage at a fixed current. All are a technical type of electrical outlet.
  • the conductivity or resistance is measured successively between the individual islands, e.g. starting with the island of the narrowest trench and / or between each island and the surrounding area of the semiconductor wafer. This makes it possible to determine which of the isolation trenches have already been etched through (apart from the buried isolation layer) and which have not.
  • Such a test structure can be used to check that the etching is sufficiently deep (all trenches that are wider than the trench of the active circuit, which is designated as the reference trench) and also the reference trench itself is etched through on the insulating layer. The remaining trenches of the test structure, those with smaller widths than the reference trench, have not been etched through, i.e. they have not yet reached the buried insulating layer.
  • Figure 1a shows a test structure schematically in plan view.
  • Figure 1 b is a sectional view of the test structure of Figure 1 a, wherein isolation trenches have already been introduced after a certain etching time.
  • FIG. 2 illustrates the electrical measurement from island to island via an enlarged test trench, which has not yet been etched through and has an aspect ratio of z / y (width to depth).
  • Figure 3 is a trench in an active circuit on the SOI.
  • FIG. 1 shows a top view and a sectional view of a series of contiguous, square island areas A to E.
  • the borders of the island areas characterize the isolation trenches 16 to 20 which have different widths after the etching.
  • the trench widths a to e between the individual islands increase from island A to island E too. This also increases the etching rate according to the width of the trenches formed.
  • the etching rate as ⁇ y / ⁇ t is specified via the opening width z of a mask.
  • An insulating layer 1 is designed, for example, as silicon dioxide and carries the active semiconductor layer 2. This semiconductor can be silicon, for example.
  • a carrier substrate under the insulating layer 1 is indicated by dots.
  • the insulating layer is then a BOX layer (Buried Oxide).
  • Figure 3 is a symbolic reference.
  • the remaining disk area surrounding the trenches or the islands is designated by S.
  • the width of the trenches 16 to 21 is numbered a to e in the sectional illustration in FIG. 1b, e larger than a.
  • FIG. 3 A section of an already filled insulating trench in a carrier substrate, as a “handle wafer”, is shown in FIG. 3. This structure is known as such and is only intended here are therefore explained to illustrate an example of the reference trench or the width or the depth of the reference trench of the active circuit resulting therefrom during the etching.
  • the handle wafer has a carrier substrate 3, a buried insulating layer 1 as a box, which can be silicon dioxide, for example, and an active silicon layer 2.
  • the active layer is often also called “device wafer” or component wafer.
  • a trench structure 8 is used as an insulating trench (Trench) with two insulating layers 4 provided laterally on the left and right and an original width d for insulation
  • the left and right fields 6 and 7, which are both active silicon regions and can be at different potentials, are isolated, according to the high voltage of a power component
  • the vertical insulation takes over the box, the horizontal insulation takes over the two insulating layers 4. They are filled with a possibly conductive filling layer 5 and extend to the BOX layer.
  • the surface of the component is leveled by a removal process or polishing process, that is to say planarized.
  • the depth of the trench structure which has a width d and has not yet been provided with insulation layers 4 and filler layer 5, is lowered to the BOX, so that the horizontal insulation then interacts with the vertical insulation (the box layer 1) via the insulation layers 4 then introduced and together achieve horizontal-vertical isolation. Regions 6 and 7 are completely electrically isolated from one another. The insulation is measured by the dielectric strength (thickness and structure) of the insulating layers 4 and 1.
  • test structure according to FIG. 1a in plan view allows the isolation trench etching of, for example, the described trench structure 8 according to FIG. 3 to be checked. It is arranged at a different location on the SOI pane.
  • FIG. 1 a can define the mask openings, which then lead to etching depths which look after a predetermined etching time in the “device wafer” as the cross section according to FIG. 1 b shows. This is the preparation of the test structure created during the isolation trench etching ,
  • etching depths Two etching depths are to be described here, which can be recognized from the heights h16 and h2.
  • the thickness of the device disk h2 is in the trenches 19, 20 and 21 to Box layer 1 reduced. This etching depth is therefore h2.
  • the etching depth in the narrower trench 16, which surrounds the island A, is only small as h2-h16. There remains a bottom web h16 of the device disc, just as in the case of the trenches 17 and 18 of width b and c, which are each wider in stages.
  • the connected series of islands A to E are assigned to each other and each separated by a trench. They are related in the sense that they belong together functionally, but each island is of course separated from the other island by at least one ditch section.
  • a square trench surrounds one island and a section of this trench of one island and another section of the next trench of the next island are common.
  • the common section of the trench can have a width which either corresponds to the width of the wider trench or to the width of the narrower trench.
  • the width of the respective trench in FIG. 1a increases from left to right.
  • the common section between two neighboring islands is dimensioned here so that the wider trench separates the neighboring islands, so the trench width b separates the islands A and B, although island A only the trench width a in the remaining area as a separation from the rest Disk area S owns.
  • This disk area S thus surrounds the island A on three sides, the island B only on two sides. Both are at least partially surrounding each island with respect to the disk area S.
  • the widest trench width "e" is already achieved between the islands D and E, so that the right trench section with the reference number z (generally for the width of the trench) is no longer wider than the left trench section e between the islands D and E.
  • the width increases in stages from left to right from island to island.
  • a section of the trench surrounding each island has the described common piece with the trench that surrounds the neighboring island.
  • This respective piece has a width which corresponds to the width of the trench of the (right) neighboring island, viewed from left to right in FIG. 1a. Viewing and executing from right to left is also possible.
  • the trench between the islands D and E has the smaller width, namely the width "d", which has the trench that surrounds the island D.
  • the trench section between islands A and B is of width a, not of width b.
  • the trench width in the common trench section is therefore determined by one or the adjacent trench width.
  • One of the widths a to e corresponds at least essentially to a trench width of the active circuit, here in the example the trench width d of the (still unfilled, not laterally isolated) trench structure 8 from FIG. 3.
  • the trench thus obtained is the trench 19, which likewise has the width d , If it is etched down onto the oxide layer 1 in the etching process, this also corresponds to a correct etching depth in the active circuit between the islands 6, 7 to be isolated in the active “device wafer”.
  • the test structure according to FIG. 1a after the etching process according to FIG. 1b, is used. It is applied to the process disk and the electrical resistance can be measured between two neighboring islands in accordance with FIG. 2 in order to obtain an assessment of the sufficient or sufficient depth of the etched insulating trench with the size of the amounts (the measured values) get the active "device wafer".
  • Figure 2 illustrates two electrodes, which are symbolically placed on two island areas. These two islands are adjacent and separated by a ditch. It can be any ditch of Figure 1a and any pair of islands that are adjacent. The resistance between the two islands is measured via the electrodes. The electrical transmission as either current, resistance or conductance, or the transmission behavior with an impressed constant current and measured voltage between the electrodes gives measured values. These measured values are based on the remaining thickness of the “device wafer” under the already etched trench of the depth y.
  • Y is a function of time, y (t), the speed at which the depth of the trench is etched is a function of that Width z
  • the resulting measured values of the passage for example the resistance, show which trench has already been lowered down to the oxide layer would result in a very high resistance when measuring between islands C and D, while the measurement between islands A and B, that is to say via the remaining web under the trench 17, would result in a significantly lower resistance value in the electrical measurement.
  • the electrical measurement takes place successively, i.e. for all neighboring island pairs, not necessarily one after the other, only not simultaneously for all neighboring islands.
  • the measurement of one island to the substrate surface, which surrounds these islands at least on two or three sides can also be carried out.
  • the measurement can be carried out after an etching has been carried out, in order to obtain conclusions about the period of etching used and the result achieved, by electrical measurement of the test structure.
  • the etching can also be interrupted in sections to enable a measurement and to check the progress of the etching. Both lead to the fact that the isolation trench etching has been checked and that it has been ensured that the etching through has been achieved, but that the time required has not been too long.
  • a subsequent measurement of trench depths in the active area is also achieved via the test structure.
  • all contiguous island areas A to E are delimited from the outside to the disk area S, which corresponds at least to the width e of the widest trench.
  • each island is electrically separated from the remaining disk area S at an early stage, so that only the common sections between the respective islands, that is to say the widths a to e, are available for the control measurement.
  • a frame-like delimitation of the individual islands from the pane area is achieved at an early stage by rapidly etching down the widest trench, and then successively etching down the other, gradually narrowing trench sections between the individual islands.
  • the tests for the relevant trench depth are carried out non-destructively, only by electrical measurement and after the trench structure has been formed, no further mechanical work steps are necessary which interfere with the pane and the manufacturing process of the pane.
  • the accuracy of the resistance measurement is also not important, since the dimension of the trench and the remaining web are not to be measured, but only require an interpretation that could correspond to a threshold value.
  • a very high and characteristic resistance which stands for an isolation trench etched through to the oxide layer, is to be distinguished from a low resistance, which results with remaining webs. It's quick and easy to determine.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Eine einfach zu handhabende und sichere Erkennung des Zeitpunktes der Durchätzung von Isoliergräben auf die vergrabene Isolierschicht ist gesucht. Die technologische Sicherheit bei der Ätzung dieser Gräben soll erhöht, Ausschuß vermieden und Kosten eingespart werden können. Vorgeschlagen wird eine Teststruktur zur Überprüfung einer Isoliergrabenätzung in einer SOI Scheibe, wobei die Teststruktur nach einer Ätzung von Isoliergräben eine Reihe von zusammenhängenden Inseln aufweist, von der jede Insel mit einem Graben umgeben ist, welcher Graben von Insel zu Insel (A, B; B, C) von anderer Breite ist, unter Einschluss einer - in einer aktiven Schaltung als Isoliergraben vorkommenden - Grabenbreite. Ein Abschnitt des umgebenden Grabens (a, b) jeder Insel (A, B) bildet ein gemeinsames Stück mit dem Graben der benachbarten Insel. Der jeweilige Abschnitt hat bei den inneren Inseln die Breite des benachbarten Grabens mit dem nächst-größeren bzw. nächst-kleineren Breitenmaß in der Reihe.

Description

Teststruktur zur elektrischen Ueberpruefung der Tiefen von Trench-Aetzungen in einem SOI-Wafer und zugehoerige Arbeitsverfahren
Die Erfindung befasst sich mit einer Teststruktur (Anspruch 1) oder mit Verfahren zur Überprüfung von Trenngrabenätzungen (Trenchätzungen) in SOI Scheiben (Anspruch 2, 3 oder 10).
Zur Integration von Logikelementen auf Niederspannungs-Ebene und Hochspannungs- Leistungselementen in ein und demselben Siliziumschaltkreis ist es erforderlich, Chipbereiche mit deutlich unterschiedlichen Potentialen voneinander zu isolieren. Eine Möglichkeit ist die dielektrische Isolation mittels geätzter und wiederaufgefüllter Gräben (Trench-Isolation). Dabei wird eine vertikal wirkende Isolation zwischen Bauelement und Substrat durch eine vergrabene (horizontale) isolierende Schicht (üblicherweise ein Siliziumdioxid, vom Wesen her aber auch andere isolierende Schichten) realisiert. Eine lateral wirkende Isolierung wird erreicht durch ein Ätzen eines Grabens (Trench) bis auf die vergrabene isolierende Schicht und ein anschließendes Wiederauffüllen des tiefen Grabens mit isolierenden Schichten oder mit einer isolierenden Schicht (Isoliergraben).
Es kann aber auch nur ein Teil des geätzten Grabens durch das isolierende Material aufgefüllt werden. Der übrige Teil wird dann durch eine leitende Füllschicht aufgefüllt, z.B. Polysilizium. Durch ein sich anschließendes Planarisieren, einen sogenannten Planarisierungsschritt, z.B. ein geeignetes Ätzverfahren oder ein chemischmechanisches Polieren (CMP) wird eine Einebnung der Oberfläche erreicht, vgl. dazu die Darstellung in Figur 3 (Stand der Technik).
Im Stand der Technik treten bezüglich der Tiefe der geätzten Gräben verschiedentlich Probleme auf. Um die elektrische Isolation in lateraler Richtung, d.h. von einer isolierenden Insel zu einer benachbarten isolierten Insel zu erreichen, muss ein Durchgreifen des Isoliergrabens bis auf das vergrabene Oxid sichergestellt werden. Ein übliches Verfahren im Stand der Technik stößt hierbei an seine physikalischen Grenzen. Eine Endpunkterkennung anhand der geätzten Zusammensetzung des Ätzplasmas (im Ätzplasma sind Sauerstoffionen vorhanden, wenn die vergrabene Oxidschicht erreicht ist) versagt, wenn der Anteil der zu ätzenden Flächen gering wird. Optische Verfahren gestalten sich zunehmend schwierig, wenn das Aspektverhältnis, d.h. das Verhältnis von Breite zu Tiefe, zu klein wird, also bei schlanken tiefen Gräben.
Ein zu langes Ätzen wiederum bewirkt aufgrund einer Rückstreuung der Ätzionen einen Ätzangriff auf die unteren Seitenwände der geätzten Gräben und muss nach Möglichkeit vermieden werden.
Zusätzlich ist natürlich im Sinne eines möglichst hohen Anlagendurchsatzes bei der Fertigung von SOI-Scheiben mit integrierten Logikelementen und Leistungselementen die Ätzzeit nicht übertrieben lang zu gestalten.
Es ist Aufgabe der Erfindung, eine einfach zu handhabende und sichere Methode zur Erkennung des Zeitpunktes der Durchätzung der Isoliergräben auf die vergrabene Isolierschicht anzugeben. Dabei soll die technologische Sicherheit bei der Ätzung dieser Gräben erhöht werden, Ausschuss vermieden werden und Kosten eingespart werden. Alternativ soll es mit der Erfindung ermöglicht werden, die erreichte Tiefe von Gräben in einem Ätzprozess an einer Teststruktur einfach überprüfen zu können, ohne die genaue Tiefe ausmessen zu müssen.
Erfindungsgemäß wird die Aufgabe mit einer Teststruktur gelöst. Eine Reihe von zusammenhängenden Inseln wird so aufgebaut, dass jede nach der Ätzung mit einem Graben umgeben ist. Der Graben hat unterschiedliche, in Stufen von Insel zu Insel anderer oder abweichender Breite, unter Einschluss einer in der aktiven Schaltung vorkommenden Breite. Ein Teil des umgebenden Grabens jeder Insel bildet mit dem Graben der benachbarten Insel ein gemeinsames Stück. Dieses Teil (oder dieser Abschnitt) hat eine |ϊβlf&?fc Breite, namentlich die des Grabens mit dem nächstbreiteren oder nächst-schmäleren Maß in der Reihe.
Der jeweils gemeinsame Abschnitt der Gräben der jeweils (abwärts) benachbarten Insel hat das Breitenmaß des nächst-schmäleren Grabens. Der jeweils gemeinsame
Abschnitt der Gräben der jeweils (aufwärts) benachbarten Insel hat das Breitenmaß des nächst-breiteren Grabens. Auch eine Mischung unterschiedlicher Breiten längs der Grabenreihe ist über die Maske vorgebbar (durch Maske präparierbar).
Unter den meisten Randbedingungen ist die Ätzrate zu einem gewissen Maß von der Breite der zu ätzenden Gräben abhängig. Je breiter der Graben, um so besser findet ein Austausch der Ätzspezies statt und um so größer wird die Ätzrate. So werden bei geeigneter Prozessführung bzw. geeignetem Layout der Breiten die breiteren Gräben bereits durchgeätzt sein (bis zur vergrabenen Isolierschicht), während die schmäleren Gräben oder schmalen Gräben noch nicht vollständig bis auf die vergrabenen Oxidschicht ausgeätzt sind.
Durch eine elektrische Messung jeweils zwischen zwei benachbarten Inseln über den gemeinsamen (zwischen ihnen liegenden) Isolationsgraben hinweg, kann eine ausreichend tiefe Ätzung überprüft und kontrolliert werden. Die Messung des "elektrischen Durchlasses" kann sich erstrecken auf die Leitfähigkeit, den Widerstand oder den sich ergebenden Strom bei fester Spannung oder die ergebenden Spannung bei festem Strom. Alle sind eine technische Art von elektrischem Durchlass.
Bei noch unzureichender Tiefe des Ätzprozesses, d.h. dann, wenn der betreffende Isoliergraben noch nicht bis auf die vergrabene Isolierschicht herunterreicht, kann ein um Größenordnungen höherer Stromfluss bzw. kleinerer Widerstand festgestellt werden, als bei einer schon ausreichenden Tiefe des geätzten Grabens, wenn die vergrabene Isolierschicht erreicht ist.
Die Leitfähigkeit oder den Widerstand mißt man sukzessive zwischen den einzelnen Inseln, z.B. beginnend mit der Insel des schmälsten Grabens und/oder zwischen jeweils einer Insel und dem umliegenden Gebiet der Halbleiterscheibe. Damit kann festgestellt werden, welche der Isolationsgräben bereits durchgeätzt sind (bis auf die vergrabene Isolierschicht) und welche nicht.
Anhand einer solchen Teststruktur kann sowohl eine ausreichend tiefe Ätzung überprüft werden (alle Gräben, die breiter sind als der Graben der aktiven Schaltung, der als Bezugsgraben benannt wird) und auch der Bezugsgraben selbst sind auf die Isolierschicht durchgeätzt. Die restlichen Gräben der Teststruktur, diejenigen mit geringeren Breiten als der Bezugsgraben, sind nicht durchgeätzt, erreichen also die vergrabene Isolierschicht noch nicht.
Auf diese Weise werden unnötig lange Ätzzeiten vermieden. Diese wären gegeben, wenn auch die schmäler als der Bezugsgraben ausgebildeten Gräben durchgeätzt sind. Die Erfindung wird anhand eines Ausführungsbeispiels erläutert und ergänzt.
Figur 1a zeigt eine Teststruktur schematisch in Draufsicht.
Figur 1 b ist eine Schnittdarstellung der Teststruktur von Figur 1 a, wobei Isoliergräben nach einer bestimmten Ätzzeit schon eingebracht sind.
Figur 2 veranschaulicht die elektrische Messung von Insel zu Insel über einen heraus vergrößerten, noch nicht durchgeätzten Testgraben mit einem Aspektverhältnis von z/y (Breite zu Tiefe).
Figur 3 ist ein Graben in einer aktiven Schaltung auf dem SOI.
Die Figuren 1 zeigen in Aufsicht und Schnittansicht eine Reihe von zusammenhängenden, quadratischen Inselgebieten A bis E. Die Umrandungen der Inselgebiete kennzeichnen die nach der Ätzung unterschiedlich breiten Isoliergräben 16 bis 20. Die Grabenbreiten a bis e zwischen den einzelnen Inseln nehmen von Insel A bis Insel E zu. Damit nimmt auch die Ätzrate entsprechend der Breite der ausgebildeten Trenches zu. Die Ätzrate als Δy/Δt wird über die Öffnungsbreite z einer Maske vorgegeben.
Eine isolierende Schicht 1 ist beispielsweise als Siliziumdioxid ausgebildet und trägt die aktive Halbleiterschicht 2. Dieser Halbleiter kann beispielsweise Silizium sein. Ein Trägersubstrat unter der Isolierschicht 1 ist punktiert angedeutet. Die Isolierschicht ist dann eine BOX-Schicht (Buried Oxide). Auf Figur 3 wird symbolisch verwiesen.
Alle Inseln A bis E sind von Gräben umgeben. Jeder Graben hat eine unterschiedliche Breite und die Breite der Gräben a bis e, dargestellt allgemein durch z, wächst in der Figuren 1a, 1b von links nach rechts, z = a bis e, wobei e>d, d>c, c>b, etc. (von rechts nach links).
Das die Gräben bzw. die Inseln umgebende übrige Scheibengebiet ist mit S bezeichnet.
Die Gräben 16 bis 21 sind in Figur 1b in der Schnittdarstellung in ihrer Breite mit a bis e beziffert, wobei e größer a.
Ein Ausschnitt aus einem bereits verfüllten Isoliergraben in einem Trägersubstrat, als „Handlewafer" zeigt die Figur 3. Dieser Aufbau ist als solches bekannt und soll hier nur deshalb erläutert werden, um für den Bezugsgraben oder die Breite bzw. sich daraus bei der Ätzung ergebende Tiefe des Bezugsgrabens der aktiven Schaltung ein Beispiel bildlich darzustellen.
Der Handlewafer besitzt ein Trägersubstrat 3, eine vergrabene isolierende Schicht 1 als Box, die beispielsweise Siliziumdioxid sein kann, und eine aktive Siliziumschicht 2. Die aktive Schicht wird oft auch „Devicewafer" oder Bauelementescheibe genannt. In diese Bauelementscheibe ist eine Grabenstruktur 8 als isolierender Graben (Trench) mit zwei lateral links und rechts vorgesehenen Isolierschichten 4 und einer ursprünglichen Breite d für eine Isolierung vorgesehen. Isoliert werden das linke und das rechte Feld 6 und 7, die beide aktive Siliziumbereiche sind und auf unterschiedlichen Potentialen liegen können, so Hochspannung eines Leistungsbauteils und Steuerspannung für dieses Leistungsbauteil. Die vertikale Isolation übernimmt die Box, die horizontale Isolation übernehmen die beiden isolierenden Schichten 4. Sie sind verfüllt mit einer unter Umständen leitenden Füllschicht 5 und reichen bis zur BOX Schicht.
Die Oberfläche des Bauelements ist durch ein Abtragsverfahren oder Polierverfahren eingeebnet, also planarisiert.
Ersichtlich ist die Tiefe der eine Breite d aufweisenden, noch nicht mit Isolierlagen 4 und Füllschicht 5 versehenen Grabenstruktur bis auf die BOX abgesenkt, so dass die horizontale Isolierung über dann eingebrachten Isolierlagen 4 mit der vertikalen Isolierung (der Box-Schicht 1) zusammenwirkt und gemeinsam eine horizontal-vertikale Isolation erreichen. Die Gebiete 6 und 7 werden vollständig elektrisch voneinander isoliert. Die Isolation bemisst sich dabei an der Durchschlagsfestigkeit (Dicke und Aufbau) der Isolierschichten 4 und 1.
Die Teststruktur nach Figur 1a in Draufsicht erlaubt die Überprüfung der Isoliergrabenätzungen von beispielsweise dem beschriebenen Trenchaufbau 8 nach Figur 3. Sie ist an einer anderen Stelle der SOI-Scheibe angeordnet.
Im noch nicht geätzten Zustand kann die Figur 1a die Maskenöffnungen definieren, welche anschließend zu Ätztiefen führen, welche nach einer vorgegebenen Ätzdauer so in dem „Devicewafer" ausschauen, wie der Querschnitt nach Figur 1b zeigt. Dieses ist die Präparation der bei der Isoliergrabenatzung entstehenden Teststruktur.
Hier sollen zwei Ätztiefen beschrieben werden, die anhand der Höhen h16 und h2 zu erkennen sind. Die Dicke der Devicescheibe h2 ist in den Gräben 19, 20 und 21 bis zur Box-Schicht 1 reduziert. Diese Ätztiefe beträgt mithin h2. Die Ätztiefe im schmäleren Graben 16, der die Insel A umgibt, ist nur klein als h2-h16. Es verbleibt ein Bodensteg h16 der Devicescheibe, ebenso wie bei den jeweils stufig breiteren Gräben 17 und 18 der Breite b bzw. c.
Die zusammenhängende Reihe von Inseln A bis E sind einander zugeordnet und jeweils durch einen Graben getrennt. Sie hängen damit zusammen in dem Sinne, dass sie funktioneil zusammengehören, aber jede Insel natürlich von der anderen Insel durch zumindest einen Grabenabschnitt getrennt ist. Bei quadratischen Inseln umgibt jeweils ein quadratischer Graben eine Insel und ein Abschnitt dieses Grabens der einen Insel und ein anderer Abschnitt des nächsten Grabens der nächsten Insel sind gemeinsam.
Nachdem jede Insel von einem Graben mit unterschiedlicher Breite umgeben ist, kann der gemeinsame Abschnitt des Grabens eine Breite haben, die entweder derjenigen Breite des breiteren Grabens oder derjenigen Breite des schmäleren Grabens entspricht. Die Breite des jeweiligen Grabens in Figur 1a nimmt von links nach rechts zu. Der gemeinsame Abschnitt zwischen zwei jeweils benachbarten Inseln ist hier so bemessen, dass jeweils der breitere Graben die benachbarten Inseln trennt, so die Grabenbreite b die Inseln A und B trennt, obwohl die Insel A nur die Grabenbreite a im übrigen Bereich als Abtrennung von dem übrigen Scheibengebiet S besitzt. Dieses Scheibengebiet S umgibt die Insel A damit an drei Seiten, die Insel B nur an zwei Seiten. Beides ist ein zumindest teilweises Umgeben jeder Insel hinsichtlich des Scheibengebiets S.
Ersichtlich ist, dass die breiteste Grabenbreite "e" bereits zwischen den Inseln D und E erzielt wird, so dass der rechte Grabenabschnitt mit der Bezugsziffer z (allgemein für die Breite des Grabens) nicht mehr breiter ist als der linke Grabenabschnitt e zwischen den Inseln D und E.
Die Breite nimmt in Stufen von links nach rechts von Insel zu Insel zu. Ein Abschnitt des jede Insel umgebenden Grabens hat das beschriebene gemeinsame Stück mit dem Graben, der die Nachbarinsel umgibt. Dieses jeweilige Stück hat eine Breite, die der Breite des Grabens der (rechten) Nachbarinsel entspricht, betrachtet von links nach rechts in der Figur 1a. Eine Betrachtung und Ausführung von rechts nach links ist ebenso möglich. Dann hat der Graben zwischen den Inseln D und E die kleinere Breite, namentlich diejenige Breite "d", welcher Graben besitzt, der die Insel D umgibt. Dann ist der Grabenabschnitt zwischen den Inseln A und B von einer Breite a, nicht von einer Breite b. Für die inneren Inseln B bis D, die nicht am Ende der Reihe liegen (Inseln A und E), ist die Grabenbreite im gemeinsamen Grabenabschnitt damit von der einen oder der benachbarten Grabenbreite bestimmt.
Eine der Breiten a bis e entspricht zumindest im Wesentlichen einer Grabenbreite der aktiven Schaltung, hier im Beispiel der Grabenbreite d der (noch ungefüllten nicht lateral isolierten) Grabenstruktur 8 von Figur 3. Als Bezugsgraben ergibt sich damit Graben 19, der ebenfalls die Breite d besitzt. Ist er im Ätzprozess auf die Oxidschicht 1 heruntergeätzt, entspricht das auch einer ordnungsgemäßen Ätztiefe in der aktiven Schaltung zwischen den zu isolierenden Inseln 6, 7 im aktiven „Devicewafer".
In einem Verfahren zur Überprüfung der Trenngrabenätzung wird die Teststruktur nach Figur 1a, nach dem Ätzprozess gemäß Figur 1b verwendet. Sie ist auf der Prozessscheibe aufgebracht und der elektrische Widerstand kann entsprechend der Figur 2 jeweils zwischen zwei benachbarten Inseln gemessen werden, um mit der Größe der Beträge (den Messwerten) eine Beurteilung der aus- oder hinreichenden Tiefe der geätzten Isoliergraben zu erhalten, die sich auf den aktiven „Devicewafer" beziehen.
Figur 2 veranschaulicht dazu zwei Elektroden, die symbolisch auf zwei Inselgebieten aufgelegt sind. Diese beiden Inseln sind benachbart und durch einen Graben getrennt. Es kann jeder Graben der Figur 1a und jedes Inselpaar sein, die benachbart sind. Über die Elektroden wird der Widerstand gemessen, der sich zwischen diesen beiden Inseln ergibt. Der elektrische Durchlass als entweder Strom, Widerstand oder Leitwert, oder das Durchlassverhalten bei eingeprägtem konstanten Strom und gemessener Spannung zwischen den Elektroden ergibt Messwerte. Diese Messwerte orientieren sich an der Restdicke des „Devicewafers" unter dem bereits geätzten Graben der Tiefe y. y ist eine Funktion von der Zeit, y(t), die Geschwindigkeit, mit der die Tiefe des Grabens geätzt wird, ist eine Funktion von der Breite z. Die Tiefe des Grabens y ist damit eine Funktion von x, als y = y(z). Die sich ergebenden Messwerte des Durchlasses, beispielsweise des Widerstands, zeigen auf, welcher Graben schon bis auf die Oxidschicht heruntergesetzt ist. Der Graben 19 würde einen sehr hohen Widerstand ergeben, bei einer Messung zwischen den Inseln C und D, während die Messung zwischen den Inseln A und B, also über den Reststeg unter dem Graben 17 einen deutlich geringeren Widerstandswert bei der elektrischen Messung ergeben würde. Die elektrische Messung erfolgt sukzessive, also für alle benachbarten Inselpaare, nicht zwingend nacheinander, nur nicht gleichzeitig für alle benachbarten Inseln.
Statt der Messung zwischen zwei benachbarten Inseln, kann auch die Messung von jeweils einer Insel zur Substratoberfläche vorgenommen werden, welche diese Inseln zumindest an zwei oder drei Seiten umgibt.
Die Messung kann nach einer erfolgten Ätzung erfolgen, um Rückschlüsse über die eingesetzte Zeitspanne der Ätzung und das erzielte Ergebnis zu erhalten, durch elektrisches Ausmessen der Teststruktur. Die Ätzung kann aber auch abschnittsweise unterbrochen werden, um eine Messung zu ermöglichen und den Fortschritt der Ätzung zu kontrollieren. Beides führt darauf, dass die Überprüfung der Isoliergrabenatzung erfolgt und sichergestellt ist, dass die Durchätzung erreicht ist, aber keine zu lange Zeitspanne dafür eingesetzt wurde. Eine nachträgliche Messung von Grabentiefen im aktiven Gebiet ist über die Teststruktur ebenfalls erreicht.
In einer alternativen Teststruktur, die nicht gesondert dargestellt ist, sind alle zusammenhängenden Inselgebiete A bis E von einer Grabenbreite außen, zum Scheibengebiet S begrenzt, die zumindest der Breite e des breitesten Grabens entspricht. Damit wird schon frühzeitig jede Insel von dem übrigen Scheibengebiet S elektrisch abgetrennt, so dass nur noch die gemeinsamen Abschnitte zwischen den jeweiligen Inseln, also die Breiten a bis e für die Kontrollmessung zur Verfügung stehen. Im Zuge der Ätzung oder des Prozessabschnitts des Ätzens erfolgt damit frühzeitig eine rahmenartige Abgrenzung der einzelnen Inseln gegenüber dem Scheibengebiet durch schnelles Herunterätzen des breitesten Grabens, und anschließend gestaffelt nacheinander erfolgendes Herunterätzen der übrigen, gestuft schmäler werdenden Grabenabschnitte zwischen den einzelnen Inseln.
Das gezeigte Koordinieren (Zuordnen) der Grabenbreite des Grabens 19, der im Wesentlichen gleich der Breite der Grabenstruktur 8 (ohne Isolierschicht 5 und Füllschicht 4) der Figur 3 entspricht, liegt im Wesentlichen in der Mittellage aller Grabenbreiten der Figur 1a.
Die Tests auf zutreffende Grabentiefe erfolgen zerstörungsfrei, nur durch elektrische Messung und es sind nach Ausbildung der Grabenstruktur keine weiteren mechanischen Arbeitsschritte notwendig, die in die Scheibe und den Fertigungsprozess der Scheibe eingreifen. Hinsichtlich der elektrischen Messung kommt es auch nicht auf eine hohe Genauigkeit der Widerstandsmessung an, nachdem nicht die Tiefe des Grabens und der Reststeg in ihrer Dimension zu messen sind, sondern lediglich eine Interpretation erfordert, die einem Schwellenwert entsprechen könnte. Es soll ein sehr hoher und charakteristischer Widerstand, der für eine durch einen bis zur Oxidschicht durchgeätzten Isoliergraben steht, unterschieden werden von einem niedrigen Widerstand, der bei noch bestehenden Reststegen sich ergibt. Das festzustellen geht einfach und schnell.

Claims

Ansprüche:
1. Teststruktur zur Überprüfung einer Isoliergrabenatzung in einer SOI-Scheibe, wobei die Teststruktur nach einer Ätzung von Isoliergräben eine Reihe von zusammenhängenden Inseln aufweist, von der jede Insel mit einem Graben umgeben ist, welcher Graben von Insel zu Insel (A, B; B, C) von (stufig) zunehmender Breite ist, unter Einschluss einer - in einer aktiven Schaltung als Isoliergraben vorkommenden - Grabenbreite; wobei ein Abschnitt (Teil) des umgebenden Grabens (a, b) jeder Insel (A, B) ein gemeinsames Stück mit dem Graben der benachbarten Insel bildet; wobei der jeweilige Abschnitt - mit Ausnahme derjenigen Insel mit dem breitesten (e) oder schmälsten (a) Isoliergraben - die Breite des benachbarten Grabens mit dem nächst-größeren bzw. nächst- kleineren Breitenmaß in der Reihe hat.
2. Verfahren zur Überprüfung von Trenngrabenätzungen oder Isoliergrabenätzungen in SOI-Scheiben, wobei eine Teststruktur aus einer Reihe von aufeinander folgenden Inseln auf die Scheibe während eines Ätzvorgangs eingebracht oder für eine Ätzung präpariert wird und nach der oder im Zuge der
Grabenätzung ein elektrischen Durchlass mehrfach gemessen wird; wobei mehrere Messungen des elektrischen Durchlasses erfolgen; wobei eine der Messungen zwischen zwei benachbarten Inseln (A,B) erfolgt, eine weitere zwischen anderen benachbarten Inseln (B,C) erfolgt; und wobei die Messwerte der mehreren Messungen zur Beurteilung der aus- oder hinreichenden Tiefe von geätzten Isoliergräben oder
Trenngräben verwendet werden, die insbesondere außerhalb der Teststruktur auf der Scheibe im Bereich einer aktiven Schaltung gelegen sind.
3. Verfahren zur Überprüfung von Grabenätzungen (Trenngraben, Isoliergraben) in einer SOI-Scheibe, wobei eine Teststruktur (A, B, C, D, E) auf der Scheibe vorbereitet und in sie beim Grabenätzen eingebracht wird und nach der oder im Zuge der
5 Grabenätzung ein elektrischer Durchlass insbesondere sukzessive jeweils zwischen einer Insel (A,B) und dem - die Insel zumindest teilweise umgebenden - Scheibengebiet (S) gemessen wird, und die Größe oder Beträge der Messergebnisse zur Beurteilung oder Erkennung der aus- oder hinreichenden Tiefe von geätzten Gräben 0 verwendet wird, die insbesondere außerhalb der Teststruktur gelegen sind, aber gleichzeitig mit der Grabenätzung gebildet wurden.
4. Verfahren nach Anspruch 2 oder 3, wobei die Teststruktur diejenige des Anspruchs 1 ist. 5
5. Verfahren nach Anspruch 2 oder 3, wobei der elektrische Durchlass ein Widerstand oder ein Leitwert ist.
6. Verfahren nach Anspruch 2 oder 3, wobei der Durchlass ein Strom bei konstanter o Spannung oder bei konstantem Strom eine Spannungsmessung ist.
7. Verfahren nach Anspruch 2 oder 3, wobei die Messungen im Zuge der Ätzung erfolgen, und der Ätzprozess dazu unterbrochen wird, um die insbesondere sukzessive Messung an den Inseln durchzuführen. 5
8. Verfahren nach Anspruch 7, wobei die Ätzung (der Ätzprozess) fortgesetzt wird, wenn der Graben mit der der aktuellen Schaltung entsprechenden Breite (d) noch nicht zur Isolierschicht (1) durchgeätzt ist.
0 9. Verfahren nach Anspruch 7 oder 8, wobei die Ätzung abgebrochen wird, wenn der Graben mit der der aktuellen Schaltung entsprechenden Breite (d) zur Isolierschicht (1) durchgeätzt ist.
5
10. Verfahren zur Überprüfung von Isoliergrabenätzungen in SOI-Scheiben, bei denen bestimmte Bauelemente oder ganze Schaltungseinheiten inselartig durch umschließende Isolationsgräben (8) von der Umgebung lateral dielektrisch isoliert werden; mittels einer auf der einzelnen Scheibe vorbereiteten Teststruktur nach deren Präparationsabschluss im Rahmen des Prozessschrittes "Isoliergrabenatzung" eine Überprüfung der elektrischen Widerstände oder des Widerstandes zwischen bestimmten Gebieten (A,B;B,C) der Teststruktur und/oder zwischen bestimmten Gebieten der Teststruktur und des umgebenden Kristallgebiets (S) vorgenommen wird, wobei die Teststruktur auf der Scheibe präpariert wird, welche nach der Grabenätzung im Prozessschritt "Isoliergrabenatzung" zu einer Reihe von zusammengehörigen Inseln führt, von denen jede mit einem Graben umgeben ist, der zwischen jeweils zwei Inseln andere Breiten besitzt, wobei die in der aktiven Schaltung vorkommende Isoliergrabenbreite im Wesentlichen in einer Mittellage der Reihe von Inseln angeordnet ist und eine Teillänge des umgebenden Grabens jeder Insel, mit Ausnahme der äußersten Inseln ein gemeinsames Stück mit dem Graben einer jeweils benachbarten Insel bildet, so dass diese Teillänge insbesondere die Breite des benachbarten Grabens mit dem nächst-größeren oder nächst- schmäleren Breitenmaß in der Reihe hat; - nach Abschluss des Ätzvorgangs "Isoliergrabenatzung" eine korrekte Ausführung durch eine mehrmalige Überprüfung des elektrischen Durchlasses zwischen jeweils zwei benachbarten Inseln oder je einer Insel und der Umgebung (S) der Insel außerhalb der Teststruktur vorgenommen wird; - die Größe des erfassten Messwertes bzw. die erfassten Messwerte aus der Messung ein Maß oder ein Test für die angestrebte insbesondere vorgegebene Tiefe von geätzten Isoliergräben oder Trenngräben (8) verwendbar ist.
11. Verfahren nach Anspruch 10, wobei die Breite jedes Grabens um eine jeweilige Insel, im Zuge der mehreren Inseln eine zunehmende Breite erhält, die in Stufen von Insel zu Insel zunimmt.
12. Verfahren nach Anspruch 10, wobei die in der aktiven Schaltung vorkommende Breite eines Isoliergrabens (8) als "relevante Isoliergrabenbreite" vorgegeben ist.
13. Verfahren nach Anspruch 2, 3 oder 10, wobei bei einer sukzessiven Messung von Durchlässen mit einer Insel begonnen wird, deren umgebende Grabenbreite (d) dem oder den relevanten Isoliergräben (8) der Schaltung zumindest im Wesentlichen entspricht.
14. Verfahren nach Anspruch 2 oder 12, wobei die Überprüfung nach bereits zwei Messungen beendet ist, wenn sich zwischen dem relevanten Inselpaar der
Teststruktur ein für die totale Isolation (Durchätzung zur Isolierschicht) sprunghaft geänderter Durchlasswert zeigt, sich bei der Prüfung des Nachbarinselpaars mit den geringeren Grabenbreiten dieser sprunghaft geänderten Messwert noch nicht ergibt.
15. Verfahren oder Testvorrichtung nach einem voriger Ansprüche, wobei zumindest drei bevorzugt fünf oder mehr aneinander gereihte Inselgebiete (A bis E) vorgesehen sind.
16. Verfahren nach Anspruch 2 oder 3 oder 10, wobei nicht mehr Messungen zwischen den n Inseln erfolgen, als n-1 , wobei n die Anzahl der Inseln in der Inselreihe ist.
17. Verfahren nach Anspruch 2 oder 3 oder 10, wobei die maximale Anzahl der Messungen von Insel zu Umgebung (S) der Zahl der Inseln in der Inselreihe ist.
18. Verfahren nach Anspruch 2 oder 3, wobei nach der Ätzung eine Bewertung der Messergebnisse erfolgt, insbesondere weitere Ätzschritte von folgenden Scheiben in ihrer zugelassenen Ätzzeit an das Ergebnis der vorhergehenden Messungen entsprechend angepasst werden.
19. Verfahren nach Anspruch 10, wobei die Präparation durch einen Maskenvorgabe erfolgt.
EP04728158A 2003-04-17 2004-04-19 Teststruktur zur elektrischen ueberpruefung der tiefen von trench-aetzungen in einem soi wafer und zugehoerige arbeitsverfahren Withdrawn EP1614155A2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE2003117748 DE10317748B4 (de) 2003-04-17 2003-04-17 Verfahren zur Überprüfung von Isoliergrabenätzungen in SOI-Scheiben mittels einer Teststruktur
PCT/DE2004/000815 WO2004095570A2 (de) 2003-04-17 2004-04-19 Teststruktur zur elektrischen ueberpruefung der tiefen von trench-aetzungen in einem soi wafer und zugehoerige arbeitsverfahren

Publications (1)

Publication Number Publication Date
EP1614155A2 true EP1614155A2 (de) 2006-01-11

Family

ID=33311746

Family Applications (1)

Application Number Title Priority Date Filing Date
EP04728158A Withdrawn EP1614155A2 (de) 2003-04-17 2004-04-19 Teststruktur zur elektrischen ueberpruefung der tiefen von trench-aetzungen in einem soi wafer und zugehoerige arbeitsverfahren

Country Status (3)

Country Link
US (1) US7588948B2 (de)
EP (1) EP1614155A2 (de)
WO (1) WO2004095570A2 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253650B2 (en) * 2004-05-25 2007-08-07 International Business Machines Corporation Increase productivity at wafer test using probe retest data analysis
US7301210B2 (en) * 2006-01-12 2007-11-27 International Business Machines Corporation Method and structure to process thick and thin fins and variable fin to fin spacing
JP5034662B2 (ja) * 2006-06-20 2012-09-26 ソニー株式会社 面発光型半導体レーザおよびその製造方法
DE102007063229B4 (de) * 2007-12-31 2013-01-24 Advanced Micro Devices, Inc. Verfahren und Teststruktur zur Überwachung von Prozesseigenschaften für die Herstellung eingebetteter Halbleiterlegierungen in Drain/Source-Gebieten
US8232115B2 (en) * 2009-09-25 2012-07-31 International Business Machines Corporation Test structure for determination of TSV depth
CN104118845B (zh) * 2014-07-17 2016-02-03 华中科技大学 一种在soi硅片上制备微机械悬空结构的方法
RU175042U1 (ru) * 2017-06-20 2017-11-16 Закрытое акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" Тестовый элемент для контроля качества анизотропного травления канавок
RU2686579C1 (ru) * 2018-08-16 2019-04-29 Федеральное государственное бюджетное учреждение науки Институт радиотехники и электроники им. В.А. Котельникова Российской академии наук Способ определения параметров плазменного травления пластин

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057171A (en) * 1997-09-25 2000-05-02 Frequency Technology, Inc. Methods for determining on-chip interconnect process parameters
US6127237A (en) * 1998-03-04 2000-10-03 Kabushiki Kaisha Toshiba Etching end point detecting method based on junction current measurement and etching apparatus
US6071822A (en) * 1998-06-08 2000-06-06 Plasma-Therm, Inc. Etching process for producing substantially undercut free silicon on insulator structures
US6275297B1 (en) * 1998-08-19 2001-08-14 Sc Technology Method of measuring depths of structures on a semiconductor substrate
US6306755B1 (en) * 1999-05-14 2001-10-23 Koninklijke Philips Electronics N.V. (Kpenv) Method for endpoint detection during dry etch of submicron features in a semiconductor device
JP2001201323A (ja) * 2000-01-20 2001-07-27 Nec Corp 溝の深さ測定方法及び測定装置
JP2002076113A (ja) 2000-08-31 2002-03-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
GB2369187A (en) * 2000-11-18 2002-05-22 Mitel Corp Inspecting etch in a microstructure
EP1220312A1 (de) * 2000-12-29 2002-07-03 STMicroelectronics S.r.l. Verfahren zur Integration eines Halbleiterbauelements auf einem SOI Substrat mit mindestens einer dielektrisch isolierten Wanne
US6342401B1 (en) * 2001-01-29 2002-01-29 Hewlett-Packard Company Test structures for silicon etching
US6821865B2 (en) * 2002-12-30 2004-11-23 Infineon Technologies Ag Deep isolation trenches
WO2004095567A1 (de) * 2003-04-17 2004-11-04 X-Fab Semiconductor Foundries Ag Kontrolle des dickenabtrags von einem scheibenverbund und teststruktur zur abtragskontrolle

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2004095570A2 *

Also Published As

Publication number Publication date
WO2004095570A2 (de) 2004-11-04
WO2004095570A3 (de) 2005-01-06
US20070054422A1 (en) 2007-03-08
US7588948B2 (en) 2009-09-15

Similar Documents

Publication Publication Date Title
DE102007063229B4 (de) Verfahren und Teststruktur zur Überwachung von Prozesseigenschaften für die Herstellung eingebetteter Halbleiterlegierungen in Drain/Source-Gebieten
DE19620021A1 (de) Halbleitervorrichtung des Grabentyps
DE112009004805B4 (de) Halbleitervorrichtung
DE102014107003B4 (de) Halbleiterbauelement mit integriertem Bruchsensor und Verfahren zum Detektieren eines Bruchs in einem Halbleiterbauelement
DE102012105848A1 (de) Rissdetektionslinien-Einrichtung und Verfahren
DE69530716T2 (de) Beschleunigungssensor und Verfahren zu seiner Herstellung
DE102010016184A1 (de) Prüfung von dielektrischen Filmen und Schichten
DE102005059905A1 (de) Mikromechanisches Bauelement und Herstellungsverfahren
DE102007015506A1 (de) Verfahren und Halbleiterstruktur zur Überwachung von Ätzeigenschaften während der Herstellung von Kontaktdurchführungen von Verbindungsstrukturen
DE102008053956A1 (de) Halbleiterbauelement mit einer aufgeteilten intern verbundenen Sensorstruktur für chipinterne Überwachungszwecke
EP1614155A2 (de) Teststruktur zur elektrischen ueberpruefung der tiefen von trench-aetzungen in einem soi wafer und zugehoerige arbeitsverfahren
DE69935291T2 (de) Verfahren zur Optimierung von Metall-CMP-Prozessen
DE112014001786T5 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE10314503A1 (de) Verbesserte integrierte Halbleiterstruktur für Zuverlässigkeitsprüfungen von Dielektrika
WO2009141347A1 (de) Betriebstemperaturmessung eines mos-leistungsbauelements und mos bauelement zur ausfuehrung des verfahrens
DE102019205925A1 (de) Halbleitersensorvorrichtung und Verfahren zur Herstellung einer Halbleitersensorvorrichtung
DE102004058411B3 (de) Halbleiterwafer mit einer Teststruktur und Verfahren
DE102008022201B4 (de) Vorrichtung und Verfahren zum Messen einer lokalen Oberflächentemperatur eines Halbleiterbauelements
WO2004095567A1 (de) Kontrolle des dickenabtrags von einem scheibenverbund und teststruktur zur abtragskontrolle
DE10039185B4 (de) Halbleitervorrichtung mit Potential-Fuse, sowie Verfahren zu ihrer Herstellung
DE4125199C2 (de) Kompakte Halbleiterspeicheranordnung, Verfahren zu deren Herstellung und Speichermatrix
DE102017208223B4 (de) Halbleiteranordnung und Verfahren zum Herstellen derselben
DE10317748B4 (de) Verfahren zur Überprüfung von Isoliergrabenätzungen in SOI-Scheiben mittels einer Teststruktur
DE102006018675A1 (de) Dünnschichtstruktur und Herstellungsverfahren derselben
EP1030360A2 (de) Elektrische Teststruktur auf einem Halbleitersubstrat und Testverfahren

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20051011

AK Designated contracting states

Kind code of ref document: A2

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LI LU MC NL PL PT RO SE SI SK TR

AX Request for extension of the european patent

Extension state: AL HR LT LV MK

DAX Request for extension of the european patent (deleted)
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION HAS BEEN WITHDRAWN

18W Application withdrawn

Effective date: 20090330