EP1557032A1 - Optoelektronischer sensor - Google Patents

Optoelektronischer sensor

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Publication number
EP1557032A1
EP1557032A1 EP03753208A EP03753208A EP1557032A1 EP 1557032 A1 EP1557032 A1 EP 1557032A1 EP 03753208 A EP03753208 A EP 03753208A EP 03753208 A EP03753208 A EP 03753208A EP 1557032 A1 EP1557032 A1 EP 1557032A1
Authority
EP
European Patent Office
Prior art keywords
transistor
voltage
diode
photodiode
gate voltage
Prior art date
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Withdrawn
Application number
EP03753208A
Other languages
English (en)
French (fr)
Inventor
Martin Wäny
Peter Mario Schwider
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Photonfocus AG
Original Assignee
Photonfocus AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Photonfocus AG filed Critical Photonfocus AG
Publication of EP1557032A1 publication Critical patent/EP1557032A1/de
Withdrawn legal-status Critical Current

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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
    • H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
    • H04N3/155—Control of the image-sensor operation, e.g. image processing within the image-sensor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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    • H04N25/57—Control of the dynamic range
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
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    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
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    • H04N25/70—SSIS architectures; Circuits associated therewith
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    • H04N5/00—Details of television systems
    • H04N5/30—Transforming light or analogous information into electric information

Definitions

  • the present invention relates to an optoelectronic sensor comprising at least one photodiode which can be connected via a first transistor to a first potential.
  • CMOS complementary metal-oxide-semiconductor
  • This technology allows the realization of non-linear characteristics of the output signal with respect to the input signal, in contrast to CCD technology.
  • a non-linear characteristic makes it possible to process a higher contrast within an image with the same grayscale resolution, without saturation of the image occurring, as is possible with a linear characteristic curve.
  • pulsed light sources flash illumination
  • global shutter exposure control
  • the invention is therefore an object of the invention to provide an optoelectronic sensor with increased dynamic range and "global shutter" exposure control available. It is essentially a question of both limiting the sensitivity of the sensor at high light energies, and at the same time to allow an increase in sensitivity at low optical intensities.
  • the invention relates to an optoelectronic sensor comprising at least one photodiode, which can be connected via a first transistor or a first diode having a first potential.
  • the photodiode can also be connected via a second transistor to the input of a readout amplifier, wherein further between this second transistor and the input of the readout amplifier, a third transistor is arranged, via which the input of the readout amplifier with a second potential can be connected.
  • means (C2) are provided which allow a temporary storage of the integrated signal value up to the readout time.
  • the essence of the invention is therefore to combine the possibilities of increasing the sensitivity at low optical intensities with the possibilities of reducing the sensitivity of the sensor at high light energies while maintaining the "global shutter" exposure control
  • the invention provides a circuit which is suitable for integration in one or two-dimensional arrays of optoelectronic sensor elements (image sensors) and which allows non-linear characteristics, both by increasing the sensitivity for low-intensity optical signals, and by reducing the sensitivity for to realize high sensitivity optical signals.
  • the presented circuit can also be used in two-dimensional arrays and read out with the signal timing for double sampling.
  • the first and the second potential are at a substantially identical voltage level.
  • this circuit is not possible because the first potential in this case must be controlled to control the effective diode threshold voltage independently of the second potential.
  • the "sample and hold" element is preferably realized by the second transistor and the parasitic capacitances which are connected to the input of the readout buffer. These parasitic capacitances also form the conversion capacity in the amplification mode of my signals. To better control this conversion capacity, an additional ground potential can be connected to this node. This capacity is usually in the range of some femtofarads. In order to enable amplification of small signals, the total capacitance connected to the input of the readout buffer has to be smaller than the parasitic capacitance of the photodiode.
  • the output of the readout amplifier or readout buffer is connected to a column bus via a row select transistor.
  • all transistors used in the circuit are formed as MOS transistors.
  • the following description refers to an implementation with ⁇ -type MOS transistors ( ⁇ MOS), but the invention also covers the possible implementation with P-type MOS transistors or a combination of both transistor types.
  • ⁇ MOS ⁇ -type MOS transistors
  • PMOS transistors all voltages are to be inverted at the given location with respect to the ⁇ MOS transistor, as the expert Reader is well known and apparent.
  • a further preferred embodiment of the present invention is characterized in that the gate voltage of the second transistor is controlled such that in a first phase of the integration time of the current generated by the photodiode discharges only a capacitance at the input of the readout amplifier, and that the gate voltage of the first Transistor, respectively, in the case of a first diode, the first potential is regulated so that in a final phase of the integration time, a part or all of the current generated by the photodiode current through the channel of the first transistor and the first diode is compensated.
  • This control ensures that for high intensities the sensitivity is reduced and for small intensities the sensitivity is increased.
  • the voltages are adjusted so that the gate voltage of the first transistor is below the gate voltage of the second transistor, and that the gate voltage of the first transistor is at least a threshold voltage above the saturation signal of the readout buffer.
  • the anode voltage (first potential) of the diode is set so that the anode voltage minus the diode threshold voltage is below the gate voltage minus the threshold voltage of the second transistor and the anode voltage minus the diode threshold voltage is above the saturation signal of the read buffer.
  • the gate voltages (respectively the gate voltage and the anode voltage in the case of a diode) so that the difference between the two voltages is greater than the tolerance of the threshold voltages plus the tolerance of the voltage values, this difference being particularly preferably> 100 mV is selected.
  • the second transistor is opened, so that the conversion node (storage node) is isolated from the photodiode.
  • the gate of the first transistor is in this phase until the end of the readout phase on a Held potential that is at least one threshold voltage above the ground voltage.
  • a first diode this is set analogously above the first potential with respect to the effective diode threshold voltage. This ensures that charge carriers collected by the photodiode do not completely discharge the photodiode and overflow the storage node, but are compensated by the channel of the first transistor, respectively the first diode, if the potential of the photodiode reaches a value close to the ground voltage (large optical intensities).
  • the gate voltages of the first and the second transistor can be varied during the integration time.
  • the response characteristic sensitivity depending on the intensity
  • Sensor arrays can be set even more variable. Care must be taken during the "hold" phase that the gate voltage of the first transistor remains at least at a value which prevents the complete discharge of the photodiode but below the lowest value of the gate voltage of the second transistor used during the integration phase.
  • the first diode must be regulated according to the first potential.
  • the present invention relates to a method for operating an optoelectronic sensor, as described above.
  • the method is characterized in that the gate voltage of the first transistor or in the case of a first diode, the first potential, and the gate voltage of the second transistor are set or regulated such that in a first phase of the integration time of the photodiode collected charge carriers only one Conversion node capacity discharge that in a second phase after reaching an equal potential at the output of the photodiode and the input of the readout amplifier from the photodiode charge carriers accumulated both Photodiode capacitance and the said conversion node capacity discharged, and that after falling below the threshold value of the first transistor or the first diode at the output of the photodiode in a third phase collected by the photodiode charge carriers are at least partially provided via the first transistor or via the first diode, and that after expiration of the integration time, the second transistor is opened and the gate voltage of the first transistor or the first potential in the case of a first diode
  • This mode of operation achieves the above-mentioned reduction of the sensitivity for high intensities respectively increase of the sensitivity for low intensities and the possibility to store the signal value in the pixel up to the readout time after expiration of the integration time.
  • Global Shutter exposure control
  • the gate voltage of the first transistor is set to the highest value during the reset phase, which is used during the integration phase, but at least a threshold voltage above the ground voltage but below the gate voltage of the second transistor.
  • the gate voltage of the first transistor is set to the same value as during the reset phase, but at least a threshold voltage above the ground voltage.
  • the gate chip of the second transistor can be varied, but always remains larger than the gate voltage of the first transistor, and preferably during the integration phase, the gate voltage of the first transistor is gradually reduced.
  • the gate voltage of the first transistor may keep constant or successively reduce.
  • the procedure may preferably be such that during the integration time, the gate voltage of the second transistor is switched at least once to the bulk potential of this transistor and switched back to its original value.
  • the present invention relates to a one- or two-dimensional Aixay of opto-electronic sensors, as described above. Likewise, it relates to a method of operating such an array.
  • Fig. 1 circuit diagram of an optoelectronic sensor with reduced sensitivity at high intensities
  • FIG. 2 shows a circuit diagram of an optoelectronic sensor with reduced sensitivity at high intensities with a shunt transistor and conversion node capacitance
  • FIG 3 shows a circuit diagram of an optoelectronic sensor with a large dynamic range (preferred implementation of the circuit according to the invention).
  • Fig. 5 circuit diagram of an optoelectronic sensor with a large dynamic range in which the first transistor is replaced by a diode.
  • the optically generated charge is collected by a reverse-polarized photodiode 1 and integrated on the parasitic capacitance of the photodiode and connected to the photodiode capacitors.
  • a reduction of the sensitivity at high intensities can be achieved by deducting a certain signal-dependent current after reaching a certain signal level from the integration capacitance C 1, C 2 (thus proposed, for example, in WO 01/46655 already mentioned in the introduction).
  • This can be achieved by polarizing the gate of MOS transistor T1 during the integration phase in a pixel scheme according to one of FIGS. 1-3, such that, starting from a desired signal value, the MOS transistor T1 is activated by subthreshold conductivity (conductivity below the threshold value) signal-dependent current from the integration capacity Cl dissipates.
  • the polarization of the gate of this transistor Tl can be adjusted such that different effective integration times are realized for different optical intensities. This is implemented in a realization with an N-photodiode to P-substrate and with N-channel MOS transistors as follows:
  • the gate of the reset transistor Tl in Figures 1-3 Before the beginning of the integration time the gate of the reset transistor Tl in Figures 1-3, at least one threshold voltage above the reset potential V is re polarized set. As a result, the integration capacity Cl in Figure 1, respectively. Cl and C2 are charged in Figure 2 and 3 to the reset potential V reset .
  • the gate of the reset transistor Tl is polarized to a value below the reset potential plus threshold voltage, but at least one threshold voltage above the saturation voltage of the read-out buffer (VG1).
  • the current collected by the photodiode 1 which is linear with the incident light intensity, discharges the integration capacitance C1, respectively C1 and C2.
  • the integration capacity within the integration time is discharged to the value VG1-VTH (threshold voltage of T1). From this point leads the Transistor Tl a portion of the current generated by the photodiode 1 again from the integration capacity. The voltage on the integration capacity now decreases more slowly until it finally stabilizes at a value at which the entire current generated by the photodiode 1 is compensated via the transistor Tl.
  • the gate of the reset transistor Tl is polarized to a lower value VG2.
  • the integration capacity is again discharged through the entire photocurrent. Since a shorter time is available until the end of the integration time, optical intensities which have the integration capacity discharged to VG1-VHT in the first time interval result in reduced sensitivity.
  • the characteristic can be determined arbitrarily by inserting further stages.
  • An increase in the sensitivity of integrating optoelectronic sensors in CMOS technology can be achieved by reducing the conversion capacity, which converts the photogenerated charges into a voltage signal.
  • this capacitance is formed by the parasitic capacitance of the photodiode and by the parasitic capacitances of the read-out electronics connected to the photodiode. These capacities can only be limitedly reduced by the minimum structures that can be realized in a particular technology. By inserting a MOS transistor and appropriately polarizing the gate voltage of this transistor between the photodiode and the readout buffer, the parasitic capacitance of the photodiode can be separated from the conversion capacitance.
  • FIG. 1 An example circuit of an optoelectronic sensor which makes this possible is indicated in FIG.
  • the conversion capacitor C2 is reset to the reset voltage V reS e by closing the reset transistor T5. charged.
  • the gate of the Transistor T2 is maintained at a constant voltage during the reset phase VGT2. This voltage is selected so that the gate voltage of the MOS transistor T2 minus a threshold voltage is smaller than the reset voltage, which after opening the reset transistor T5 on the conversion node «. N3 is reached.
  • the gate voltage is selected but at least one threshold voltage above the bulk potential of the transistor T2. As a result, the photodiode 1 is not brought to the reset potential during the reset, but stabilizes at a potential VGT2 - VTH.
  • the end of the integration time can be determined by reducing the gate voltage at T2 to a potential below the bulk potential plus a threshold voltage (opening T2) and sampling the voltage signal at C2 or by reading and initiating the reset.
  • the photodiode can continue to discharge. This can lead to the photodiode completely discharging and the optically generated charges flowing through the substrate overflowing onto the storage node and distorting the read-out signal value.
  • the invention offers a solution to this problem.
  • the gate voltage of the transistor T2 can be changed to increase the sensitivity by means of signal-dependent charge injection. (eg opening and closing several times on VGT2) According to the invention, the procedure is as follows:
  • the circuit diagram of the exemplary embodiment of an optoelectronic sensor according to the invention is shown in FIG.
  • the optoelectronic sensor according to the invention has a photodiode 1, which can be connected by means of MOS transistor Tl with a reset voltage V res et. Furthermore, the sensor has a MOS transistor T2, which connects the photodiode to the readout buffer T3. The input terminal of the readout buffer T3 is further connected to a MOS transistor T5 with the reset potential.
  • the gate terminal of the transistor T2 is polarized during the reset and integration phase so that the gate voltage minus the threshold voltage is lower than the reset potential, which adjusts itself at the input of the readout buffer N3, but at least one threshold voltage above the saturation signal of Readout buffer T3.
  • the gate of the transistor Tl is polarized so that its potential is below the gate potential of T2, but at least a threshold voltage above the saturation signal of the readout buffer T3.
  • the difference between the two gate voltages should be greater than the tolerance of the threshold voltages plus the tolerance of the voltage values (typically> 100mV).
  • the potential of the transistor T2 can be varied, but should always remain greater than the gate potential of the transistor Tl.
  • the gate potential of the transistor Tl can be reduced.
  • charge carriers collected by the photodiode 1 discharge only the conversion capacitance C2, and generate a maximum voltage signal per charge carrier.
  • the inventive sensor remains in this phase during the entire integration time.
  • the potentials on nodes l and N3 equalize.
  • discharged from the photodiode 1 trapped charge carriers the parasitic capacitance Cl of the photodiode 1 as the same as the conversion capacitance C2 and generate a mean voltage signal per carrier.
  • the inventive sensor remains in this phase until the end of the integration time.
  • the parasitic capacitances of the photodiode 1 and of the readout node are discharged to such an extent that some or all of the current generated by the photodiode is compensated by means of transistor T1.
  • the gate potential of Tl can be gradually or continuously reduced according to known technique or kept at a suitable fixed value.
  • the voltage signal detected at node N3 is sampled by reducing the gate potential of T2 to a value below the bulk potential plus a threshold voltage (opening T2). Until the voltage signal is read out, the gate potential of T1 remains at least a threshold voltage above the ground potential. This prevents the parasitic photodiode capacitance from completely discharging and excess charges overflowing onto the storage node.
  • the node N3 is brought to the reset potential V rese t by means of the reset transistor T5 and the gate of transistor T1 is set to the value at the beginning of the integration time.
  • FIG. 5 shows an alternative circuit in which the first transistor Tl is replaced by a diode Dl.
  • the reset potential of diode Dl and transistor T5 must be designed differently.
  • Reset potential V re seti is applied to diode D 1 (in a variation of the realization, this potential can be regulated during the integration time) while at transistor T 5 resp. T3 the potential V re se t2 is applied.
  • Figure 5 can be achieved by deducted from reaching a certain signal level of the integration capacity Cl, C2, a certain signal-dependent current is (is thus made, for example, in WO 01/46655 already mentioned). This is achieved by setting the reset voltage N ese u of the diode D 1 during the integration phase in such a way that, starting from a desired signal value , the diode D 1 conducts a signal-dependent current from the integration capacitance C 1 by conductance above the diode threshold value , During the integration time, the voltage V reS et ⁇ can be adapted to the diode Dl such that different effective integration times are realized for different optical intensities. This is the case for a realization with an N-photodiode opposite to P + / N-well junction diode D1 (typically with a threshold potential V onD_ or of a range from 0.3 to 0.7 V).
  • the conversion capacitor C2 is charged to the reset voltage V reSet by closing the reset transistor T5.
  • the gate of transistor T2 is maintained at a constant voltage during the reset phase VGT2. This voltage is chosen so that the gate voltage of the MOS transistor T2 minus a threshold voltage is smaller than the reset voltage, which is reached after opening of the reset transistor T5 on the conversion node N3.
  • the gate voltage is selected but at least one threshold voltage above the bulk potential of the transistor T2. As a result, the photodiode 1 is not brought to the reset potential during the reset, but stabilizes at a potential VGT2 - VTH.
  • the reset voltage V reset i in FIG. 5 is set to the highest voltage used during the integration.
  • This voltage minus the threshold voltage of the diode (D1) is at least above the saturation value of the readout buffer but below the gate voltage minus the threshold voltage of the second transistor (T2 in FIG. 5) (typically> 100mV).
  • the current collected by the photodiode 1, which is linear with the incident light intensity, is compensated in a first phase by the channel of MOS transistor T2 and only discharges the capacitance C2. Once the potential on N3 is discharged to a value below the gate voltage of T2 minus the threshold voltage, the capacitances C1 and C2 are discharged equally.
  • the Integration capacity (C1 + C2) within the integration time to the value V reSet ⁇ - Discharged by diode. From this time, the diode Dl performs a part of the current generated by the photodiode 1 again from the integration capacity. The voltage on the integration capacity now decreases more slowly until it finally stabilizes at a value at which the entire current generated by the photodiode 1 is compensated via the diode D1. In a further phase of the integration time, for example after 90% of the integration time, the reset voltage V reS e t ⁇ set to a lower value. As a result, the compensation of the current generated by the photodiode 1 breaks off. The integration capacity is again discharged through the entire photocurrent. Since up to the end of the integration period a shorter time is available, results for optical intensities which the integration capacity up to V res et ⁇ the first time interval - to discharge V on the diode, a reduced sensitivity.
  • the characteristic curve can also be arbitrarily determined here by adding further stages.

Abstract

Beschrieben wird ein optoelektronischer Sensor umfassend wenigstens eine Fotodiode (1), welche über einen ersten Transistor (T1) oder eine erste Diode (D1) mit einem ersten Potenzial (Vreset,Vreset1) verbunden werden kann, wobei die Fotodiode (1) ausserdem über einen zweiten Transistor (T2) mit dem Eingang eines Ausleseverstärkers (T3) verbunden werden kann, und wobei weiterhin zwischen diesem zweiten Transistor (T2) und dem Eingang des Ausleseverstärkers (T3) ein dritter Transistor (T5) angeordnet ist, über welchen der Eingang des Ausleseverstärkers (T3) mit einem zweiten Potenzial (Vreset, Vreset2) verbunden werden kann. Dabei sind ausserdem Mittel (C2) vorhanden, welche ein temporäres Speichern des integrierten Signalwertes bis zum Auslesezeitpunkt erlauben. Dadurch ergibt sich ein optoelektronischer Sensor mit einem grossen dynamischen Bereich, das heisst bei welchem die Einpfindlichkeit bei kleinen Signalen erhöht ist und bei welchem die Empfindlichkeit bei grossen Signalen reduziert ist und der die Möglichkeit bietet, den Signalwert nach der Integration bis zum Auslesezeitpunkt im Pixel zu speichern (so genannte 'Global Shutter' Belichtungssteuerung).

Description

BESCHREIBUNG
TITEL
Optoelektronischer Sensor
TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft einen optoelektronischen Sensor umfassend wenigstens eine Fotodiode, welche über einen ersten Transistor mit einem ersten Potenzial verbunden werden kann.
STAND DER TECHNIK
In zunehmendem Masse werden Bildsensoren in CMOS Technologie implementiert. Diese Technologie ermöglicht im Gegensatz zur CCD Technologie die Realisierung von nichtlinearen Kennlinien des Ausgangsignals in Bezug auf das Eingangsignal.
Eine nichtlineare Kennlinie ermöglicht es, bei gleicher Graustufenauflösung einen höheren Kontrast innerhalb eines Bildes zu verarbeiten, ohne dass eine Sättigung des Bildes auftritt als, wie sie mit einer linearen Kennlinie möglich ist.
In der Vergangenheit wurden nichtlineare Kennlinien unterschiedlich realisiert. So beschreibt z. B. die US 4,473,836 die Realisierung einer nichtlinearen Kennlinie mittels logarithmischer Kompression. Die WO 01/46655 beschreibt die Realisierung einer nichtlinearen Kennlinie mittels kombinierter linear-logarithmischer Kompression. Andere Quellen verwenden dazu so genanntes Clamping (T.F. Knight, PhD Thesis, MIT, June 1983). Grundsätzlich wird dabei immer eine Reduktion der Empfindlichkeit des optoelektronischen Sensors bei hohen Lichtenergien realisiert. Die Methode des Skiming auf der anderen Seite (vgl. dazu zum Beispiel IEEE Transactions on circuits and Systems for video technology, Vol. 7, No 4, August 1997) ermöglicht eine Erhöhung der Empfindlichkeit bei geringen optischen Intensitäten.
Zur Aufiiahme schnell bewegter Bilder, oder von Szenen, welche mittels gepulsten Lichtquellen belichtet werden (Blitzbeleuchtung) werden Sensoren eingesetzt, welche eine sogenannte "Global Shutter" Belichtungssteuerung aufweisen. Das heisst Sensoren, welche es ermöglichen, mittels eines "Sample and Hold"-Gliedes im Pixel, den integrierten Signalwert bis zum Auslesezeitpunkt zu speichern.
DARSTELLUNG DER ERFINDUNG
Der Erfindung liegt demnach die Aufgabe zugrunde, einen optoelektronischen Sensor mit vergrössertem dynamischem Bereich und "Global Shutter" Belichtungssteuerung zur Verfügung zu stellen. Es geht dabei im wesentlichen darum, sowohl die Empfindlichkeit des Sensors bei hohen Lichtenergien einzuschränken, und gleichzeitig eine Erhöhung der Empfindlichkeit bei geringen optischen Intensitäten zu ermöglichen. Die Erfindung betrifft einen optoelektronischen Sensor umfassend wenigstens eine Fotodiode, welche über einen ersten Transistor oder eine erste Diode mit einem ersten Potenzial verbunden werden kann.
Die Lösung dieser Aufgabe wird dadurch erreicht, dass die Fotodiode ausserdem über einen zweiten Transistor mit dem Eingang eines Ausleseverstärkers verbunden werden kann, wobei weiterhin zwischen diesem zweiten Transistor und dem Eingang des Ausleseverstärkers ein dritter Transistor angeordnet ist, über welchen der Eingang des Ausleseverstärkers mit einem zweiten Potenzial verbunden werden kann. Ausserdem sind Mittel (C2) vorhanden, welche ein temporäres Speichern des integrierten Signalwertes bis zum Auslesezeitpunkt erlauben.
Der Kern der Erfindung besteht somit darin, die Möglichkeiten der Erhöhung der Empfindlichkeit bei geringen optischen Intensitäten mit den Möglichkeiten einer Reduktion der Empfindlichkeit des Sensors bei hohen Lichtenergien zu kombinieren und gleichzeitig die "Global Shutter" Belichtungssteuerung beizubehalten Die Erfindung stellt eine Schaltung vor, welche zur Integration in ein- oder zweidimensionalen Arrays von optoelektronischen Sensorelementen (Bildsensoren) geeignet ist, und welche es erlaubt, nichtlineare Kennlinien, sowohl durch Erhöhung der Empfindlichkeit fiir optische Signale geringer Intensität, sowie durch Reduktion der Empfindlichkeit für optische Signale hoher Empfindlichkeit, zu realisieren. Die vorgestellte Schaltung kann ebenso in zweidimensionalen Arrays eingesetzt werden und mit dem Signaltiming für Doppelsampling ausgelesen werden.
Gemäss einer ersten bevorzugten Ausfuhrungsform der vorliegenden Erfindung befinden sich im Fall eines ersten Transistors das erste und das zweite Potenzial auf einem im wesentlichen identischen Spannungsniveau. Im Fall einer ersten Diode ist diese Schaltung nicht möglich, da das erste Potenzial in diesem Fall zur Steuerung der effektiven Dioden-Schwellenspannung unabhängig vom zweiten Potenzial geregelt werden muss. Das "Sample and Hold" Glied wird vorzugsweise durch den zweiten Transistor und die parasitären Kapazitäten, welche mit dem Eingang des Auslesebuffers verbunden sind, realisiert. Diese parasitären Kapazitäten bilden im Nerstärkungsmode der Meinen Signale ebenso die Konversionskapazität aus. Um diese Konversionskapazität besser zu kontrollieren, kann eine zusätzliche Kapazität zur Erde (Ground Potential) mit diesem Knoten verbunden werden. Diese Kapazität liegt üblicherweise im Bereich einiger Femtofarad. Um eine Verstärkung kleiner Signale zu ermöglichen, hat die totale, mit dem Eingang des Auslesebuffers verbundene Kapazität kleiner zu sein, als die parasitäre Kapazität der Photodiode.
Gemäss einer anderen bevorzugten Ausfuhrungsform der Erfindung ist der Ausgang des Ausleseverstärkers oder Auslesepuffers über einen Zeilenauswahltransistor mit einem Kolonnenbus verbunden. Typischerweise werden sämtliche in der Schaltung verwendeten Transistoren als MOS-Transistoren ausgebildet. Die folgende Beschreibung bezieht sich auf eine Implementierung mit Ν-typ MOS Transistoren (ΝMOS), die Erfindung deckt aber ebenfalls die mögliche Implementierung mit P-typ MOS Transistoren oder einer Kombination beider Transistortypen ab. Bei der Implementierung von PMOS Transistoren sind an der gegebenen Stelle sämtliche Spannungen gegenüber dem ΝMOS Transistor zu invertieren, wie dem fachkundigen Leser wohlbekannt und ersichtlich ist.
Eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung zeichnet sich dadurch aus, dass die Gatespannung des zweiten Transistors so geregelt ist, dass in einer ersten Phase der Integrationszeit der von der Photodiode generierte Strom lediglich eine Kapazität am Eingang des Ausleseverstärkers entlädt, und dass die Gatespannung des ersten Transistors, respektive im Fall einer ersten Diode das erste Potenzial, so geregelt ist, dass in einer letzten Phase der Integrationszeit ein Teil oder die Gesamtheit des von der Photodiode generierten Stromes durch den Kanal des ersten Transistors respektive der ersten Diode kompensiert wird. Diese Ansteuerung stellt sicher, dass für hohe Intensitäten die Empfindlichkeit reduziert wird, und dass für kleine Intensitäten die Empfindlichlceit erhöht wird. Je nach Intensität wird ein derartiger Sensor während der ganzen Integrationszeit in der ersten Phase verbleiben (niedrige Signale) oder aber bis zur letzten Phase hindurchlaufen (grosse Signale). Typischerweise werden die Spannungen dabei so eingestellt, dass die Gatespannung des ersten Transistors unterhalb der Gatespannung des zweiten Transistors liegt, und dass die Gatespannung des ersten Transistors wenigstens eine Schwellenspannung über den Sättigungssignal des Auslesepuffers liegt. Im Falle der Verwendung einer Diode anstelle des ersten Transistors wird die Anodenspannung (erstes Potential) der Diode so eingestellt, dass die Anodenspannung minus die Dioden-Schwellenspannung unterhalb der Gatespannung minus der Thresholdspannung des zweiten Transistors liegt, und dass die Anodenspannung minus die Dioden-Schwellenspannung über dem Sättigungssignal des Auslesebuffers liegt. Es erweist sich dabei als sinnvoll, die Gatespannungen (respektive die Gatespannung und die Anodenspannung im Falle einer Diode) so einzustellen, dass die Differenz zwischen den beiden Spannungen grösser ist als die Toleranz der Schwellenspannungen zuzüglich der Toleranz der Spannungswerte, wobei diese Differenz insbesondere bevorzugt > 100 mV gewählt ist. Dies bei typischen Lichtintensitäten im Bereich von nW/cm2 - mW/cm2
Nach der Integrationszeit wird der zweite Transistor geöffiiet, so dass der Konversionsknoten (Speicherknoten) von der Photodiode isoliert wird. Das Gate des ersten Transistors wird in dieser Phase bis zum Ende der Auslesephase auf einem Potential gehalten, das mindestens eine Thresholdspannung über der Groundspannung liegt. Im Fall einer ersten Diode wird diese in Bezug auf die effektive Dioden- Schwellenspannung analog über das erste Potenzial eingestellt. So wird sichergestellt, dass von der Photodiode gesammelte Ladungsträger die Photodiode nicht vollständig entladen und auf den Speicherknoten überfliessen, sondern durch den Kanal des ersten Transistors, respektive der ersten Diode, kompensiert werden, falls das Potenzial der Photodiode einen Wert nahe der Groundspannung erreicht (grosse optische Intensitäten).
Bei einer anderen bevorzugten Ausfuhrungsform der Erfindung können die Gatespannungen vom ersten sowie vom zweiten Transistor während der Integrationszeit variiert werden. So kann je nach Bedarf respektive je nach Intensitätsverteilung des einfallenden Lichtes über ein Array von Sensorzellen die Response Kennlinie (Empfindlichkeit in Abhängigkeit der Intensität) des Sensors, resp. Sensorarrays noch variabler eingestellt werden. Während der "Hold" Phase ist dabei darauf zu achten, dass die Gatespannung des ersten Transistors mindestens auf einem Wert bleibt, welcher die vollständige Entladung der Photodiode verhindert, jedoch unterhalb des geringsten während der Integrationsphase verwendeten Wertes der Gatespannung des zweiten Transistors. In analoger Weise muss die erste Diode entsprechend über das erste Potenzial geregelt werden.
Weitere bevorzugte Ausführungsformen des erfindungsgemässen optoelektronischen Sensors sind in den abhängigen Ansprüchen beschrieben.
Weiterhin betrifft die vorliegende Erfindung ein Verfahren zum Betrieb eines optoelektronischen Sensors, wie er oben beschrieben wird. Insbesondere zeichnet sich das Verfahren dadurch aus, dass die Gatespannung des ersten Transistors respektive im Fall einer erste Diode das erste Potenzial, und die Gatespannung des zweiten Transistors derart eingestellt respektive geregelt werden, dass in einer ersten Phase der Integrationszeit von der Fotodiode gesammelte Ladungsträger lediglich eine Konversionsknotenkapazität entladen, dass in einer zweiten Phase nach Erreichen eines gleichen Potenzials beim Ausgang der Fotodiode und beim Eingang des Ausleseverstärkers von der Fotodiode gesammelte Ladungsträger sowohl eine Fotodiodenkapazität als auch die genannte Konversionsknotenkapazität entladen, und dass nach Unterschreiten des Schwellenwertes des ersten Transistors respektive der ersten Diode beim Ausgang der Fotodiode in einer dritten Phase von der Fotodiode gesammelte Ladungsträger wenigstens teilweise über den ersten Transistor respektive über die erste Diode zur Verfügung gestellt werden, sowie dass nach Ablauf der Integrationszeit der zweite Transistor geöffiiet wird und die Gatespannung des ersten Transistors respektive das erste Potenzial im Fall einer ersten Diode so eingestellt wird, dass eine vollständige Entladung der Photodiode verhindert wird. Durch diese Betriebsweise erreicht man die bereits eingangs genannte Reduktion der Empfindlichkeit für hohe Intensitäten respektive Erhöhung der Empfindlichkeit für niedrige Intensitäten sowie die Möglichkeit nach Ablauf der Integrationszeit den Signalwert im Pixel bis zum Auslesezeitpunkt zu speichern. ("Global Shutter" Belichtungssteuerung). Bevorzugt kann dabei so vorgegangen werden, dass während der Resetphase und während der Integrationsphase die .Gatespannung des zweiten Transistors eingestellt wird, sodass Gatespannung minus Schwellenspannung niedriger liegt als die Resetspannung, welche sich am Eingang des Ausleseverstärkers einstellt, und dass die Gatespannung wenigstens eine Schwellenspannung oberhalb der Sättigungsspannung des Auslesepuffers liegt. Die Gatespannung des ersten Transistors wird während der Resetphase auf den höchsten Wert gestellt, der während der Integrationsphase verwendet wird, mindestens aber eine Thresholdspannung über der Ground Spannung aber unterhalb der Gatespannung des zweiten Transistors. Während der Holdphase wird die Gatespannung des ersten Transistors auf denselben Wert eingestellt wie während der Resetphase, mindestens aber eine Thresholdspannung über der Groundspannung.
Wie bereits weiter oben allgemeiner erwähnt, kann gemäss einer bevorzugten Ausführungsform des genannten Verfahrens während der Integrationsphase die Gatespanmmg des zweiten Transistors variiert werden, wobei sie aber immer grösser bleibt als die Gatespannung des ersten Transistors, und wobei bevorzugt während der Integrationsphase die Gatespannung des ersten Transistors sukzessive reduziert wird.
Zusätzlich ist es ausserdem möglich, während der Integrationszeit die Gatespannung des ersten Transistors konstant zu halten oder sukzessive zu reduzieren. Ausserdem kann vorzugsweise so vorgegangen werden, dass während der Integrationszeit die Gatespannung des zweiten Transistors wenigstens einmal dem Bulkpotential dieses Transistors gleichgeschaltet und wieder auf seinen ursprünglichen Wert zurück geschaltet wird.
Ausserdem betrifft die vorliegende Erfindung ein ein- oder zweidimensionales Aixay von optoelektronischen Sensoren, wie sie oben beschrieben wurden. Gleichermassen betrifft sie ein Verfahren zum Betrieb eines derartigen Array.
KURZE ERLÄUTERUNG DER FIGUREN
Die Erfindung soll nachfolgend anhand von Ausführungsbeispielen im Zusammenhang mit den Zeichnungen näher erläutert werden. Es zeigen:
Fig. 1 Schaltschema eines optoelektronischen Sensors mit reduzierter Empfindlichkeit bei hohen Intensitäten;
Fig. 2 Schaltschema eines optoelektronischen Sensors mit reduzierter Empfindlichkeit bei hohen Intensitäten mit Shuttertransistor und Konversionsknotehkapazität;
Fig. 3 Schaltschema eines optoelektronischen Sensors mit grossem dynamischen Bereich (bevorzugte Implementierung der erfindungsgemässen Schaltung);
Fig. 4 Schaltschema eines optoelektronischen Sensors mit erhöhter Empfindlichkeit bei niedrigen Intensitäten; und
Fig. 5 Schaltschema eines optoelektronischen Sensors mit grossem dynamischen Bereich bei welchem der erste Transistor durch eine Diode ersetzt wird.
WEGE ZUR AUSFUHRUNG DER ERFINDUNG
A Nichtlineare Kennlinie durch Reduktion der Empfindlichkeit bei hohen optischen Intensitäten
Bei integrierenden Photodetektoren wird die optisch generierte Ladung durch eine in Sperrrichtung polarisierte Photodiode 1 aufgesammelt und auf der parasitären Kapazität der Photodiode sowie den mit der Photodiode verbundenen Kapazitäten aufintegriert.
Eine Reduktion der Empfindlichkeit bei hohen Intensitäten kann erzielt werden, indem nach Erreichen eines gewissen Signalpegels von der Integrationskapazität Cl, C2 ein gewisser, signalabhängiger Strom abgezogen wird (wird so z. B. in der bereits eingangs erwähnten WO 01/46655 vorgeschlagen). Dies kann erreicht werden, indem bei einem Pixelschema gemäss einer der Fig. 1-3 das Gate von MOS Transistor Tl währeqd der Integrationsphase so polarisiert wird, dass ab einem gewünschten Signalwert der MOS Transistor Tl durch Subthreshold-Leitfähigkeit (Leitfähigkeit unterhalb des Schwellenwertes) einen signalabhängigen Strom von der Integrationskapazität Cl abfuhrt. Während der Integrationszeit kann die Polarisation des Gates dieses Transistors Tl derart angepasst werden, dass für verschiedene optische Intensitäten unterschiedliche effektive Integrationszeiten realisiert werden. Dies wird bei einer Realisierung mit einer N-Photodiode gegenüber P-Substrat und mit N-Kanal MOS Transistoren folgendermassen umgesetzt:
Vor Beginn der Integrationszeit wird das Gate des Resettransistors Tl in Figur 1-3 auf mindestens eine Schwellenspannung oberhalb des Resetpotentials Vreset polarisiert. Dadurch wird die Integrationskapazität Cl in Figur 1 resp. Cl und C2 in Figur 2 und 3 auf das Resetpotential Vreset aufgeladen. Zu Beginn der Integrationszeit wird das Gate des Resettransistors Tl auf einen Wert unterhalb des Resetpotentials plus Schwellenspannung, jedoch mindestens eine Schwellenspannung oberhalb der Sättigungsspannung des Auslesebuffers polarisiert (VG1). Der durch die Photodiode 1 gesammelte Strom, welcher sich linear zur einfallenden Lichtintensität verhält, entlädt die Integrationskapazität Cl, respektive Cl und C2. Für relativ hohe optische Intensitäten wird die Integrationskapazität innerhalb der Integrationszeit auf den Wert VG1 - VTH (Schwellenspannung von Tl) entladen. Ab diesem Zeitpunkt führt der Transistor Tl einen Teil des von der Photodiode 1 generierten Stromes wieder von der Integrationskapazität ab. Die Spannung auf der Integrationskapazität sinkt nun langsamer ab, bis sie sich schliesslich auf einem Wert stabilisiert, bei welchem der gesamte von der Photodiode 1 generierte Strom über den Transistor Tl kompensiert wird. In der zweiten Hälfte der Integrationszeit, z.B. nach 90% der Integrationszeit, wird das Gate des Resettransistors Tl auf einen tieferen Wert VG2 polarisiert. Dadurch bricht die Kompensation des von der Photodiode 1 generierten Stromes ab. Die Integrationskapazität wird erneut durch den gesamten Photostrom entladen. Da bis zum Ende der Integrationszeit eine kürzere Zeitspanne zur Verfügung steht, resultiert für optische Intensitäten, welche im ersten Zeitintervall die Integrationskapazität bis auf VG1-VHT entladen haben, eine reduzierte Empfindlichkeit.
Die Kennlinie kann durch Einfügen weiterer Stufen beliebig bestimmt werden.
B) Nichtlineare Kennlinie durch Erhöhen der Empfindlichkeit bei kleinen Signalen.
Eine Steigerung der Empfindlichkeit von integrierenden optoelektronischen Sensoren in CMOS Technologie kann dadurch erreicht werden, dass die Konversionskapazität, welche die photogenerierten Ladungen in ein Spannungssignal wandelt, reduziert wird. Üblicherweise wird diese Kapazität durch die parasitäre Kapazität der Photodiode sowie durch die parasitären Kapazitäten der mit der Photodiode verbundenen Ausleseelektronik gebildet. Diese Kapazitäten können durch die in einer bestimmten Technologie realisierbaren Minimalstrukturen nur begrenzt reduziert werden. Durch Einfügen eines MOS Transistors und geeigneter Polarisierung der Gatespannung dieses Transistors zwischen der Photodiode und dem Auslesebuffer kann die parasitäre Kapazität der Photodiode von der Konversionskapazität abgetrennt werden.
Eine Beispielschaltung eines optoelektronischen Sensors, welcher dies ermöglicht, ist in Figur 4 angegeben.
In einer ersten Phase wird mittels Schliessen des Resettransistors T5 die Konversionskapazität C2 auf die Resetspannung VreSe. aufgeladen. Das Gate des Transistors T2 wird während der Resetphase auf einer konstanten Spannung gehalten VGT2. Diese Spannung wird so gewählt, dass die Gatespannung des MOS Transistors T2 minus eine Schwellenspannung kleiner ist als die Resetspannung, welche nach Öffnen des Resettransistors T5 auf dem Konversionsknote«. N3 erreicht wird. Die Gatespannung wird aber mindestens eine Schwellenspannung über dem Bulkpotential des Transistors T2 gewählt. Dadurch wird w hrend dem Reset die Photodiode 1 nicht auf das Resetpotential gebracht, sondern stabilisiert sich auf einem Potential VGT2 - VTH.
Ladungsträger welche durch die Photodiode eingefangen werden, generieren im Kanal des Transistors T2 einen Strom, welcher die Konversionskapazität C2 entlädt. Die umgekehrte Vorspannung der Photodiode 1 bleibt so erhalten. Dadurch wird die parasitäre Kapazität Cl der Photodiode 1 nicht entladen, und das Spannungssignal, welches für eine bestimmte eingesammelte Ladungsmenge auf C2 erzeugt wird, ist grösser, als wenn die Konversionskapazität direkt mit der Photodiode 1 verbunden ist. Diese erhöhte Empfindlichkeit wird realisiert, solange die Spannung auf dem Konversionsknoten N3 grösser ist als die Spannung auf der Photodiode (Nl). Sobald sich die beiden Spannungen egalisieren, werden die parasitäre Kapazität der Photodiode und des Konversionsknotens N3 gleichermassen entladen. Damit reduziert sich bei grösseren Signalen die Empfindlichkeit.
Das Ende der Integrationszeit kann durch Reduktion der Gatespannung an T2 auf ein Potential unterhalb des Bulkpotentials plus eine Schwellenspannung (Öffnen von T2) und Sampling des Spannungssignals auf C2 oder durch Auslesen und Einleiten des Resets bestimmt werden. Während der Holdphase kann sich die Photodiode weiter entladen. Dies kann dazu fuhren, dass sich die Photodiode vollständig entlädt und optisch generierte Ladungen durch das Substrat auf den Speicherknoten überfliessen und den ausgelesenen Signalwert verfälschen. Die Erfindung bietet eine Lösung dieses Problems an.
Während der Integrationszeit kann zur Erhöhung der Empfindlichkeit mittels signalabhängiger Ladungsinjektion die Gatespannung des Transistors T2 verändert werden. (z.B. mehrmaliges Öffnen und Schliessen auf VGT2.) Erfϊndungsgemäss wird nun wie folgt vorgegangen:
Das Schaltbild des Ausfuhrungsbeispiels eines erfindungsgemässen optoelektronischen Sensors ist in Figur 3 abgebildet. Der optoelektronische Sensor gemäss der Erfindung weist eine Photodiode 1 auf, welche mittels MOS Transistor Tl mit einer Resetspannung Vreset verbunden werden kann. Weiter weist der Sensor einen MOS Transistor T2 auf, welcher die Photodiode mit dem Auslesebuffer T3 verbindet. Das Eingangsterminal des Auslesebuffers T3 ist weiter mit einem MOS Transitor T5 mit dem Resetpotential verbunden.
In der erfindungsgemässen Steuerung des Sensors wird während der Reset- und Integrationsphase das Gateterminal des Transistors T2 so polarisiert, dass die Gatespannung minus die Schwellenspannung tiefer liegt als das Resetpotential, welches sich am Eingang des Auslesebuffers N3 einstellt, jedoch mindestens eine Schwellenspannung über dem Sättigungssignal des Auslesebuffers T3.
Das Gate des Transistors Tl wird so polarisiert, dass dessen Potential unterhalb des Gatepotentials von T2 liegt, jedoch mindestens eine Schwellenspannung über dem Sättigungssignal des Auslesebuffers T3. Die Differenz zwischen den beiden Gatespannungen soll grösser sein als die Toleranz der Schwellenspannungen zuzüglich der Toleranz der Spannungswerte (typisch > 100mV).
Während der Integrationsphase kann das Potential des Transistors T2 variiert werden, soll aber immer grösser bleiben, als das Gatepotential des Transistors Tl.
Während der lutegrationsphase kann das Gatepotential des Transistors Tl reduziert werden.
In einer ersten Phase der Integrationszeit entladen von der Photodiode 1 eingesammelte Ladungsträger lediglich die Konversionskapazität C2, und generieren ein maximales Spannungssignal je Ladungsträger. Bei relativ kleinen optischen Intensitäten bleibt der erfindungsgemässe Sensor während der gesamten Integrationszeit in dieser Phase.
In der zweiten Phase der Integrationszeit egalisieren sich die Potentiale auf den Knoten l und N3. In dieser Phase entladen von der Photodiode 1 eingefangene Ladungsträger die parasitäre Kapazität Cl der Photodiode 1 gleichermassen wie die Konversionskapazität C2 und generieren ein mittleres Spannungssignal je Ladungsträger. Bei mittleren optischen Intensitäten bleibt der erfindungsgemässe Sensor bis zum Ende der Integrationszeit in dieser Phase.
In einer dritten Phase der Integrationszeit werden die parasitären Kapazitäten der Photodiode 1 sowie des Ausleseknotens soweit entladen, dass ein Teil oder der gesamte von der Photodiode generierte Stroms mittels Transistor Tl kompensiert wird. Je nachdem, ob in diesem Teil der Kennhnie eine logarithmische Response, oder eine abschnittweise lineare Response gewünscht wird, kann das Gatepotential von Tl nach bekannter Technik schrittweise oder kontinuierlich reduziert werden oder auf einem geeigneten fixen Wert gehalten werden.
Am Ende der Integrationszeit wird das Spannungssignal, welches am Knoten N3 festgestellt wird, durch Reduktion des Gatepotentials von T2 auf einen Wert unterhalb des Bulkpotentials plus einer Schwellenspannung (Öffnen von T2) gesampelt. Bis zum Auslesen des Spannungssignals bleibt das Gatepotential von Tl mindestens eine Thresholdspannung über dem Groundpotential. So wird verhindert, dass sich die parasitäre Photodiodenkapazität vollständig entlädt und überzählige Ladungen auf den Speicherknoten überfliessen. Nach dem Auslesen des Spannungssignals auf N3 mittels Auslesebuffer wird der Knoten N3 mittels Resettransistor T5 auf das Resetpotential Vreset gebracht und das Gate von Transistor Tl wird auf den Wert am Beginn der Integrationszeit gesetzt.
Figur 5 zeigt eine alternative Schaltung, bei welcher der erste Transistor Tl durch eine Diode Dl ersetzt ist. Um diese Diode Dl eine analoge Aufgabe erfüllen zu lassen, muss in diesem Fall das Reset-Potential von Diode Dl und Transistor T5 unterschiedlich gestaltet werden. An der Diode Dl liegt Reset-Potential Vreseti an, (in einer Variation der Realisierung ist dieses Potential während der Integrationszeit regelbar) während am Transistor T5 resp. T3 das Potential Vreset2 anliegt.
Eine Reduktion der Empfindlichkeit bei hohen Intensitäten kann bei einer derartigen Schaltung gem. Figur 5 erzielt werden, indem ab Erreichen eines gewissen Signalpegels von der Integrationskapazität Cl, C2 ein gewisser, signalabhängiger Strom abgezogen wird (wird so z. B. in der bereits eingangs erwähnten WO 01/46655 gemacht). Dies, indem bei einem Pixelschema gemäss Fig. 5 die Reset-Spannung Neseu der Diode Dl während der Integrationsphase so eingestellt wird, dass ab einem gewünschten Signalwert die Diode Dl durch Leitfähigkeit oberhalb des Dioden-Schwellenwerts einen signalabhängigen Strom von der Integrationskapazität Cl abführt. Während der Integrationszeit kann die Spannung VreSetι an der Diode Dl derart angepasst werden, dass für verschiedene optische Intensitäten unterschiedliche effektive Integrationszeiten realisiert werden. Dies bei einer Realisierung mit einer N-Photodiode gegenüber P+/N- well junction Diode Dl (typischerweise mit einem Schwellenpotential VonD_ode von ün Bereich von 0.3 bis 0.7 V).
In einer ersten Phase wird mittels Schliessen des Resettransistors T5 die Konversionskapazität C2 auf die Resetspannung VreSet aufgeladen. Das Gate des Transistors T2 wird während der Resetphase auf einer konstanten Spannung gehalten VGT2. Diese Spannung wird so gewählt, dass die Gatespannung des MOS Transistors T2 minus eine Schwellenspannung kleiner ist als die Resetspannung, welche nach Öffnen des Resettransistors T5 auf dem Konversionsknoten N3 erreicht wird. Die Gatespannung wird aber mindestens eine Schwellenspannung über dem Bulkpotential des Transistors T2 gewählt. Dadurch wird während dem Reset die Photodiode 1 nicht auf das Resetpotential gebracht, sondern stabilisiert sich auf einem Potential VGT2 - VTH.
In dieser Phase wird die Resetspannung Vreseti in Figur 5 auf die höchste, während der Integration verwendete Spannung gelegt. Diese Spannung minus die Schwellspannung der Diode (Dl) ist mindestens über dem Saturierungswert des Auslesebuffers, aber unterhalb der Gatespannung minus der Thresholdspannung des zweiten Transistors (T2 in Fig. 5) (typischerweise >100mV). Der durch die Photodiode 1 gesammelte Strom, welcher sich linear zur einfallenden Lichtintensität verhält, wird in einer ersten Phase durch den Kanal von MOS Transistor T2 kompensiert und entlädt lediglich die Kapazität C2. Sobald das Potential auf N3 auf einen Wert unterhalb der Gatespannung von T2 minus der Thresholdspannung entladen ist, werden die Kapazitäten Cl und C2 gleichermassen entladen. Für relativ hohe optische Intensitäten wird die Integrationskapazität (C1+C2) innerhalb der Integrationszeit auf den Wert VreSetι - VonDiode entladen. Ab diesem Zeitpunkt führt die Diode Dl einen Teil des von der Photodiode 1 generierten Stromes wieder von der Integrationskapazität ab. Die Spannung auf der Integrationskapazität sinkt nun langsamer ab, bis sie sich schliesslich auf einem Wert stabilisiert, bei welchem der gesamte von der Photodiode 1 generierte Strom über die Diode Dl kompensiert wird. In einer weiteren Phase der Integrationszeit, z.B. nach 90% der Integrationszeit, kann die Resetspannung VreSetι auf einen tieferen Wert gesetzt. Dadurch bricht die Kompensation des von der Photodiode 1 generierten Stromes ab. Die Integrationskapazität wird erneut durch den gesamten Photostrom entladen. Da bis zum Ende der Integrationszeit eine kürzere Zeitspanne zur Verfügung steht, resultiert für optische Intensitäten, welche im ersten Zeitintervall die Integrationskapazität bis auf Vresetι - VonDiode entladen haben, eine reduzierte Empfindlichkeit.
Die Kennlinie kann auch hier durch Einfügen weiterer Stufen beliebig bestimmt werden.
BEZUGSZEICHENLISTE
1 Fotodiode
2 Erde
Cl Fotodiodenkapazität
C2 Konversionsknotenkapazität
Tl Resettransistor
T2 Shuttertransistor
T3 Auslesetransistor
T4 Zeilenauswahltransistor
T5 Resettransistor des Sense-Knoten N2
Nl Dioden-Knoten
N3 Konversionsknoten / Speicherknoten
Vreset Resetspannung
Vreseti Resetspannung an Diode D 1
Vreset2 Resetspannung an Transistor T5
VonDiode Dioden-Schwellenspannung
Dl Reset Diode

Claims

PATENTANSPRÜCHE
1. Optoelektronischer Sensor umfassend wenigstens eine Fotodiode (1), welche über einen ersten Transistor (Tl) oder eine erste Diode (Dl) mit einem ersten Potenzial (VreSet. Vreseti) verbunden werden kann, dadurch gekennzeichnet, dass zur Bereitstellung eines grossen dynamischen Bereiches die Fotodiode (1) ausserdem über einen zweiten Transistor (T2) mit dem Eingang eines Ausleseverst rkers (T3) verbunden werden kann, wobei weiterhin zwischen diesem zweiten Transistor (T2) und dem Eingang des Ausleseverstärkers (T3) ein dritter Transistor (T5) angeordnet ist, über welchen der Eingang des Ausleseverstärkers (T3) mit einem zweiten Potenzial (Vιeset. VreSet2) verbunden werden kann, und dass Mittel (C2) vorhanden sind, welche ein temporäres Speichern des integrierten Signalwertes bis zum Auslesezeitpunkt erlauben.
2. Optoelektronischer Sensor gemäss Anspruch 1, dadurch gekennzeichnet, dass ein erster Transistor (Tl) vorhanden ist und dass das erste und das zweite Potenzial (Vreset) auf einem im wesentlichen identischen Spannungsniveau liegen.
3. Optoelektronischer Sensor gemäss einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwischen dem zweiten Transistor (T2) und dem Eingang des Ausleseverstärkers (T3) zur Erde (2) eine zusätzliche Konversionsknotenkapazität (C2) angeordnet ist.
4. Optoelektronischer Sensor gemäss einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Ausgang des Ausleseverstärkers (T3) über einen Zeilenauswahltransistor (T4) mit einem Kolonnenbus verbunden ist.
5. Optoelektronischer Sensor gemäss einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass wenigstens einer, bevorzugt alle verwendeten Transistoren (Tl, T2, T3, T4, T5) als MOS-Transistoren ausgebildet sind.
6. Optoelektronischer Sensor gemäss einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Gatespannung des zweiten Transistors (T2) so geregelt ist, dass in einer ersten Phase der Integrationszeit der von der Photodiode (1) generierte Strom lediglich eine Kapazität (C2) am Eingang des Ausleseverstärkers (T3) entlädt, und dass dabei die Gatespannung des ersten Transistors (Tl) respektive das erste Potential (Vreseti) bei Anwesenheit einer ersten Diode (Dl) so geregelt ist, dass in einer letzten Phase der Integrationszeit ein Teil oder die Gesamtheit des von der Photodiode (1) generierten Stromes durch den Kanal des ersten Transistors (Tl) respektive durch die erste Diode (Dl) kompensiert wird.
7. Optoelektronischer Sensor gemäss Anspruch 6, dadurch gekennzeichnet, dass im Fall eines ersten Transistors (Tl) die Gatespannung des ersten Transistors (Tl) unterhalb der Gatespannung des zweiten Transistors (T2) liegt, und dass die Gatespannung des ersten Transistors (Tl) wenigstens eine Schwellenspannung über den Sättigungssignal des Auslesepuffers liegt, respektive dass im Fall einer ersten Diode (Dl) die Dioden- Anodenspannung der ersten Diode (Dl) durch das erste Potential (Nresetι) so eingestellt wird, dass diese Anodenspannung minus der Dioden-Schwellenspannung (Vresetι - VmDiode) unterhalb der Gatespannung minus der Thresholdspannung des zweiten Transistors (T2) liegt, und dass die Dioden-Anodenspannung (Vreseti) der ersten Diode (Dl) wenigstens eine Dioden-Schwellenspannung (VonDiode) über dem Sättigungssignal des Auslesepuf ers liegt.
8. Optoelektronischer Sensor gemäss Anspruch 6, dadurch gekennzeichnet, dass die Differenz zwischen den beiden Gatespannungen grösser ist als die Toleranz der Schwellenspannungen zuzüglich der Toleranz der Spannungswerte, wobei diese Differenz insbesondere bevorzugt > 100 mV gewählt ist.
9. Optoelektronischer Sensor gemäss einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Gatespannungen vom ersten (Tl) sowie vom zweiten (T2) Transistor während der Integrationszeit variiert werden können.
10. Verfahren zum Betrieb eines optoelektronischen Sensors nach wenigstens einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Gatespannung des ersten Transistors (Tl) respektive das erste Potential (Vreseti) im Fall einer ersten Diode (Dl) und die Gatespannung des zweiten Transistors (T2) derart eingestellt respektive geregelt werden, dass in einer ersten Phase der Integrationszeit von der Fotodiode (1) gesammelte Ladungsträger lediglich eine Konversionsknotenkapazität (C2) entladen, dass in einer zweiten Phase nach Erreichen eines gleichen Potenzials beim Ausgang der Fotodiode (1) und beim Eingang des Ausleseverstärkers (T3) von der Fotodiode (1) gesammelte Ladungsträger sowohl eine Fotodiodenkapazität (Cl) als auch die genannte Konversionsknotenkapazität (C2) entladen, und dass nach Unterschreiten des Schwellenwertes des ersten Transistors (Tl) respektive des Dioden- Schwellenwertes der ersten Diode (Dl) beim Ausgang der Fotodiode (1) in einer dritten Phase von der Fotodiode (1) gesammelte Ladungsträger wenigstens teilweise über den ersten Transistor (Tl) respektive über die erste Diode (Dl) zur Verfügung gestellt werden und dass nach Ablaufen der Integrationszeit besagter zweiter Transistor (T2) geöffiiet wird, so dass das Signal bis zum Auslesezeitpunkt auf der Konversionskapazität (C2) gehalten wird und dass während dieser Haltezeit der erste Transistor (Tl) respektive die erste Diode (Dl) derart eingestellt wird, dass die Photodiodenkapazität (Cl) nicht vollständig entladen wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass während der Resetphase und während der Integrationsphase die Gatespannung des zweiten Transistors (T2) eingestellt wird, dass Gatespannung minus Schwellenspannung niedriger liegt als die Resetspannung, welche sich am Eingang des Ausleseverstarkers (T3) einstellt, und dass die Gatespannung wenigstens eine Schwellenspannung oberhalb der Sättigungsspannung des Auslesepuffers liegt.
12. Verfahren nach einem der Ansprüche 10 oder 11, dadurch gekennzeichnet, dass während der Integrationsphase die Gatespannung des zweiten Transistors (T2) variiert wird, wobei sie aber immer grösser bleibt als die Gatespannung des ersten Transistors (Tl), und dass bevorzugt während der Integrationsphase die Gatespannung des ersten Transistors (Tl) sukzessive reduziert wird.
13. Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass während der Integrationszeit die Gatespannung des ersten Transistors (Tl) konstant gehalten oder sukzessive reduziert wird.
14. Verfahren nach einem der Ansprüche 10, I I oder 13„ dadurch gekennzeichnet, dass während der Integrationszeit die Gatespannung des zweiten Transistors (T2) wenigstens einmal dem Bulkpotential dieses Transistors (T2) gleichgeschaltet und wieder auf seinen ursprünglichen Wert zurück geschaltet wird.
15. Ein- oder zweidimensionales Array von optoelektronischen Sensoren gemäss einem der Ansprüche 1 bis 9.
6. Verfahren zum Betrieb eines Array nach Anspruch 15 gemäss einem der Ansprüche 10 bis 14.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6975008B2 (en) * 2003-10-27 2005-12-13 Eastman Kodak Company Circuit for detecting ambient light on a display
WO2005074250A1 (fr) * 2004-02-01 2005-08-11 Susanna Pita Capteur optoelectronique a haute dynamique avec faible bruit d’offset
JP4455215B2 (ja) * 2004-08-06 2010-04-21 キヤノン株式会社 撮像装置
JP4528221B2 (ja) * 2005-07-14 2010-08-18 本田技研工業株式会社 光センサ回路およびイメージセンサ
JP4252078B2 (ja) 2006-09-28 2009-04-08 三洋電機株式会社 光検出装置
JP4778567B2 (ja) 2007-02-08 2011-09-21 富士通株式会社 信号読み出し方法、信号読み出し回路及びイメージセンサ
JP2008306439A (ja) * 2007-06-07 2008-12-18 Konica Minolta Holdings Inc 撮像素子および撮像装置
DE102008009263B3 (de) * 2008-02-15 2009-06-10 Siemens Aktiengesellschaft Verfahren zum automatischen Erkennen, insbesondere bei der Verkehrsüberwachung, von Fahrzeugen oder von Fahrzeugkennzeichen
JP5250493B2 (ja) 2008-07-16 2013-07-31 株式会社半導体エネルギー研究所 発光装置
FR2937131B1 (fr) * 2008-10-15 2011-01-28 Soc Fr Detecteurs Infrarouges Sofradir Procede et dispositif de lecture de charges electriques produites par un photodetecteur, et detecteur comportant de tels dispositifs
KR101623960B1 (ko) 2009-06-04 2016-05-25 삼성전자주식회사 광전자 셔터, 이의 동작 방법 및 광전자 셔터를 채용한 광학 장치
JP5363237B2 (ja) * 2009-08-10 2013-12-11 ローム株式会社 光電変換回路及びそれに用いる光電変換素子
JP2012064201A (ja) * 2010-08-19 2012-03-29 Semiconductor Energy Lab Co Ltd 入出力装置及び入出力装置の駆動方法
US8698063B2 (en) * 2010-12-09 2014-04-15 Lockheed Martin Corporation Readout circuit having enhanced dynamic range
JP5566333B2 (ja) * 2011-05-11 2014-08-06 日立建機株式会社 建設機械の制御システム
KR101629881B1 (ko) * 2012-03-16 2016-06-13 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 저광 적응형 촬상 장치
JP6334908B2 (ja) * 2013-12-09 2018-05-30 キヤノン株式会社 撮像装置及びその制御方法、及び撮像素子
US9654710B2 (en) 2013-12-10 2017-05-16 Gvbb Holdings S.A.R.L. Photodiode limiter
TWI716377B (zh) * 2016-01-27 2021-01-21 原相科技股份有限公司 自供電式光學滑鼠裝置及其運作方法
CN113473049A (zh) * 2020-03-31 2021-10-01 福州瑞芯微电子股份有限公司 一种像素单元、图像传感器及其控制方法
JP2022090951A (ja) * 2020-12-08 2022-06-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、調整方法及び電子機器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4473836A (en) * 1982-05-03 1984-09-25 Dalsa Inc. Integrable large dynamic range photodetector element for linear and area integrated circuit imaging arrays
US5721425A (en) * 1996-03-01 1998-02-24 National Semiconductor Corporation Active pixel sensor cell that reduces the effect of 1/f noise, increases the voltage range of the cell, and reduces the size of the cell
JP3576715B2 (ja) * 1996-09-10 2004-10-13 本田技研工業株式会社 光センサ回路
US5742047A (en) * 1996-10-01 1998-04-21 Xerox Corporation Highly uniform five volt CMOS image photodiode sensor array with improved contrast ratio and dynamic range
US6133563A (en) * 1997-09-29 2000-10-17 Intel Corporation Sensor cell having a soft saturation circuit
US6587142B1 (en) * 1998-09-09 2003-07-01 Pictos Technologies, Inc. Low-noise active-pixel sensor for imaging arrays with high speed row reset
FR2807570B1 (fr) * 2000-04-07 2003-08-15 Suisse Electronique Microtech Cellule active avec memoire analogique pour un capteur photosensible realise en technologie cmos
US6933488B2 (en) * 2000-06-08 2005-08-23 California Institute Of Technology Variable electronic shutter in CMOS imager with improved anti smearing techniques
US7050094B2 (en) * 2000-10-26 2006-05-23 Micron Technology, Inc. Wide dynamic range operation for CMOS sensor with freeze-frame shutter
US6847400B2 (en) * 2001-03-22 2005-01-25 Xerox Corporation Photosensitive apparatus wherein an initial charge on a photodiode is sampled and substracted during readout
EP1265291A1 (de) * 2001-06-08 2002-12-11 EM Microelectronic-Marin SA CMOS Bildsensor und Verfahren zur Ansteuerung eines CMOS Bildsensors mit erhöhtem Dynamikbereich
EP1265290A1 (de) * 2001-06-08 2002-12-11 Asulab S.A. Verfahren zur Ansteuerung eines CMOS Bildsensors mit erhöhter Empfindlichkeit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2004040904A1 *

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Publication number Publication date
AU2003271499A1 (en) 2004-05-25
KR20050065652A (ko) 2005-06-29
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WO2004040904A1 (de) 2004-05-13

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