EP1523774A1 - Halbleiterbauelement mit grabenisolierung sowie zugehöriges herstellungsverfahren - Google Patents

Halbleiterbauelement mit grabenisolierung sowie zugehöriges herstellungsverfahren

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Publication number
EP1523774A1
EP1523774A1 EP03787690A EP03787690A EP1523774A1 EP 1523774 A1 EP1523774 A1 EP 1523774A1 EP 03787690 A EP03787690 A EP 03787690A EP 03787690 A EP03787690 A EP 03787690A EP 1523774 A1 EP1523774 A1 EP 1523774A1
Authority
EP
European Patent Office
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trench
layer
insulation
semiconductor substrate
isolation
Prior art date
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Withdrawn
Application number
EP03787690A
Other languages
English (en)
French (fr)
Inventor
Franz Schuler
Georg Tempel
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1523774A1 publication Critical patent/EP1523774A1/de
Withdrawn legal-status Critical Current

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    • H10W10/40—Isolation regions comprising polycrystalline semiconductor materials

Definitions

  • the present invention relates to a semiconductor component with trench isolation and an associated production method and in particular to a semiconductor component with a trench-shaped, ground-contacting active shield and an associated production method.
  • Insulations for defining, in particular, active areas in semiconductor substrates have usually been formed by thick oxide films, so-called local oxidation areas (LOCOS, Local Oxidation of Silicon). With the increasing integration density, however, such conventional LOCOS methods are no longer suitable because they require a large amount of space. In addition, they have the so-called "Birds Beak” phenomenon, with insulation layers forming laterally in the direction of the active areas. So-called trench isolations have therefore been developed, for example, according to the shallow trench isolation (STI, shallow trench isolation) a flat isolation trench filled with insulating material. However, even such a conventional trench isolation is often not sufficient, since so-called punch-through effects occur in the semiconductor material. In this case, undesirable leakage currents are observed. In extreme cases, parasitic bipolar transistors can be triggered by these leakage currents and this leads to the destruction of semiconductor components.
  • STI shallow trench isolation
  • Trench insulation with a shielding structure has recently been developed, in particular to reduce such leakage currents, an electrically conductive material being embedded as an electrode in order to implement field shielding in the trench, and for improved electrical properties leads. Trench insulation of this type is usually contacted with a shielding effect on the substrate surface or from the substrate.
  • the invention is therefore based on the object of providing a semiconductor component with trench insulation and an associated production method, in addition to improved shielding, a reduced space requirement and thus an improved integration density being achievable.
  • a special trench contact which has a deep contact trench with a side wall insulation layer and an electrically conductive filler layer, which is in an electrical connection in a bottom region of the contact trench with a predetermined doping region of the semiconductor substrate, and via which trench insulation with active Shielding is contacted, substrate resistances in particular can be significantly reduced, resulting in improved shielding properties.
  • an area requirement for a respective semiconductor circuit can be significantly reduced.
  • cover insulation layer of the trench insulation underneath the semiconductor substrate surface and inside the isolation trench which in particular results in improved processability due to the relatively flat surface and an insulation of the conductive trench filling.
  • conductive layers such as conductor tracks, which may lie over the cover insulation layer.
  • the trench isolation and the trench contact are preferably formed with a depth in the semiconductor substrate that is greater than a depth of a respective depletion zone, as a result of which punch-through effects in particular can be reduced.
  • the semiconductor substrate preferably has a multiple well structure, the predetermined doping region representing a doping well located therein, so that shields which are optimally adapted can be implemented even in the case of complex semiconductor circuits.
  • contacting well regions is significantly improved here, since a uniform contact is made possible and potential fluctuations within a well are reduced.
  • a space requirement can be significantly reduced, since the respective tub contacts no longer have to be guided to a semiconductor substrate surface.
  • FIGS. 1A to IN simplified sectional views to illustrate essential process steps in the manufacture development of a semiconductor device with trench isolation according to a first embodiment
  • FIG. 2 shows a simplified sectional view to illustrate a semiconductor component with trench isolation in accordance with a second exemplary embodiment
  • FIG. 3 shows a simplified sectional view to illustrate a semiconductor component with trench isolation in accordance with a third exemplary embodiment
  • FIG. 4 shows a simplified sectional view to illustrate a semiconductor component with trench isolation in accordance with a fourth exemplary embodiment
  • FIGS. 5A to 5H simplified sectional views for illustrating essential method steps in the production of a semiconductor component with trench isolation in accordance with a fifth exemplary embodiment
  • FIGS. 6A to 6E show simplified sectional views to illustrate essential method steps in the production of a semiconductor component with trench isolation in accordance with a sixth exemplary embodiment.
  • FIGS. 1A to IN show simplified sectional views of a semiconductor component with a trench isolation STI widened but flat in an upper region, a trench isolation TTI (thin trench isolation) in its upper region and an associated trench contact DTC (deep trench contact) according to a first exemplary embodiment.
  • different doping regions are initially formed in a common carrier material such as, for example, a semiconductor substrate.
  • a semiconductor substrate represents a p-type semiconductor substrate or a deep p-well, reference number 2 an n-well and reference number 3 a (flat) p-well.
  • the troughs or doping regions 1, 2 and 3 can be formed, for example, by means of ion implantation or other doping methods, silicon being preferably used as the semiconductor material.
  • a first insulation layer 4 is deposited or grown as an oxide layer on the surface of the semiconductor substrate.
  • a double or triple well structure is obtained in the semiconductor substrate, with which complex semiconductor circuits and in particular NMOS and PMOS transistors can be implemented.
  • the troughs can be designed with appropriate high-voltage doping.
  • a hard mask layer 5 is then formed on the surface of the first insulation layer 4, for example by means of a deposition process, Si 3 N being deposited, for example.
  • structuring is then carried out by means of conventional lithographic methods.
  • a reactive ion etching RIE, Reactive Ion Etch
  • anisotropic etching method RIE, Reactive Ion Etch
  • the deep trenches only within a. tated substrate, the depth of the trenches to avoid so-called punch-through effects is greater than a depth of an associated depletion zone of doping regions formed on the surface or to be formed later.
  • the deep trenches T extend into a predetermined doping region or a predetermined doping trough 2, which represents, for example, a middle n-well of a triple-well structure.
  • a side wall insulation layer 6 is now formed on the side walls of the trenches T, a trench insulation layer being first formed on the surface of the trench T after cleaning to remove the dry etching polymers.
  • This trench insulation layer is preferably formed by a thermal oxidation process as a so-called liner oxide, an anisotropic reactive ion etching being carried out, for example, to remove a bottom region of the trench insulation layer.
  • the trench is filled with an electrically conductive material 7, for example depositing a highly doped polysilicon whose doping has the same conductivity type n as the predetermined doping region or the n-well 2.
  • an anisotropic etching back of the electrically conductive filler layer 7 takes place, as a result of which the sectional view shown in FIG. 1D is obtained.
  • a resist layer 8 is then formed on the surface of the semiconductor substrate or the filled trenches and, in order to realize a widened surface trench STI, is structured accordingly at least in this area and the structure is transferred to the hard mask layer 5 underneath.
  • a conventional flat one can be passivated in semiconductor regions to be passivated Trench isolation are formed, whereby large areas can be easily deactivated.
  • the first resist layer 8 is then removed or stripped and a second insulation layer 9 is formed over the entire area, a silicon dioxide hard mask layer (e.g. TEOS) preferably being deposited by means of a CVD process (Chemical Vapor Deposition).
  • a second resist layer 10 is formed over the entire area and structured using conventional photolithographic methods in such a way that only the trench insulation STI and TTI are exposed and the area for the trench contact DTC remains protected.
  • the deposited second insulation layer 9 is now removed in the areas for the trench insulation STI and TTI, whereby conventional etching methods can be used, and then the second resist layer 10 is removed or stripped, whereby the sectional view shown in FIG. IG is obtained.
  • a further etching process is now carried out using the hard mask layer 5 in the areas of the trench insulation STI and TTI or the second insulating layer 9 in the area of the trench contact DTC, preferably both the semiconductor material or silicon of the uppermost p-well using an anisotropic etching process 3 and an upper region of the electrically conductive filler layer 7 or of the highly doped polysilicon is removed. This is preferably done by means of reactive ion etching. This is followed by a cleaning process in which, among other things, the polymers formed during the previous dry etching process are removed.
  • the side wall insulation layer 6 remains in particular in the widened trench insulation STI with a flat and widened surface area, a subsequent the step according to FIG. II, for example, an HF dip for removing the remaining side wall insulation layer 6.
  • an HF dip for removing the remaining side wall insulation layer 6.
  • the side wall insulation layers 6 in an upper area of the deep trench T are removed, as a result of which flat and partially widened trenches ST are obtained.
  • the edges of the hard mask layer 5 in the exposed areas of the trench insulation STI and TTI can also be etched back, which is referred to as a “nitride pullback”. In this way, a certain relaxation of the trench edges for further processing and also improved electrical properties of, for example, CMOS transistors that are also present.
  • a first cover insulation partial layer 10 is then formed in the formed flat trenches ST of the trench isolation regions STI and TTI, which in turn preferably forms a so-called liner oxide conformally as an insulation layer by means of thermal oxidation.
  • this insulation layer such as layer structures
  • a second cover insulation sublayer 11 is then formed in the shallow trench ST or on the surface of the first cover insulation sublayer 10, CVD deposition of SiO 2 (for example TEOS) preferably being carried out. In this way, the shallow trenches ST are completely filled.
  • a conventional CMP method Chemical Mechanical Polishing
  • the hard mask layer 5 being used as a stop layer.
  • the second insulation layer 9 in the region of the trench contacts DTC is accordingly also removed, as a result of which the sectional view shown in FIG. 1K is obtained.
  • FIG. 1K the sectional view shown in FIG. 1K is obtained.
  • the hard mask layer 5 or the silicon nitride layer is now removed over the entire area, as a result of which only the first insulation layer 4, the second insulation layer 9 and the second cover insulation sublayer 11 remain on the semiconductor substrate.
  • a particularly simplified process step is obtained.
  • the remaining first insulation layer 4 which is also referred to as a silicon dioxide buffer layer, is removed in accordance with FIG. 1 M, the second insulator layer 9 and the second cover insulation partial layer 11 also being removed accordingly and to avoid short circuits or unintentional topographies should have appropriate thicknesses.
  • a gate oxide layer is formed as the gate dielectric 12 by means of thermal oxidation, it being also possible for this gate dielectric 12 to be formed by means of alternative methods and alternative materials.
  • the actual formation of switching elements now usually takes place in the active areas of the semiconductor substrate or the p-well 3, only n + -doped doping regions 13 being indicated in FIG.
  • a contact opening for contacting the deep n-well 2 via the electrically conductive filler layer 7 is also exposed from this point in time using conventional methods.
  • the further production steps for forming NMOS or PMOS transistors are not shown here, since they correspond to conventional manufacturing steps.
  • FIG. 2 shows a simplified sectional view of a semiconductor component with trench isolation in accordance with a second exemplary embodiment, the same reference symbols denoting the same or corresponding elements or layers as in FIG. 1, for which reason a repeated description is not given below.
  • the semiconductor component can not only be formed in a semiconductor substrate with a multiple well structure, but only a single doping. have, whereby one also obtains improved shielding properties with reduced space requirements, especially for highly simplified semiconductor circuits.
  • the semiconductor component shown in FIG. 2 is, for example, an NMOS transistor, a p-type semiconductor substrate 1 being used and consequently a p + -doped semiconductor material being used as the electrically conductive filler layer.
  • a depth of the trenches should be greater than a depth of the depletion zones generated by the doping regions 13 in order to effectively prevent a so-called punch-through effect.
  • FIG. 3 shows a simplified sectional view of a semiconductor component with trench isolation in accordance with a third exemplary embodiment, the same reference symbols denoting the same elements or layers as in FIGS. 1 or 2 and a repeated description being dispensed with below.
  • the semiconductor substrate now only has a p-well or an actual substrate 1 and an additional n-well 2, the electrically conductive filler layer 7 being connected to the p-well or substrate 1.
  • the electrically conductive filler layer consequently consists of a p + -doped polysilicon.
  • FIG. 4 shows a simplified sectional view of a semiconductor component with trench isolation in accordance with a fourth exemplary embodiment, the same reference numerals again designating the same elements or layers as in FIGS. 1 to 3 and a repeated description being dispensed with below.
  • an STI and TTI trench isolation with an associated trench contact DTC for PMOS transistors is again known, a double-well structure or an n-well 2 now being formed in a p-substrate 1.
  • the bottom connection of the trench insulation can accordingly also be located in the first n well 2, again using n + -doped polysilicon and in order to avoid punch-through effects, a corresponding depth of the trenches greater than a depth of the space charge zones is.
  • FIGS. 5A to 5H show simplified sectional views for illustrating essential method steps in the production of a semiconductor component with trench isolation according to a fifth exemplary embodiment, the same reference symbols denoting the same or corresponding layers or elements as in FIGS. 1 to 4 and a repeated description being omitted below.
  • a first resist layer 8 is again applied in a subsequent method step for structuring the area for the broadened trench isolation STI and is patterned using conventional photolithographic methods.
  • the second hard mask layer 5A is then removed, in particular in the region of the widened trench insulation STI, as a result of which the sectional view shown in FIG. 5B is obtained.
  • the first resist layer 8 is then removed or a resist strip and the electrically conductive filler layer 7 and the semiconductor substrate or the p-well 3 in an upper region of the trenches.
  • This step corresponds essentially to the method step according to FIG. IH of the first exemplary embodiment, the first insulating layer or silicon dioxide buffer layer 4 being removed first, and then the semiconductor material being removed. This step is again completed by a cleaning process or by removing the remaining polymers.
  • a brief immersion in hydrofluoric acid (HF dip) is carried out in the same way as in the step according to FIG. II, as a result of which the remaining silicon dioxide side wall insulation layers 6 are removed.
  • the second hard mask layer 5A is etched back in order to relax the trench edges, which is referred to as a so-called nitride pullback and leads to an etching back or reduction in thickness of this layer also in the region of the trench contacts DTC.
  • the first cover insulation sublayer 10 is again formed, and in FIG. 5F the second cover insulation sublayer 11 is formed, again using the same method steps as in FIGS. IJ and 1K.
  • a second cover insulation sublayer 11 in the form of a TEOS silicon dioxide layer is likewise deposited by means of a CVD method, in particular in the region of the trench contact DTC in a depression of the second hard mask layer 5A.
  • the exposed areas of the second hard mask layer 5A are now also completely removed, but part of this layer 5A remains below the second cover insulation sublayer 11 in the area of the trench contact DTC.
  • the first insulation layer 4 or the silicon dioxide buffer layer is completely removed and a gate dielectric 12 is formed over the entire surface, wherein thermal oxidation is preferably carried out to form a conformal or conformal (uniformly thick) gate oxide.
  • the multiple well structure shown in FIG. 5 can of course also be applied to other semiconductor substrates and other well structures according to FIGS. 2 to 4.
  • FIGS. 6A to 6E show simplified sectional views for illustrating essential method steps in the production of a semiconductor component with trench isolation according to a sixth exemplary embodiment, the trench isolation having only a narrow trench isolation TTI.
  • the method steps in accordance with FIGS. 1A to 1D are again carried out first, in a subsequent step in accordance with FIG. 6A again a first resist layer 8 for covering the areas for the trench contacts DTC is applied and structured.
  • a first resist layer 8 for covering the areas for the trench contacts DTC is applied and structured.
  • the areas for the narrow trench insulation TTI are accordingly etched, as a result of which an upper area is removed, for example by means of an anisotropic etching process (RIE) of the trenches or the electrically conductive filling layer 7 located therein.
  • RIE anisotropic etching process
  • the first resist layer 8 is removed or a resist strip is carried out in a subsequent method step, and the first hard mask layer 5 is subsequently etched back in order to relax the trench edges.
  • silicon dioxide is then preferably deposited using a TEOS ashing process and planarized using a chemical mechanical polishing process (CMP, Chemical Mechanical Polishing), the first hard mask layer 5 serving as a stop layer.
  • CMP Chemical Mechanical Polishing
  • the cover insulation layer 11 shown in FIG. 6C is obtained, which in the sixth exemplary embodiment is a simple layer.
  • the first hard mask layer 5 is removed in a subsequent method step by means of conventional etching processes and, according to FIG. 6E, the first insulation layer 4 or silicon dioxide buffer layer is removed over the entire surface in the same way.
  • a gate dielectric 12 is again formed on the surface of the semiconductor substrate or the trough 3, wherein a thermal oxidation for producing a gate oxide layer 12 is preferably carried out.
  • the wells no longer have to touch the semiconductor surface but can be contacted directly.
  • lateral insulation of an inner triple well can be achieved via a closed ring of the trench contact DTC.
  • almost every point within a trough can also be contacted via a DTC so that similar or equal potential conditions can be created in the entire trough, which further improves the characteristic properties of a semiconductor component.
  • negative voltages can be isolated in a particularly simple manner and generated and switched on the chip.
  • the relatively high lateral parasitic resistances of the troughs can also be neglected, which in turn improves the shielding.
  • the invention has been described above using a p-doped semiconductor substrate.
  • an n-doped semiconductor substrate can also be used, the doping used in the above-mentioned exemplary embodiments being replaced by the complementary doping.

Landscapes

  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Die Erfindung betrifft ein Halbleiterbauelement mit Grabenisolierung sowie einzugehöriges Herstellungsverfahren, wobei eine Grabenisolierung (STI, TTI) einentiefen Isolationsgraben mit einer Abdeckisolationsschicht (10, 11), einer Seitenwand-Isolationsschicht (6) und einer elektrisch leitenden Füllschicht (7) aufweist,die in einem Bodenbereich des Grabens mit einem vorbestimmten Dotiergebiet(1) des Halbleitersubstrats elektrisch in Verbindung steht. Durch die Verwendungeines Grabenkontakts (DTC), der einen tiefen Kontaktgraben mit einer Seitenwand-Isolationsschicht (6) und einer elektrisch leitenden Füllschicht (7) auf-weist, die ebenfalls in einem Bodenbereich des Kontaktgrabens mit dem vorbestimmten Dotiergebiet (1) des Halbleitersubstrats elektrisch in Verbindung steht,können die elektrischen Abschirmeigenschaften bei verringertem Flächenbedarfverbessert werden.

Description

Beschreibung
Halbleiterbauelement mit Grabenisolierung sowie zugehöriges Herstellungsverfahren
Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement mit Grabenisolierung sowie ein zugehöriges Herstellungsverfahren und insbesondere auf ein Halbleiterbauelement mit einer grabenförmigen, bodenkontaktierten aktiven Abschirmung sowie ein zugehöriges Herstellungsverfahren.
Isolierungen zum Festlegen insbesondere von aktiven Gebieten in Halbleitersubstraten wurden üblicherweise durch dicke Oxidfilme, sogenannte lokale Oxidationsgebiete (LOCOS, Local Oxidation of Silicon) ausgebildet. Mit der ansteigenden Integrationsdichte sind jedoch derartige herkömmliche LOCOS- Verfahren nicht länger geeignet, da sie einen hohen Flächenbedarf aufweisen. Darüber hinaus besitzen sie das sogenannte „Birds Beak"-Phänomen, wobei sich Isolationsschichten lateral in Richtung der aktiven Gebiete ausbilden. Es wurden daher sogenannte Grabenisolierungen entwickelt, wobei beispielsweise gemäß der flachen Grabenisolierung (STI, Shallow Trench Isolation) ein mit Isoliermaterial gefüllter flacher Isolationsgraben an der Oberfläche eines Halbleitersubstrats ausgebildet wird. Gleichwohl ist auch eine derartige herkömmliche Grabenisolierung oftmals nicht ausreichend, da sogenannte Punch-through-Effekte im Halbleitermaterial auftreten. In diesem Fall beobachtet man unerwünschte Leckströme. Im Extremfall können durch diese Leckströme parasitäre Bipolar- Transistoren getriggert werden und es dadurch zu einer Zerstörung von Halbleiterbauelementen kommen.
Insbesondere zur Verringerung derartiger Leckströme wurden in letzter Zeit Grabenisolierungen mit einer Abschirm-Struktur entwickelt, wobei zur Realisierung einer Feld-Abschirmung im Graben ein elektrisch leitendes Material als Elektrode eingebettet ist und zu verbesserten elektrischen Eigenschaften führt. Üblicherweise werden derartige Grabenisolierungen mit abschirmender Wirkung an der Substratoberfläche oder vom Substrat her kontaktiert.
Nachteilig sind hierbei jedoch eine unzureichende Abschirm- wirkung und/oder ein erhöhter Flächenbedarf auf Grund der notwendigen Kontaktierung.
Der Erfindung liegt daher die Aufgabe zu Grunde ein Halbleiterbauelement mit Grabenisolierung sowie ein zugehöriges Herstellungsverfahren zu schaffen, wobei neben einer verbesserten Abschirmung ein verringerter Flächenbedarf und somit eine verbesserte Integrationsdichte realisierbar ist.
Erfindungsgemäß wird diese Aufgabe hinsichtlich des Halbleiterbauelements mit den Merkmalen des Patentanspruchs 1 und hinsichtlich des Herstellungsverfahrens durch die Maßnahmen des Patentanspruchs 7 gelöst.
Insbesondere durch die Verwendung eines speziellen Grabenkontakts, der einen tiefen Kontaktgraben mit einer Seitenwand- Isolationsschicht und einer elektrisch leitenden Füllschicht aufweist, die in einem Bodenbereich des Kontaktgrabens mit einem vorbestimmten Dotiergebiet des Halbleitersubstrats e- lektrisch in Verbindung steht, und über das eine Grabenisolierung mit aktiver Abschirmung kontaktiert wird, können insbesondere Substratwiderstände wesentlich verringert werden, wodurch man verbesserte Abschirmeigenschaften erhält. Gleichzeitig kann durch die Verwendung des Grabenkontakts ein Flächenbedarf für eine jeweilige Halbleiterschaltung wesentlich verringert werden.
Vorzugsweise befindet sich eine Abdeckisolationsschicht der Grabenisolierung unterhalb der Halbleitersubstrat-Oberfläche und innerhalb des Isolationsgrabens, woraus insbesondere eine verbesserte Weiterverarbeitbarkeit auf Grund der relativ ebenen Oberfläche sowie eine Isolation der leitenden Grabenfül- lung von evtl. über der Abdeckisolationsschicht liegenden leitenden Schichten wie z.B. Leiterbahnen resultiert.
Vorzugsweise sind die Grabenisolierung und der Grabenkontakt mit einer Tiefe im Halbleitersubstrat ausgebildet, die größer einer Tiefe einer jeweiligen Verarmungszone ist, wodurch insbesondere Punch-through-Effekte verringert werden können.
Werden an der Halbleitersubstrat-Oberfläche der jeweiligen Grabenisolierung verbreiterte bzw. sogenannte flache Isolationsgräben verwendet, so können unter Verwendung herkömmlicher Standardverfahren nicht benötigte bzw. nicht aktive Bereiche eines Halbleitersubstrats auf einfache Weise passiviert werden.
Vorzugsweise besitzt das Halbleitersubstrat eine Mehrfach- Wannenstruktur, wobei das vorbestimmte Dotiergebiet eine darin liegende Dotierwanne darstellt, wodurch sich auch bei komplexen Halbleiterschaltungen optimal angepasste Abschirmungen realisieren lassen. Insbesondere eine Kontaktierung von Wannengebieten wird hierbei wesentlich verbessert, da eine vergleichmäßigte Kontaktierung ermöglicht ist und Potentialschwankungen innerhalb einer Wanne verringert sind. Andererseits kann ein Flächenbedarf wesentlich reduziert werden, da jeweilige Wannenkontakte nunmehr nicht länger an eine Halbleitersubstrat-Oberfläche geführt werden müssen.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Figuren 1A bis IN vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstel- lung eines Halbleiterbauelements mit Grabenisolierung gemäß einem ersten Ausführungsbeispiel;
Figur 2 eine vereinfachte Schnittansicht zur Veranschaulichung eines Halbleiterbauelements mit Grabenisolierung gemäß einem zweiten Ausführungsbeispiel;
Figur 3 eine vereinfachte Schnittansicht zur Veranschaulichung eines Halbleiterbauelements mit Grabenisolierung gemäß einem dritten Ausführungsbeispiel;
Figur 4 eine vereinfachte Schnittansicht zur Veranschaulichung eines Halbleiterbauelements mit Grabenisolierung gemäß einem vierten Ausführungsbeispiel;
Figuren 5A bis 5H vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements mit Grabenisolierung gemäß einem fünften Ausführungsbeispiel; und
Figuren 6A bis 6E vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements mit Grabenisolierung gemäß einem sechsten Ausführungsbeispiel.
Erstes Ausführungsbeispiel
Die Figuren 1A bis IN zeigen vereinfachte Schnittansichten eines Halbleiterbauelements mit einer in einem oberen Bereich verbreiterten aber flachen Grabenisolierung STI, einer in ihrem oberen Bereich dünnen Grabenisolierung TTI (Thin Trench Isolation) und einem zugehörigen Grabenkontakt DTC (Deep Trench Contact) gemäß einem ersten Ausführungsbeispiel.
Gemäß Figur 1A werden in einem gemeinsamen Trägermaterial wie z.B. einem Halbleitersubstrat zunächst unterschiedliche Dotiergebiete ausgebildet, wobei das. Bezugszeichen 1 beispiels- weise ein p-Halbleitersubstrat oder eine tiefe p-Wanne darstellt, das Bezugszeichen 2 eine n-Wanne und das Bezugszeichen 3 eine (flache) p-Wanne . Die Wannen bzw. Dotiergebiete 1, 2 und 3 können beispielsweise mittels Ionenimplantation oder sonstigen Dotierverfahren ausgebildet werden, wobei als Halbleitermaterial vorzugsweise Silizium verwendet wird.
An der Oberfläche des Halbleitersubstrats wird beispielsweise eine erste Isolationsschicht 4 als Oxidschicht abgeschieden oder aufgewachsen. Auf diese Weise erhält man im Halbleitersubstrat eine Doppel- oder Dreifach-Wannenstruktur, mit der komplexe Halbleiterschaltungen und insbesondere NMOS- sowie PMOS-Transistoren realisiert werden können. Zur Realisierung von Hochvoltschaltungen können die Wannen mit entsprechenden Hochvolt-Dotierungen ausgebildet werden.
Gemäß Figur 1B wird anschließend eine Hartmaskenschicht 5 an der Oberfläche der ersten Isolationsschicht 4 beispielsweise mittels eines Abscheideverfahrens ausgebildet, wobei z.B. Si3N abgeschieden wird. Zur Ausbildung einer entsprechenden Hartmaske für später auszubildende tiefe Gräben T erfolgt anschließend eine Strukturierung mittels herkömmlicher lithographischer Verfahren.
Gemäß Figur IC werden unter Verwendung der strukturierten Hartmaske bzw. Hartmaskenschicht 5 mittels z.B. eines anisotropen Ätzverfahrens in jeweiligen Bereichen für eine Grabenisolierung mit flachem aber verbreitertem Oberflächenbereich STI, einer dünnen Grabenisolierung TTI und einem Grabenkontakt DTC tiefe Gräben T ausgebildet. Beispielsweise kann als anisotropes Ätzverfahren ein reaktives Ionenätzen (RIE, Reactive Ion Etch) verwendet werden, wodurch sehr tiefe und exakt strukturierbare Gräben mit gleicher Tiefe im Halbleitersubstrat ausgebildet werden.
Insbesondere bei Verwendung einer Grabenstruktur, wobei die tiefen Gräben nur innerhalb einer .Wanne oder eines gleich do- tierten Substrats liegen, ist die Tiefe der Gräben zur Vermeidung von sogenannten Punch-through-Effekten größer einer Tiefe einer zugehörigen Verarmungszone von an der Oberfläche ausgebildeten oder später auszubildenden Dotiergebieten.
Gemäß Figur IC erstrecken sich die tiefen Gräben T bis in ein vorbestimmtes Dotiergebiet bzw. eine vorbestimmte Dotierwanne 2, die beispielsweise eine mittlere n-Wanne einer Triple- Wannenstruktur darstellt.
Gemäß Figur 1D erfolgt nach dem Ausbilden der tiefen Gräben T nunmehr das Ausbilden einer Seitenwand-Isolationsschicht 6 an den Seitenwänden der Gräben T, wobei zunächst nach einer Reinigung zur Entfernung der Trockenätzpolymere eine Grabenisolationsschicht an der Oberfläche des Grabens T ausgebildet wird. Vorzugsweise wird diese Grabenisolationsschicht durch ein thermisches Oxidationsverfahren als sogenanntes Liner- Oxid ausgebildet, wobei zum Entfernen eines Bodenbereichs der Grabenisolationsschicht beispielsweise ein anisotropes reaktives Ionenätzen durchgeführt wird. Nach dem Entfernen des Bodenbereichs der Grabenisolationsschicht, wodurch die Seitenwand-Isolationsschicht 6 fertiggestellt ist, erfolgt das Auffüllen des Grabens mit einem elektrisch leitenden Material 7, wobei beispielsweise ein hoch dotiertes Polysilizium abgeschieden wird, dessen Dotierung den gleichen Leitungstyp n aufweist wie das vorbestimmte Dotiergebiet bzw. die n-Wanne 2. Abschließend erfolgt beispielsweise ein anisotroper Rückätzschritt der elektrisch leitenden Füllschicht 7, wodurch man die in Figur 1D dargestellte Schnittansicht erhält.
Gemäß Figur 1E wird anschließend eine Resistschicht 8 an der Oberfläche des Halbleitersubstrats bzw. der aufgefüllten Gräben ausgebildet und zur Realisierung eines verbreiterten Oberflächengrabens STI zumindest in diesem Bereich entsprechend strukturiert und die Struktur auf die darunter liegende Hartmaskenschicht 5 übertragen. Auf diese Weise kann in zu passivierenden Halbleiterbereichen eine herkömmliche flache Grabenisolierung ausgebildet werden, wodurch auch große Flächenbereiche einfach deaktiviert werden können.
Gemäß Figur 1F wird anschließend die erste Resistschicht 8 entfernt bzw. gestrippt und eine zweite Isolationsschicht 9 ganzflächig ausgebildet, wobei vorzugsweise eine Siliziumdioxid-Hartmaskenschicht (z.B. TEOS) mittels eines CVD-Ver- fahrens (Chemical Vapor Deposition) abgeschieden wird. Anschließend wird eine zweite Resistschicht 10 ganzflächig ausgebildet und mittels herkömmlicher fotolithographischer Verfahren derart strukturiert, dass lediglich die Grabenisolierungen STI und TTI freigelegt werden und der Bereich für den Grabenkontakt DTC weiterhin geschützt bleibt.
Gemäß Figur IG wird nunmehr die abgeschiedene zweite Isolationsschicht 9 in den Bereichen für die Grabenisolierungen STI und TTI entfernt, wobei herkömmliche Ätzverfahren verwendet werden können, und anschließend die zweite Resistschicht 10 entfernt bzw. gestrippt, wodurch man die in Figur IG dargestellte Schnittansicht erhält.
Gemäß Figur 1H erfolgt nunmehr unter Verwendung der Hartmaskenschicht 5 in den Bereichen der Grabenisolierungen STI und TTI bzw. der zweiten Isolierschicht 9 im Bereich des Grabenkontakts DTC ein weiteres Ätzverfahren, wobei vorzugsweise mittels eines anisotropen Ätzverfahrens sowohl das Halbleitermaterial bzw. Silizium der obersten p-Wanne 3 als auch ein oberer Bereich der elektrisch leitenden Füllschicht 7 bzw. des hochdotierten Polysiliziums entfernt wird. Vorzugsweise geschieht dies mittels reaktivem Ionenätzen. Anschließend erfolgt ein Reinigungsprozess, bei dem unter anderem auch die während dem vorherigen Trockenätzverfahrens entstehenden Polymere entfernt werden.
Da insbesondere in der verbreiterten Grabenisolierung STI mit flachem und verbreitertem Oberflächenbereich die Seitenwand- Isolationsschicht 6 stehen bleibt, wird in einem nachfolgen- den Schritt gemäß Figur II beispielsweise ein HF-Dip zum Entfernen der verbleibenden Seitenwand-Isolationsschicht 6 durchgeführt. Auf diese Weise werden in den Bereichen der Grabenisolierung STI und TTI die Seitenwand-Isolationsschichten 6 in einem oberen Bereich des tiefen Grabens T entfernt, wodurch man flache und zum Teil verbreiterte Gräben ST erhält. Ferner können gemäß Figur II auch die Kanten der Hartmaskenschicht 5 in den freigelegten Bereichen der Grabenisolierungen STI und TTI zurückgeätzt werden, was als sogenanntes „Nitride Pullback" bezeichnet wird. Auf diese Weise erhält man eine gewisse Entspannung der Grabenkanten für die weitere Prozessierung und auch verbesserte elektrische Eigenschaften von beispielsweise ebenso vorhandenen CMOS-Tran- sistoren.
Gemäß Figur IJ wird anschließend in den ausgebildeten flachen Gräben ST der Grabenisolationsbereiche STI und TTI eine erste Abdeckisolations-Teilschicht 10 ausgebildet, die vorzugsweise wiederum mittels einer thermischen Oxidation ein sogenanntes Liner-Oxid als Isolationsschicht konform ausbildet. In gleicher Weise können jedoch auch alternative Verfahren zum Ausbilden dieser Isolationsschicht (wie z.B. Schichtstrukturen) durchgeführt werden.
Gemäß Figur 1K wird anschließend eine zweite Abdeckisolations-Teilschicht 11 im flachen Graben ST bzw. an der Oberfläche der ersten Abdeckisolations-Teilschicht 10 ausgebildet, wobei vorzugsweise eine CVD-Abscheidung von Si02 (z.B. TEOS) durchgeführt wird. Auf diese Weise werden die flachen Gräben ST vollständig aufgefüllt. Zum Planarisieren der derart abgeschiedenen zweiten Abdeckisolations-Teilschicht 11 wird beispielsweise ein herkömmliches CMP-Verfahren (Chemical Mecha- nical Polishing) durchgeführt, wobei die Hartmaskenschicht 5 als Stoppschicht verwendet wird. Bei diesem Schritt wird demzufolge auch die zweite Isolationsschicht 9 im Bereich der Grabenkontakte DTC entfernt, wodurch man die in Figur 1K dargestellte Schnittansicht erhält. Gemäß Figur 1L wird nunmehr die Hartmaskenschicht 5 bzw. die Siliziumnitridschicht ganzflächig entfernt, wodurch lediglich die erste Isolationsschicht 4, die zweite Isolationsschicht 9 und die zweite Abdeckisolations-Teilschicht 11 auf dem Halbleitersubstrat verbleibt. Insbesondere bei Verwendung von Siliziumdioxid für diese Schichten erhält man hierbei einen besonders vereinfachten Verfahrensschritt.
In einem nachfolgenden Verfahrensschritt wird gemäß Figur IM die verbleibende erste Isolationsschicht 4, welche auch als Siliziumdioxid-Bufferschicht bezeichnet wird, entfernt, wobei hierbei auch die zweite Isolatorschicht 9 und die zweite Abdeckisolations-Teilschicht 11 entsprechend abgetragen wird und zur Vermeidung von Kurzschlüssen oder unbeabsichtigten Topographien entsprechende Dicken aufweisen sollten.
Anschließend wird beispielsweise mittels thermischer Oxidati- on eine Gateoxidschicht als Gatedielektrikum 12 ausgebildet, wobei dieses Gatedielektrikum 12 auch mittels alternativer Verfahren und alternativer Materialien ausgebildet werden kann. Üblicherweise erfolgt nunmehr die eigentliche Ausbildung von Schaltelementen in den aktiven Bereichen des Halbleitersubstrats bzw. der p-Wanne 3, wobei in Figur IN lediglich n+-dotierte Dotiergebiete 13 angedeutet sind. Im Bereich des Grabenkontakts DTC erfolgt ab diesem Zeitpunkt mittels herkömmlicher Verfahren auch das Freilegen einer Kontaktöffnung zum Kontaktieren der tiefen n-Wanne 2 über die elektrisch leitende Füllschicht 7. Die weiteren Herstellungsschritte zum Ausbilden von NMOS- oder PMOS-Transistoren sind hierbei nicht dargestellt, da sie herkömmlichen Herstellungsschritten entsprechen.
Auf diese Weise erhält man ein Halbleiterbauelement mit bo- denseitig kontaktierter Grabenisolierung, die eine verbesserte Abschirmwirkung aufweist, da insbesondere Kontaktwiderstände in den vorbestimmten Dotiergebieten bzw. der n-Wanne 2 minimal gehalten werden können und darüber hinaus ein Flächenbedarf für die Kontaktierung von oben entfallen kann. Genauer gesagt kann durch geeignete Platzierung des Grabenkontakts DTC im vorbestimmtem Dotiergebiet 2 zu jeder darin befindlichen Grabenisolierung eine optimale Anschlussmöglichkeit gefunden werden. Auf Grund der in den Gräben versenkten Abdeckisolationsschichten 10 und 11 können darüber hinaus unerwünschte Topographien verhindert werden, wodurch sich eine weitergehende Prozessierung vereinfachen lässt. Ferner können durch die in den Figuren 1A bis IN dargestellten Verfahrensschritte sowohl sehr schmale Grabenisolierungen TTI und damit hohe Integrationsdichten als auch an der Oberfläche verbreiterte Grabenisolierungen STI im Halbleitersubstrat als aktive Abschirmungen effektiv ausgebildet und angeschlossen werden, wodurch sowohl ein sehr geringer Flächenbedarf für aktive Bauelemente realisiert werden kann als auch nicht erwünschte bzw. benötigte aktive Gebiete problemlos mittels der verbreiterten Grabenisolierungen STI deaktiviert werden können.
Bei der insbesondere in Figur IN dargestellten Mehrfach- Wannenstruktur können demzufolge auch sehr komplexe Halbleiterschaltungen mit außerordentlich hoher Integrationsdichte realisiert werden, da Punch-through-Effekte und Leckströme zuverlässig verhindert werden.
Zweites Ausführungsbeispiel
Figur 2 zeigt eine vereinfachte Schnittansicht eines Halbleiterbauelements mit Grabenisolierung gemäß einem zweiten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bzw. Schichten bezeichnen wie in Figur 1, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
Gemäß Figur 2 kann das Halbleiterbauelement jedoch nicht nur in einem Halbleitersubstrat mit Mehrfach-Wannenstruktur ausgebildet sein, sondern lediglich eine einzige Dotierung auf- weisen, wodurch man insbesondere für stark vereinfachte Halbleiterschaltungen ebenfalls verbesserte Abschirmeigenschaften bei verringertem Flächenbedarf erhält. Das in Figur 2 dargestellte Halbleiterbauelement ist beispielsweise ein NMOS- Transistor, wobei ein p-Halbleitersubstrat 1 verwendet wird und als elektrisch leitende Füllschicht folglich ein p+-do- tiertes Halbleitermaterial eingesetzt wird. Wiederum erhält man auf Grund des verwendeten Grabenkontakts DTC eine verbesserte Anschlussmöglichkeit der bodenseitig kontaktierten Grabenisolierungen, wodurch sich eine verbesserte Abschirmung bei verringertem Flächenbedarf ergibt. Insbesondere bei derartigen einfachen Halbleitersubstraten sollte eine Tiefe der Gräben größer sein als eine Tiefe der von den Dotierungsgebieten 13 erzeugten Verarmungszonen, um einen sogenannten Punch-trough-Effekt wirkungsvoll zu verhindern.
Ferner sei darauf hingewiesen, dass insbesondere bei Verwendung von hoch dotierten polykristallinen Halbleitermaterialien als elektrisch leitende Füllschicht 7 bei den nicht dargestellten nachfolgenden Prozessschritten eine Ausdiffusion am Fuß des Kontaktes stattfindet, wodurch man weiter verbesserte Isoliereigenschaften erzeugen kann.
Drittes Ausführungsbeispiel
Figur 3 zeigt eine vereinfache Schnittansicht eines Halbleiterbauelements mit Grabenisolierung gemäß einem dritten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche Elemente oder Schichten wie in den Figuren 1 oder 2 bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
Gemäß Figur 3 besitzt das Halbleitersubstrat nunmehr lediglich eine p-Wanne oder ein eigentliches Substrat 1 sowie eine zusätzliche n-Wanne 2, wobei die elektrisch leitende Füllschicht 7 mit der p-Wanne bzw. dem Substrat 1 in Verbindung steht. Auf diese Weise erhält man eine STI- bzw. TTI-Graben- isolierung für PMOS-Transistoren, weshalb die Dotiergebiete 13 p+-dotiert sind. Insbesondere bei Verwendung von hoch dotiertem Halbleitermaterial besteht die elektrisch leitende Füllschicht demzufolge aus einem p+-dotierten Polysilizium.
Entsprechend dem ersten und zweiten Ausführungsbeispiel ergeben sich wiederum verbesserte Abschirmeigenschaften bei verringertem Flächenbedarf.
Viertes Ausführungsbeispiel
Figur 4 zeigt eine vereinfachte Schnittansicht eines Halbleiterbauelements mit Grabenisolierung gemäß einem vierten Ausführungsbeispiel, wobei gleiche Bezugszeichen wiederum gleiche Elemente oder Schichten wie in Figuren 1 bis 3 bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
Gemäß Figur 4 ist wiederum eine STI- und TTI-Grabenisolierung mit zugehörigem Grabenkontakt DTC für PMOS-Transistoren bekannt, wobei nunmehr wiederum eine Zweifach-Wannenstruktur bzw. eine n-Wanne 2 in einem p-Substrat 1 ausgebildet ist. Gemäß Figur 4 kann sich der bodenseitige Anschluss der Grabenisolierung demzufolge auch in der ersten n-Wanne 2 befinden, wobei wiederum vorzugsweise n+-dotiertes Polysilizium verwendet wird und zur Vermeidung von Punch-through-Effekten eine entsprechende Tiefe der Gräben größer einer Tiefe der Raumladungszonen ist.
Wiederum können auch in diesem Fall verbesserte Abschirmeigenschaften bei verringertem Flächenbedarf für Halbleiterbauelemente mit Grabenisolierungen geschaffen werden, wobei gleichzeitig sowohl schmale Grabenisolierungen TTI als auch Grabenisolierungen mit verbreiterter Grabenoberfläche STI hergestellt werden können.
Fünftes Ausführungsbeispiel Figuren 5A bis 5H zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements mit Grabenisolierung gemäß einem fünften Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Schichten bzw. Elemente wie in den Figuren 1 bis 4 bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
Gemäß dem fünften Ausführungsbeispiel wird nunmehr lediglich eine verbreiterte Grabenisolierung STI mit verbreiterter 0- berflächenstruktur und ein zugehöriger Grabenkontakt DTC ausgebildet, wodurch sich die Verfahrensschritte leicht vereinfachen lassen.
Zunächst erfolgen jedoch wiederum die gleichen Verfahrensschritte wie in den Figuren 1A bis 1D, wodurch in tiefen Gräben T eine Seitenwand-Isolationsschicht 6 und eine elektrisch leitende Füllschicht 7 ausgebildet wird.
In einem dem Verfahrensschritt gemäß Figur 1D nachfolgenden Verfahrensschritt gemäß Figur 5A wird nunmehr die Hartmaskenschicht 5, welche vorzugsweise aus einer Siliziumnitridschicht besteht, vollständig entfernt und eine neue zweite Hartmaskenschicht 5A beispielsweise ganzflächig abgeschieden.
Gemäß Figur 5B wird in einem nachfolgenden Verfahrensschritt wiederum eine erste Resistschicht 8 zur Strukturierung des Bereichs für die verbreiterte Grabenisolierung STI aufgebracht und mittels herkömmlicher fotolithographischer Verfahren strukturiert. Unter Verwendung dieser Resist aske wird anschließend die zweite Hartmaskenschicht 5A insbesondere im Bereich der verbreiterten Grabenisolierung STI entfernt, wodurch man die in Figur 5B dargestellte Schnittansicht erhält.
Gemäß Figur 5C erfolgt anschließend ein Entfernen der ersten Resistschicht 8 bzw. ein Resiststrip sowie ein Entfernen der elektrisch leitenden Füllschicht 7 sowie des Halbleitersubstrats bzw. der p-Wanne 3 in einem oberen Bereich der Gräben. Dieser Schritt entspricht im Wesentlichen dem Verfahrensschritt gemäß Figur IH des ersten Ausführungsbeispiels, wobei zunächst die erste Isolierschicht bzw. Siliziumdioxid- Bufferschicht 4 und anschließend das Halbleitermaterial entfernt wird. Abgeschlossen wird dieser Schritt wiederum durch einen Reinigungsprozess bzw. durch das Entfernen der verbleibenden Polymere.
Gemäß Figur 5D wird in gleicher Weise wie im Schritt gemäß Figur II ein kurzes Eintauchen in Flusssäure (HF-Dip) durchgeführt, wodurch die verbleibenden Siliziumdioxid-Seitenwand- Isolationsschichten 6 entfernt werden. Ferner wird zur Entspannung der Grabenkanten ein Rückätzen der zweiten Hartmaskenschicht 5A durchgeführt, was als sogenanntes Nitrid- Pullback bezeichnet wird und zu einer Rückätzung bzw. Dickenreduzierung dieser Schicht auch im Bereich der Grabenkontakte DTC führt.
Gemäß Figur 5E erfolgt nunmehr wiederum das Ausbilden der ersten Abdeckisolations-Teilschicht 10 sowie in Figur 5F das Ausbilden der zweiten Abdeckisolations-Teilschicht 11, wobei wiederum die gleichen Verfahrensschritte wie in den Figuren IJ und 1K durchgeführt werden.
Gemäß Figur 5F wird jedoch insbesondere im Bereich des Grabenkontakts DTC in einer Mulde der zweiten Hartmaskenschicht 5A ebenfalls eine zweite Abdeckisolations-Teilschicht 11 in Form einer TEOS-Siliziumdioxidschicht mittels eines CVD-Ver- fahrens abgeschieden.
Gemäß Figur 5G werden nunmehr auch die freiliegenden Bereich der zweiten Hartmaskenschicht 5A vollständig entfernt, wobei jedoch unterhalb der zweiten Abdeckisolations-Teilschicht 11 im Bereich des Grabenkontakts DTC ein Teil dieser Schicht 5A verbleibt. Abschließend wird gemäß Figur 5H wiederum die erste Isolationsschicht 4 bzw. die Siliziumdioxid-Bufferschicht vollständig entfernt und ein Gatedielektrikum 12 ganzflächig ausgebildet, wobei vorzugsweise eine thermische Oxidation zur Ausbildung eines konformen bzw. konformalen (gleichmäßig dicken) Gateoxids durchgeführt wird.
Die weiteren Schritte zur Ausbildung der Dotiergebiete, Steuerschichten sowie Kontaktlöcher sind nachfolgend nicht dargestellt, wobei explizit auf die Beschreibung des ersten Ausführungsbeispiels verwiesen wird.
Insbesondere bei Realisierung eines Halbleiterbauelements mit einer verbreiterten Grabenisolierung STI, welche eine verber- eiterte Grabenoberfläche aufweist, kann demzufolge das Herstellungsverfahren leicht vereinfacht werden, wobei man wiederum verbesserte Abschirmeigenschaften bei verringertem Flächenbedarf erhält.
Die in Figur 5 dargestellte Mehrfach-Wannenstruktur kann selbstverständlich auch auf andere Halbleitersubstrate und andere Wannenstrukturen gemäß Figuren 2 bis 4 angewendet werden.
Sechstes Ausführungsbeispiel
Figuren 6A bis 6E zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements mit Grabenisolierung gemäß einem sechsten Ausführungsbeispiel, wobei die Grabenisolierung lediglich eine schmale Grabenisolierung TTI aufweist.
Gemäß dem sechsten Ausführungsbeispiel werden wiederum zunächst die Verfahrensschritte gemäß Figuren 1A bis 1D durchgeführt, wobei in einem nachfolgenden Schritt gemäß Figur 6A wiederum eine erste Resistschicht 8 zum Bedecken der Bereiche für die Grabenkontakte DTC aufgebracht und strukturiert wird. Unter Verwendung dieser Resistschicht 8 werden demzufolge die Bereiche für die schmalen Grabenisolierungen TTI geätzt, wodurch ein oberer Bereich beispielsweise mittels eines anisotropen Ätzverfahrens (RIE) der Gräben bzw. der darin liegenden elektrisch leitenden Füllschicht 7 entfernt wird. Wiederum erhält man somit die im oberen Bereich der Gräben ausgebildeten flachen Gräben ST.
Gemäß Figur 6B wird in einem nachfolgenden Verfahrensschritt die erste Resistschicht 8 entfernt bzw. ein Resiststrip durchgeführt und nachfolgend ein Rückätzen der ersten Hartmaskenschicht 5 wiederum zur Entspannung der Grabenkanten durchgeführt .
Gemäß Figur 6C wird anschließend vorzugsweise mittels eines TEOS-Ascheideverfahrens Siliziumdioxid abgeschieden und mittels eines chemisch-mechanischen Polierverfahrens (CMP, Chemical Mechanical Polishing) planarisiert, wobei die erste Hartmaskenschicht 5 als Stoppschicht dient. Auf diese Weise erhält man die in Figur 6C dargestellte Abdeckisolationsschicht 11, die im sechsten Ausführungsbeispiel eine einfache Schicht darstellt.
Gemäß Figur 6D wird in einem nachfolgenden Verfahrensschritt die erste Hartmaskenschicht 5 mittels herkömmlicher Ätzverfahren entfernt und gemäß Figur 6E in gleicher Weise die erste Isolationsschicht 4 bzw. Siliziumdioxid-Bufferschicht ganzflächig beseitigt.
Abschließend wird gemäß Figur 6E wiederum ein Gatedielektrikum 12 an der Oberfläche des Halbleitersubstrats bzw. der Wanne 3 ausgebildet, wobei vorzugsweise eine thermische Oxi- dation zum Erzeugen einer Gateoxidschicht 12 durchgeführt wird. Wiederum wird auf die Beschreibung der noch notwendigen weiteren Verfahrensschritte nachfolgend verzichtet und insbe- sondere auf die Beschreibung des ersten Ausführungsbeispiels verwiesen.
Auf diese Weise erhält man insbesondere durch die Kombination einer bodenseitig kontaktierten Grabenisolierung zur Realisierung einer aktiven Abschirmung mit einem Grabenkontakt eine hervorragende Abschirmung mit geringem Anschlusswiderstand sowie einen stark verringerten Flächenbedarf und eine hochflexible Einsatzmöglichkeit. Die schmalen bzw. dünnen Grabenisolierungen TTI können hierbei für weiter verbesserte Integrationsdichten verwendet werden, während die gleichzeitig oder alternativ ausgebildeten verbreiterten Grabenisolierungen STI mit verbreiterten Gräben im oberen Bereich weiterhin die Möglichkeit geben große Bereiche des Halbleitersubstrats durch bewährte Standardverfahren zu deaktivieren.
Insbesondere bei Mehrfach-Wannenstrukturen müssen nunmehr die Wannen nicht länger die Halbleiteroberfläche berühren sondern können unmittelbar kontaktiert werden. Z.B. kann man eine laterale Isolation einer inneren Triple-Wanne über einen geschlossenen Ring des Grabenkontakts DTC erreichen. Darüber hinaus kann nahezu jeder Punkt innerhalb einer Wanne zusätzlich über einen DTC kontaktiert damit ähnliche bzw. gleiche Potentialbedingungen in der gesamten Wanne geschaffen werden, wodurch sich die charakteristischen Eigenschaften eines Halbleiterbauelements weiter verbessern lassen. Insbesondere negative Spannungen können dadurch auf besonders einfache Weise isoliert und auf dem Chip erzeugt und geschalten werden.
Durch die unmittelbare bodenseitige Kontaktierung der elektrischen Abschirmung in der Grabenisolierung können ferner die relativ hohen lateralen parasitäre Widerstände der Wannen vernachlässigt werden, wodurch sich wiederum die Abschirmung verbessert.
Die Erfindung wurde vorstehend unter Verwendung eines p- dotierten Halbleitersubstrats beschrieben. In gleicher Weise kann jedoch auch ein n-dotiertes Halbleitersubstrat verwendet werden, wobei die verwendeten Dotierungen in den vorstehend genannten Ausführungsbeispielen durch die komplementären Dotierungen ersetzt werden.
Bezugszeichenliste
1, 2, 3 Halbleitersubstrat
4 erste Isolationsschicht 5, 5A erste, zweite Hartmaskenschicht
6 Seitenwand-Isolationsschicht
7 elektrisch leitende Füllschicht
8 erste Resistschicht
9 zweite Isolationsschicht
10 erste Abdeckisolations-Teilschicht
11 zweite Abdeckisolations-Teilschicht
12 Gatedielektrikum
13 Dotiergebiete T tiefe Gräben ST flache Gräben
STI verbreiterte Grabenisolierung TTI schmale Grabenisolierung DTC Grabenkontakt

Claims

Patentansprüche
1. Halbleiterbauelement mit Grabenisolierung zum Festlegen von aktiven Gebieten in einem Halbleitersubstrat (1, 2, 3), wobei die Grabenisolierung (STI, TTI) einen tiefen Isolationsgraben mit einer Abdeckisolationsschicht (10, 11) einer Seitenwand- Isolationsschicht (6) und einer elektrisch leitenden Füllschicht aufweist, die in einem Bodenbereich des Isolationsgrabens mit einem vorbestimmten Dotiergebiet des Halbleite- Substrats elektrisch in Verbindung steht g e k e n n z e i c h n e t d u r c h einen Grabenkontakt (DTC) , der einen tiefen Kontaktgraben mit einer Seitenwand-Isolationsschicht (6) und einer elektrisch leitenden Füllschicht (7) aufweist, die ebenfalls in einem Bodenbereich des Kontaktgrabens mit dem vorbestimmten Dotiergebiet des Halbleitersubstrats (1, 2, 3) elektrisch in Verbindung steht.
2. Halbleiterbauelement nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die Abdeckisolationsschicht (10, 11) im Wesentlichen unterhalb einer Halbleitersubstrat-Oberfläche und innerhalb des Isolationsgrabens ausgebildet ist.
3. Halbleiterbauelement nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass die Grabenisolierung (STI, TTI) und der Grabenkontakt (DTC) eine größere Tiefe als eine zugehörige Verarmungszone im Halbleitersubstrat (1, 2, 3) aufweisen.
4. Halbleiterbauelement nach einem der Patentansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, dass die Grabenisolierung (STI) zum Auffüllen nicht aktiver Bereiche einen verbreiterten, flachen Isolationsgraben an der Halbleitersubstrat-Oberfläche aufweist.
5. Halbleiterbauelement nach einem der Patentansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, dass das vorbestimmte Dotiergebiet eine Dotierwanne (2) einer Mehrfach- Wannenstruktur darstellt.
6. Halbleiterbauelement nach einem der Patentansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, dass das Halbleitersubstrat (1, 2, 3) Si, die Abdeck- sowie Seitenwand- Isolationsschicht (6, 10, 11) Si02 und die Füllschicht (7) hochdotiertes Polysilizium aufweist.
7. Verfahren zur Herstellung eines Halbleiterbauelements mit Grabenisolierung mit den Schritten: a) Vorbereiten eines Halbleitersubstrats (1, 2, 3) mit zumindest einem vorbestimmten Dotiergebiet (2) ; b) Ausbilden von tiefen Gräben (T) bis zum vorbestimmten Dotiergebiet (2) zur Realisierung von zumindest einer Grabenisolierung (STI, TTI) und einem Grabenkontakt (DTC); c) Ausbilden einer Seitenwand-Isolationsschicht (6) an den Seitenwänden der Gräben (T) ; d) Ausbilden einer elektrisch leitenden Füllschicht (7) in den Gräben (T) ; e) Entfernen von zumindest der elektrisch leitenden Füllschicht (7) im oberen Bereich der Gräben für die Grabenisolierung (STI, TTI) zum Ausbilden von flachen Gräben (ST) ; und f) Ausbilden einer Abdeckisolationsschicht (10, 11) in den flachen Gräben (ST) der Grabenisolierung (STI, TTI) .
8. Verfahren nach Patentanspruch 7, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt a) eine Doppel- oder Dreifach-Wannenstruktur im Halbleitersubstrat ausgebildet wird.
9. Verfahren nach Patentanspruch.7 oder 8, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt b) die tiefen Gräben (T) unter Verwendung einer ersten Hartmaskenschicht (5) mittels eines anisotropen Ätzverfahrens im Halbleitersubstrat ausgebildet werden.
10. Verfahren nach einem der Patentansprüche 7 bis 9, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt c) eine thermische Oxidation zum Ausbilden einer Grabenisolationsschicht und ein anisotropes Ätzverfahren zum Entfernen eines Bodenbereichs der Grabenisolationsschicht durchgeführt wird.
11. Verfahren nach einem der Patentansprüche 7 bis 10, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt d) ein hochdotiertes Halbleitermaterial (7) abgeschieden wird, welches den gleichen Leitungstyp (n) wie das vorbestimmte Dotiergebiet (2) aufweist.
12. Verfahren nach einem der Patentansprüche 7 bis 11, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt e) zur Realisierung einer verbreiterten Grabenisolierung (STI) die leitende Füllschicht (7), die Seitenwand-Isolationsschicht (6) und angrenzende Bereiche des Halbleitersubstrats (1, 2, 3) im oberen Bereich der tiefen Gräben (T) entfernt werden.
13. Verfahren nach einem der Patentansprüche 7 bis 12, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt e) zur Realisierung einer schmalen Grabenisolierung (TTI) nur die leitende Füllschicht (7) mit oder ohne der Seitenwand- Isolationsschicht (6) im oberen Bereich der Gräben entfernt wird.
14. Verfahren nach einem der Patentansprüche 7 bis 12, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt f) eine Oxidation zum Ausbilden einer ersten Abdeckisolations-Teilschicht (10) und /oder eine Abscheidung zum Ausbilden einer zweiten Abdeckisolations-Teilschicht (11) im flachen Graben (ST) durchgeführt wird.
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