DE69934975T2 - Verfahren zur Herstellung von Kondensatorelementen auf einem Halbleitersubstrat - Google Patents

Verfahren zur Herstellung von Kondensatorelementen auf einem Halbleitersubstrat Download PDF

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Description

  • GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft ein Verfahren zur Herstellung integrierter kapazitiver Elemente auf einem Halbleitersubstrat.
  • Die Erfindung betrifft speziell ein Verfahren zur Herstellung kapazitiver Elemente auf einem Halbleitersubstrat, mindestens umfassend die Schritte:
    • – Bilden einer ersten dielektrischen Schicht auf dem Halbleitersubstrat;
    • – Ablagern einer ersten Metallisierungsschicht auf der ersten dielektrischen Schicht;
    • – Definieren einer ersten Metallisierungsschicht, um untere Platten der kapazitiven Elemente und Verbindungskontaktflecken auf der dielektrischen Schicht bereitzustellen;
    • – Bilden einer zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht.
  • Die Erfindung betrifft besonders, aber nicht ausschließlich ein Verfahren zur Herstellung kapazitiver Element hoher Kapazität, die zwischen aufeinander folgenden Metallisierungsebenen innerhalb einer Mehrebenen-Verbindungsstruktur eingefügt sind, wobei insbesondere ein so genanntes „Dual-Damascene"-Verbindungsschema implementiert ist, und die folgende Beschreibung wird zur einfacheren Veranschaulichung Bezug auf ein derartigen Anwendungsgebiet nehmen.
  • STAND DER TECHNIK
  • Wie wohl bekannt ist, sind kapazitive Elemente passive Bauteile, die in integrierten elektronischen Schaltungen in weitem Umfang eingesetzt werden.
  • Eine bekannte Technik zum Integrieren von Metallplattenkondensatoren auf einem Halbleitersubstrat umfasst, nachdem auf dem Halbleitersubstrat eine Oxidschicht gebildet worden ist, die Bildung einer Metallisierungsschicht auf der Oxidschicht. Die Metallisierungsschicht ist ausgeformt, um die unteren Platten der kapazitiven Elemente und jedwede Verbindungskontaktflecken bereitzustellen.
  • Dann wird eine untere dielektrische Schicht auf der gesamten freiliegenden Oberfläche abgelagert und ist vorgesehen, die dielektrische Schicht bereitzustellen, die die Platten der kapazitiven Elemente trennt.
  • Jene Abschnitte der unteren dielektrische Schicht, die auf den Metallisierungs-Kontaktflecken liegen, werden durch einen fotolithografischen Prozess entfernt, um später die Verbindung derartiger Kontaktflecken mit der nächsten Metallisierungsschicht zu erlauben.
  • Dann wird eine obere dielektrische Schicht auf der gesamten Wafer-Oberfläche abgelagert.
  • Darauf folgend werden Öffnungen durch diese dielektrische Schicht, ausgerichtet mit den Metallisierungs-Kontaktflecken, und die untere dielektrische Schicht gebildet, die auf der unteren Platte liegt.
  • Die obere dielektrische Schicht muss in einer vollständig selektiven Weise relativ zur unteren dielektrischen Schicht ätzbar sein.
  • Wäre die obere dielektrische Schicht nicht relativ zur unteren dielektrischen Schicht ätzbar, könnte die untere dielektrische Schicht während der Bildung der Kontaktöffnungen zerstört oder beschädigt werden, wodurch die Funktionsfähigkeit der kapazitiven Elemente beeinträchtigt werden würde.
  • Die Herstellung der kapazitiven Elemente wird durch die Ablagerung und nachfolgende fotolithografische Definition der nächsten Metallisierungsebene abgeschlossen.
  • Der zuletzt erwähnte Schritt definiert die oberen Platten der kapazitiven Elemente und die Verbindung zur unteren Metallisierungsebene durch die Öffnungen.
  • Obgleich in vielerlei Weise vorteilhaft, umfasst das obige Herstellungsverfahren Ablagern einer Oxidschicht, die verwendet wird, um die dielektrische Schicht zwischen den Platten der kapazitiven Elemente bereitzustellen, und muss zweckentsprechende Eigenschaften aufweisen, um funktionsfähige Kondensatoren sicherzustellen, sodass sie in geeigneter Weise bereitgestellt und in standardmäßigen Herstellungsschemata realisiert sein muss.
  • Das zugrunde liegende technische Problem dieser Erfindung ist es, ein Verfahren zur Herstellung kapazitiver Elemente, insbesondere von Kondensatoren hoher Kapazität, bereitzustellen, das derartige strukturelle und funktionale Merkmale aufweist, dass es mit Prozessen zur Herstellung von Halbleiter-integrierten elektronischen Geräten integrierbar ist, ohne die verschiedenen Schritte des Herstellungsverfahrens zu modifizieren, wodurch die Nachteile von Prozessen nach Stand der Technik zur Herstellung kapazitiver Elemente überwunden werden.
  • US 5 219 787 und EP 771022 beschreiben Verfahren zur gleichzeitigen Bildung eines kapazitiven Elements und einer Verbindungsstruktur.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Das Konzept hinter dieser Erfindung ist eines des Produzierens des vorgenannten integrierten kapazitiven Elements durch eben jene Schritte eines herkömmlichen Prozesses zum Bilden von Verbindungen in integrierten Schaltungen, insbesondere eines Prozesses, der als „Dual-Damascene"-Prozess bekannt ist. Insbesondere stellt das Verfahren dieser Erfindung zwei Schichten eines isolierenden Materials bereit, die während der Schritte des Entfernens und Ätzens, die innerhalb des Mehrebenen-Verbindungsschemas erfolgen, voneinander unterscheidbar sind.
  • Basierend auf diesem Konzept wird das technische Problem durch ein Verfahren wie in Anspruch 1 beschrieben gelöst.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • In den Zeichnungen:
  • sind 1-5 vertikale Schnittansichten, die schematisch einen Abschnitt eines Halbleitersubstrats zeigen, wobei eine Verbindungsstruktur gemäß Stand der Technik gebildet worden ist;
  • sind 6-12 vertikale Schnittansichten, die schematisch einen Abschnitt eines Halbleitersubstrats zeigen, auf das die Schritte des Verfahrens zur Herstellung kapazitiver Elemente gemäß der Erfindung angewendet worden sind.
  • BESCHREIBUNG DER ERFINDUNG
  • Bezug nehmend auf 1 bis 5 wird als Erstes ein Verbindungsschema beschrieben, das als „Dual-Damascene"-Schema bekannt ist und das gegenwärtig verwendet wird, um Verbindungen in integrierten Schaltungen bereitzustellen.
  • Auf einem Halbleitersubstrat 100 wird eine erste dielektrische Schicht 20 gebildet. Dann wird auf der dielektrischen Schicht 20 eine Metallisierungsschicht 30 gebildet und ausgeformt, um in der ersten dielektrischen Schicht 20 mehrere Platten oder Kontaktflecken 40 bereitzustellen.
  • Dann werden eine zweite dielektrische Schicht 50 und eine dritte dielektrische Schicht 60, die als Ätzschutzschicht bekannt ist, nacheinander auf der Metallisierungsschicht 30 abgelagert, wie in 1 gezeigt.
  • Mit Hilfe eines herkömmlichen fotolithografischen Prozesses wird durch die dielektrische Schicht 60 eine erste Öffnung 70 gebildet, die mit dem unterliegenden Kontaktfleck 40 ausgerichtet ist, der zum Verbinden der aufeinander folgenden Metallisierungsschichten dienen wird.
  • Wie in 3 gezeigt, wird dann eine vierte dielektrische Schicht 80 abgelagert, die mit der zweiten dielektrischen Schicht 50 identisch ist.
  • Dann wird durch einen einzelnen Maskierungsschritt eine zweite Öffnung 90 (4) gebildet, wobei größere Öffnungen 110 als die Öffnungen 70 definiert werden.
  • Während des Ätzvorgangs zum Bilden der zweiten Öffnungen 90 wird zuerst die vierte dielektrische Schicht 80 entfernt. Danach wird unter Nutzung der vollständigen Selektivität dieser Ätzung relativ zur dritten dielektrischen Schicht 60 das Ätzen durch die zweite dielektrische Schicht 50 fortgesetzt und an der Oberfläche des unterliegenden Kontaktflecks 40 gestoppt.
  • Dann wird eine zweite Metallisierungsschicht 120 abgelagert, um die Verbindung (5) durch die Öffnungen 130 zum Kontaktfleck 40 bereitzustellen.
  • Diese Metallisierungsschicht 120 wird dann einem Rückätzungs- oder CMP-Schritt (chemisch-mechanisches Polieren) unterzogen, um sie innerhalb der dielektrischen Gesamtschicht anzuordnen, die aus der zweiten, dritten und vierten dielektrischen Schicht besteht.
  • Der obige Prozessablauf wird verwendet, um ein Mehrebenen-Verbindungsschema zu implementieren.
  • Vorteilhafterweise wird unter Bezug auf 6 bis 12 nun ein Verfahren zur Herstellung kapazitiver Elemente C, die auf einem Halbleitersubstrat 1 integriert sind, beschrieben, das gemäß der Erfindung die vorher beschriebenen Prozessschritte zum Bereitstellen von Verbindungen umfasst.
  • Die nachstehend beschriebenen Verfahrensschritte und Strukturen bilden kein vollständiges Herstellungsverfahren für integrierte Schaltungen. Die Erfindung kann zusammen mit den Herstellungstechniken für integrierte Schaltungen praktiziert werden, die gegenwärtig durch die Industrie in Gebrauch sind, und es werden nur derartige üblicherweise verwendete Prozessschritte diskutiert, wie sie zum Verstehen dieser Erfindung notwendig sind.
  • Die Zeichnungsfiguren, die Schnitte durch Abschnitte einer integrierten Schaltung während ihres Herstellungsverfahrens zeigen, sind nicht maßstäblich gezeichnet, sondern vielmehr, um wichtigere Merkmale der Erfindung hervorzuheben.
  • Auf einem Halbleitersubstrat 1 wird eine erste dielektrische Schicht 2 gebildet.
  • Die Gesamtdicke dieser ersten dielektrischen Schicht 2 ist die Summe der Einzeldicken der Siliziumoxidschichten, die durch die verschiedenen thermischen Oxidationsvorgänge gezüchtet worden sind, die während der Herstellung der elementaren Geräte durchgeführt werden, die in standardmäßigen integrierten Schaltungen verwendet werden, und jener der umfassten Dielektrika zwischen aufeinander folgenden Metallisierungsebenen.
  • Vorteilhafterweise wird, je größer die Dicke dieser ersten gesamten dielektrischen Schicht 2 wird, ihre Dielektrizitätskonstante umso kleiner und das Verhältnis der eigenen Kapazität des Kondensators C, wie er durch das erfinderische Verfahren bereitgestellt ist, zur Parasitärkapazität zum Substrat hin umso größer.
  • Mit Hilfe herkömmlicher Herstellungsschritte werden in dieser ersten dielektrischen Schicht 2 mehrere Platten 4, die als untere Platte des Kondensators fungieren, sowie mehrere Verbindungskontaktflecken 5 definiert, die verwendet werden, um Gerät oder Funktionsblöcke, die in der integrierte Schaltung bereitgestellt sind, mit der Verbindung zur nächsten Metallisierungsschicht 1 zu verbinden.
  • Die Platten 4 und Kontaktflecken 5 sind in derselben ersten Metallisierungsschicht 3 gebildet.
  • Insbesondere könnte diese erste Metallisierungsschicht 3 zu einer Zwischen-Metallisierungsschicht gehören, und es ist nicht erforderlich, dass sie die erste Metallisierungsschicht ist, die in der integrierten Schaltung gebildet wird.
  • Sobald die Platten 4 und Kontaktflecken 5 gebildet sind, wird eine zweite dielektrische Schicht 6 abgelagert.
  • Der nächste Herstellungsschritt umfasst die Bildung erster Öffnungen 7 durch die zweite dielektrische Schicht 6, nur ausgerichtet mit den Platten 4, die als die untere Platte eines Kondensators verwendet werden, der gebildet wird, wie in 7 gezeigt.
  • Von diesem Schritt an folgen die Verfahrensschritte einem standardmäßigen Schema mit standardmäßigen Dual-Damascene-Prozessen. Das heißt, dass eine dritte dielektrische Schicht 8, die als die Ätzschutzschicht bekannt ist, oben auf der zweiten dielektrischen Schicht 6 abgelagert wird, wie in 8 gezeigt.
  • Diese dritte dielektrische Schicht 8 hat im Verfahren dieser Erfindung eine wichtige dielektrische Funktion für das kapazitive Element C.
  • Vorteilhafterweise kann diese dritte dielektrische Schicht 8 mithilfe von Prozessen mit reduzierter Wärmebilanz abgelagert werden, die mit den unterliegenden Metallfilmen kompatibel sind. Diese dritte dielektrische Schicht 8 weist gute Haftung auf Metall und hohe elektrische Permittivität auf, wodurch ermöglicht wird, dass Kondensatoren C hoher spezifischer Kapazität hergestellt werden. Darüber hinaus wird diese dritte dielektrische Schicht 8 aus Materialien hoher Durchschlagsfestigkeit hergestellt.
  • Die Dicke der dritten dielektrischen Schicht 8 sollte zweckentsprechend sein, um eine höhere spezifische Kapazität sicherzustellen, und sollte daher die dünnste, aber ausreichend stark sein, um die Funktionalität im Zuge nachfolgender Verfahrensschritte, die darauf angewendet werden, nicht zu beeinträchtigen.
  • Die dritte dielektrische Schicht 8 sollte mit übereinstimmender, also gleichmäßiger Dicke abgelagert werden, auch am Rand der untere Platte 4 des Kondensators, der durch das vorherige Verfahren definiert worden ist, das die Öffnungen 7 durch die zweite dielektrische Schicht 6 bereitstellt.
  • Vorteilhafterweise wird diese dritte dielektrische Schicht 8 aus Materialien hoher Dielektrizitätskonstante gebildet, wie z.B. Tantal- oder Titanoxid und Strontium- und Barium/Strontium-Titanat, die durch Gasphasenepitaxie aus metallorganischen Vorläufern gewonnen werden.
  • Wie in 9 gezeigt, umfasst der nächste Verfahrensschritt Bilden zweiter Öffnungen 9 durch herkömmliches Ätzen durch diese dritte dielektrische Schicht 8.
  • Diese zweiten Öffnungen 9 werden mit den unterliegenden Kontaktflecken 5 ausgerichtet bereitgestellt, wodurch die Verbindung zur nächsten Metallisierungsschicht geschafften wird.
  • Dann wird eine vierte dielektrische Schicht 10 auf der gesamten Wafer-Oberfläche abgelagert.
  • Vorteilhafterweise wird diese vierte dielektrische Schicht 10 aus einem Material gebildet, das das Vorhandensein von Stufen auf der Wafer-Oberfläche entfernen oder abschwächen kann, im Prozess mit der unterliegenden Struktur kompatibel ist und gute Haftung auf der Schicht darunter aufweist.
  • Außerdem ist diese vierte dielektrische Schicht 10 in vollständig selektiver Weise in Bezug auf die dritte dielektrische Schicht 8 „ätzbar", wie durch das Dual-Damascene-Schema vorgesehen.
  • Der nächste Herstellungsschritt umfasst Bilden dritter Öffnungen 11 durch die vierte dielektrische Schicht 10, ausgerichtet mit den Platten 4, die als die untere Platte eines Kondensators verwendet werden, der gebildet wird, und vierter Öffnungen 12 durch die vierte dielektrische Schicht 10, ausgerichtet mit den zweiten Öffnungen 9, wie in 11 gezeigt.
  • Vorteilhafterweise sind diese vierten Öffnungen 12 größer als die zweiten Öffnungen 9.
  • Vorteilhafterweise wird durch Nutzung der vollständigen Selektivität der vierten dielektrische Schicht 10 mit der dritten dielektrische Schicht 8, und wobei die zweite dielektrische Schicht 6 aus demselben Material wie die vierte dielektrische Schicht 10 hergestellt ist, das Ätzen der vierten dielektrischen Schicht 10 durch die zweite dielektrische Schicht fortgesetzt, und die vierten Öffnungen 12 erreichen die Kontaktflecken 5.
  • Die Herstellung des Kondensators C wird durch die Ablagerung und Definition einer zweiten Metallisierungsschicht durch einen Rückätzungs- oder CMP-Schritt abgeschlossen, wie in 12 gezeigt.
  • Der zuletzt erwähnte Verfahrensschritt definiert eine obere Platte 13 des Kondensators C und eine Verbindung 14 zur ersten Metallisierungsschicht 3 durch die vierten Öffnungen.
  • Zusammengefasst ist im Verfahren dieser Erfindung die Anforderung, dass die vierte dielektrische Schicht in vollständig selektiver Weise relativ zur dritten dielektrischen Schicht 8 „ätzbar" ist, auch für die Funktionsfähigkeit der Kondensatoren wesentlich.
  • Wird dieser Anforderung nicht genügt, würde während des Schrittes des Bildens der dritten Öffnungen 11 durch die vierte dielektrische Schicht (10) die dritte dielektrische Schicht 8 zerstört oder beschädigt, womit die Funktionsfähigkeit der Kondensatoren C beeinträchtigt werden würde.
  • In standardmäßigen Prozessen stellt dieses Merkmal eine zusätzliche Belastung des Herstellungsverfahrens für integrierte Schaltungen dar. Durch das Dual-Damascene-Verbindungsschema wird dieses Merkmal stattdessen implizit bereitgestellt.
  • Vorteilhafterweise sind geeignete Materialien für diese vierte dielektrische Schicht 10 jene, die eine organische Basis aufweisen und durch ein Aufschleuderverfahren abgelagert werden, sowohl deswegen, weil diese Ablagerungstechnik gut eingeführt und kompatibel ist, als auch, weil sie mit einer Sauerstoff-basierten Chemie ätzbar sind, die in Bezug auf die vorher vorgeschlagene Ätzschutzschicht 8 selektiv ist.
  • Eine weitere Eigenschaft, die die Verwendung derartiger Materialien attraktiv macht, ist ihre niedrige Dielektrizitätskonstante, die Parasitärkapazitäten und Interferenz zwischen benachbarten Leiterbahnen und Metallebenen minimiert.
  • Zu dem Zweck kann eine zweckentsprechende Wahl des Dickenverhältnisses zwischen der vierten dielektrischen Schicht 10 und der dritten dielektrischen Schicht 8 die nachteilige Wirkung auf die Verbindung durch die hohe erforderliche Dielektrizitätskonstante der zuletzt erwähnten Schicht minimieren.

Claims (8)

  1. Verfahren zur Herstellung kapazitiver Elemente und einer Mehrebenen-Verbindungstruktur, die auf einem Halbleitersubstrat (1) integriert (C) sind, und mindestens umfassend die Schritte: – Bilden einer ersten dielektrischen Schicht (2) auf dem Halbleitersubstrat (1); – Ablagern einer ersten Metallisierungsschicht (3) auf der ersten dielelektrischen Schicht (2); – Definieren einer ersten Metallisierungsschicht (3), um untere Platten (4) der kapazitiven Elemente und Verbindungskontaktflecken (5) in Vertiefungen in der dielektrischen Schicht (2) bereitzustellen; – Bilden einer zweiten dielektrischen Schicht (6) auf der ersten dielektrischen Schicht; dadurch gekennzeichnet, dass es die zusätzlichen Schritte umfasst: – Bilden erster Öffnungen (7) durch die zweite dielektrische Schicht, die mit den unteren Platten ausgerichtet sind; – Ablagern einer dritten dielektrischen Schicht (8) auf der ersten dielektrischen Schicht und innerhalb der ersten Öffnungen (7); – Bilden zweiter Öffnungen (9) durch die dritte dielektrische Schicht, die mit den Verbindungskontaktflecken (5) ausgerichtet sind; – Ablagern einer vierten dielektrischen Schicht (10) auf der gesamten Wafer-Oberfläche, wobei die vierte dielektrische Schicht (10) in einer vollständig selektiven Weise relativ zu der dritten dielektrischen Schicht (8) „ätzbar" ist; – Bilden dritter Öffnungen (11) durch die vierte dielektrische Schicht bis hinunter in die dritte dielektrische Schicht (8), die mit den unteren Platten (4) ausgerich tet sind; – Bilden vierter Öffnungen (12) durch die vierte dielektrische Schicht (10) und durch die zweite dielektrische Schicht (6), die mit den zweiten Öffnungen ausgerichtet sind, unterhalb bis herunter zu den Kontaktflecken (5); – Ablagern einer zweiten Metallisierungsschicht (13) in den dritten (11) und vierten (12) Öffnungen, um entsprechend obere Platten (14) für die kapazitiven Elemente (C) und die vollständigen Verbindungen zu den Verbindungskontaktflecken (5) bereitzustellen.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die vierte dielektrische Schicht (10) aus demselben Material hergestellt ist wie die zweite dielektrische Schicht (6).
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass es den zusätzlichen Schritt der Einebnung der Metallisierungsschicht umfasst.
  4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die vierten Öffnungen (12) größer sind als die zweiten Öffnungen (9).
  5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die dritte dielektrische Schicht (8) ein nachgiebiges Oxid (confirming oxide) ist.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die dritte dielektrische Schicht (8) ein Tantal- oder Titanoxid ist.
  7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die dritte dielektrische Schicht (8) ein Strontium- oder Barium/Strontium-Titanat ist.
  8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die vierte dielektrische Schicht (10) aus einem basischen organischen Material hergestellt ist.
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