DE69729718T2

DE69729718T2 - Synchronisation für digitales fernsehen

Info

Publication number: DE69729718T2
Application number: DE69729718T
Authority: DE
Inventors: L. Viktor GORNSTEIN; P. Alan CAVALLERANO
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1996-04-30
Filing date: 1997-04-21
Publication date: 2005-07-07
Anticipated expiration: 2017-04-22
Also published as: JP3694529B2; US5767917A; EP0865696B1; JPH11509706A; WO1997041664A3; EP0865696A2; WO1997041664A2; DE69729718D1

Description

Die vorliegende Erfindung bezieht sich auf das analoge Frontende eines Videosystems zum Betrieb bei digitaler Verarbeitung. Die Videoeingangssignale können in analoger oder in digitaler Form sein. Derartige "digitale Systeme" haben typischerweise eine Familie möglicher Videoeingangsformate, beispielsweise ATV-Formate 1125 verschachtelt und/oder 787 progressiv (horizontale Zeilenraten) die auf einer Teilbid/Bildrate von entweder 59,94 oder 60 Hz liegen können. Jedes Videoformat hat ein entsprechendes "zusammengesetztes Synchron"-Signal, das die Impulse mit der horizontalen und vertikalen Rate tragen, verriegelt mit dem Eingangsvideo. Zusätzlich zu der Anordnung der horizontalen und vertikalen Impulse innerhalb des Signals kann das zusammengesetzte Signal verschiedene Typen haben, es kann beispielsweise doppelpegelig oder dreipegelig sein und dies ist ein Merkmal des zusammengesetzten Synchronsignals, das auch als horizontale und vertikale Impulse betrachtet werden kann, welche die Videoformate definieren. Folglich kann ein aktuelles zusammengesetzten Synchronisationssignal ein Signal aus zwölf (oder mehr) Kombinationen sein.
Digitale Videosysteme erfordern typischerweise die Erzeugung von vielen Takt- und anderen Synchronisationssignalen, die mit dem zusammengesetzten Eingangssynchronisationssignal und folglich mit dem Videosignal verriegelt sind. In dieser Umgebung mit vielen Videoeingangsstandards, die an dem Eingang (dem Frontende) erlaubt sind tritt aber eine Komplikation auf, weil das zusammengesetzte Synchronisationssignal typischerweise nicht automatisch von der Elektronik des Frontendes identifiziert wird. Dies ist der Fall in Termen von welchen Raten (der horizontalen und vertikalen Impulsen) in dem zusammengesetzten Synchronisationssignal eingebettet sind (d. h. welches ist das Eingangsformat – H und V entsprechend beispielsweise 1125 verschachtelt, oder H und V entsprechend beispielsweise 787 progressiv) und welcher Typ eines zusammengesetzten Synchronisationssignals ist eingegeben worden (beispielsweise Doppelpegel oder Dreifachpegel).
Bekannte Systeme benutzen viele Koaxialkabeleingänge, einen für jede Rate (Videoformat) und Typ (beispielsweise Doppelpegel oder Dreifachpegel) des zusammengesetzten Synchronisationssignals. Ein physikalischer Schalter ermöglicht es, dass der Benutzer den zusammengesetzten Synchronisationssignaleingang selektieren kann, der mit dem gewünschten Eingangsvideo übereinstimmt. Das selektierte zusammengesetzte Synchronisationssignal wird danach den Verarbeitungsschaltungen zugeführt, welche die horizontalen und die vertikalen Impuls voneinander trennen und die erforderlichen Taktfrequenzen und Zeitgebersignale für die digitale Verarbeitung in dem Videosystem erzeugen.
Es ist nun u. a. eine Aufgabe der vorliegenden Erfindung ein Verfahren zum automatischen Detektieren des Typs und der Rate der Synchronisationssignale zu schaffen, die in einem zusammengesetzten Synchronisationssignal enthalten sind. Ein erster Aspekt der vorliegenden Erfindung ist definiert in einem Verfahren zum automatischen Synchronisieren eines Videosystems zu einem zusammengesetzten Synchronisationssignal entsprechend einem Standard einer Anzahl bekannter Videostandards, wobei das genannte Verfahren die nachfolgenden Verfahrensschritte umfasst: das Empfangen des zusammengesetzten Synchronisationssignals; das Erzeugen eines HF-Taktsignals mit einer bekannten Impulsfrequenz, gesteuert innerhalb eines schmalen Frequenzbandes; das Ermitteln, ob das genannte zusammengesetzte Synchronisationssignal doppelpegelig oder dreipegelig ist; das Verteilen des zusammengesetzten Synchronisationssignals in ein erste Signal mit den positiven Teilen und ein zweites Signal mit den negativen Teilen, wenn das genannte zusammengesetzte Synchronisationssignal dreipegelig ist, das Bilden eines zweiten Signals negativer Teile, wenn das genannte zusammengesetzte Synchronisationssignal doppelpegelig ist; Mittel zum Analysieren eines der genannten ersten und zweiten Signale zum Ermitteln einer ungefähren Horizontal-Frequenzrate; das Trennen des zusammengesetzten Synchronisationssignals zum Trennen der Horizontal-Synchronisationsimpulse von den Vertikal-Synchronisationsimpulsen, die darin enthalten sind, und zwar unter Verwendung der in dem Horizontal-Analysierungsschritt ermittelten ungefähren Horizontal-Frequenzrate; das vertikale Analysieren der getrennten Vertikal-Synchronisationsimpulse zum Ermitteln einer genauen Vertikal-Rate; das Verriegeln des genannten HF-Taktsignals zu den getrennten Horizontal-Synchronisationsimpulsen; und das Identifizieren eines der genannten Anzahl bekannter Videostandards, für die das genannten zusammengesetzte Synchronisationssignal in Übereinstimmung ist, dadurch gekennzeichnet, dass der genannte Horizontal-Analysierungsschritt Folgendes umfasst: das Zählen einer Anzahl Impulse in dem genannten HF-Taktimpulssignal, die während einer Periode des genannten analysierten Signals auftreten; das Schätzen eines Erwartungsfensters für jede einer Anzahl bekannter Frequenzraten in der genannten Anzahl bekannter Videostandards; und das Identifizieren einer bestimmten Rate der genannten Anzahl bekannter Horizontal-Frequenzraten indem ermittelt wird, in welchem Erwartungsfenster ein analysierter Impuls in dem genannten analysierten Signal eine vorbestimmte Anzahl aufeinander folgender Male auftritt.
Ein zweiter Aspekt der vorliegenden Erfindung ist, ein Gerät zu schaffen zum automatischen Synchronisieren eines Videosystems zu einem zusammengesetzten Synchronisationssignal, wie in Anspruch 10 definiert.
Ein dritter Aspekt der vorliegenden Erfindung ist, ein Verfahren zu schaffen zum Identifizieren einer Frequenzrate eines Eingangssignals aus einer Anzahl bekannter Frequenzraten, wie in Anspruch 1 definiert.
Ein vierter Aspekt der vorliegenden Erfindung ist einen Analysator zu schaf fen zum Ermitteln einer Frequenzrate eines Eingangssignals, wie in Anspruch 4 definiert. Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im vorliegenden Fall näher beschrieben. Es zeigen:
1 ein Blockschaltbild eines Geräts zum Synchronisieren eines Videosystems zu einer Anzahl zusammengesetzter Synchronisationssignale nach der vorliegenden Erfindung,
2 ein Blockschaltbild eines ersten Synchronsignalstrippers für das Gerät nach 1,
3A1–3I1 eine erste Gruppe von Wellenformen der Signale für den ersten Synchronsignalstripper nach 2, während die 3A2–3I2 eine zweite Gruppe von Wellenformen der Signale für den ersten Synchronsignalstripper darstellen,
4 ein Blockschaltbild eines zweiten Synchronsignalstrippers für das Gerät nach 1,
5A1–5H1 eine erste Gruppe von Wellenformen der Signale für den zweiten Synchronisationssignalstripper nach 4, während die 5A2–5H2 eine zweite Gruppe von Wellenformen der Signale für den zweiten Synchronisationssignalstripper darstellen,
6 ein Blockschaltbild eines dritten Synchronisationssignalstrippers für das Gerät nach 1,
7A1–7I1 eine erste Gruppe von Wellenformen der Signale für den dritten Synchronisationssignalstripper nach 6, während 7A2–7I2 eine zweite Gruppe von Wellenformen der Signale für den dritten Synchronisationssignalstripper darstellen,
8 ein Blockschaltbild des Verstärkers mit einem Pegelselektor für das Gerät nach 1,
9 ein Blockschaltbild des Horizontal-Analysators für das Gerät nach 1; und
10 ein Blockschaltbild des Vertikal-Analysators für das Gerät nach 1.
1 zeigt ein Blockschaltbild eines Geräts zum Synchronisieren eines Videosystems nach der vorliegenden Erfindung. Das Gerät umfasst einen Verstärker mit einem Pegelselektor 10 zum Empfangen eines zusammengesetzten Synchronisationssignals. Der Verstärker 10 verwandelt positive und negative Teile des zusammengesetzten Synchronisationssignals in die Form zweier logischer Pegelsignale (siehe beispielsweise die Wellenformen in den 3B1, 3B2, 3C1, 3C2, 5B1, 5B2, 5C1 und 5C2). Im Falle von doppelpegeligen zusammengesetzten Synchronisationssignalen (siehe 7A1–7G1, 7A2–7G2), gibt es keinen "positiven" Signalteil und als solcher liefert der Verstärker 10 ein aktives "BI-LEVEL"-Signal. Das positive und negative Ausgangssignal werden einem Multiplexer 12 zugeführt, der unter Ansteuerung des BI-LEVEL-Signals ein Ausgangssignal zu einem Horizontal-Analysator 14 liefert. Der Horizontal-Analysator 14 implementiert die elektronische Ermittlung der horizontalen Rate und liefert einem logischen Block 16 die erforderlichen logischen Signale.
Die positiven und negativen Signale werden ebenfalls drei Synchronisationssignalstrippern 18, 20 und 22 zugeführt, die auch Freigabesignale von dem logischen Block 16 erhalten, bestimmt durch den Horizontal-Analysator. Diese Synchronisationssignalstripper entsprechen den drei bekannten Typen zusammengesetzter Synchronisationssignale, und zwar BTS Dreifachpegel, Zenith Dreifachpegel und Doppelpegel. Der geeignete Synchronisationssignalstripper ist dann imstande, die geeigneten Horizontal- und Vertikal-Synchronisationsimpulse zu liefern, die an den betreffenden Ausgängen der Synchronisationssignalstripper erscheinen. Die Horizontal-Signalausgänge von dem Synchronisationssignalstripper 18, 20 und 22 werden betreffenden Eingängen eines Multiplexers 24 zugeführt, während die Vertikal-Signalausgänge einem Multiplexer 26 zugeführt werden. Diese Multiplexer 24 und 26 empfangen die geeigneten Schaltsignale von dem logischen Block 16.
Das Ausgangssignal von dem Multiplexer 26 wird einem Eingang eines Vertikal-Analysators 28 zugeführt, der die Vertikal-Impulse von dem Multiplexer 26 benutzt zum Implementieren der elektronischen Bestimmung der Vertikal-Periode, wodurch die geeigneten Signale dem logischen Block 16 zugeführt werden.
Der Multiplexer 26 liefert weiterhin die Vertikal-Impulse zu einer digitalen monostabilen Schaltung 30, die ihr Ausgangssignal als Rückstellsignal einem Teiler 32 mit einem variablen Koeffizienten zuführt, der die Koeffizientenwerte von dem logischen Block 16 erhält. Das Ausgangssignal von dem Teiler 32 mit dem variablen Koeffizienten wird einem ersten Eingang eines Phasendetektors 34 zugeführt, der sein Ausgangssignal über ein Schleifenfilter 36 dem Steuereingang eines verarbeitenden taktspannungsgeregelten Oszillators (VCO) 38 zuführt. Der VCO 38 liefert Taktsignale für die digitale monostabile Schaltung 30, den Vertikal-Analysator 28, den logischen Block 16 und den Horizontal-Analysator 14.
Das Ausgangssignal von dem Multiplexer 24 wird einem ersten Eingang eines Phasendetektors 40 zugeführt, der sein Ausgangssignal über ein Schleifenfilter 42 den Steuereingängen eines ersten und eines zweiten zwischengeschalteten VCOs 44 und 46 zuführt. Das Ausgangssignal von den VCOs 44 und 46 werden betreffenden Eingängen eines Multiplexers 48 zugeführt, der von dem logischen Block 16 gesteuert wird. Das Ausgangssignal von dem Multiplexer 48 wird den Taktsignaleingängen von Teilern 50 und 52 mit variablen Koeffizienten zugeführt, die Koeffizienten von dem logischen Block 16 empfangen. Das Ausgangssignal von dem Teiler 50 mit variablem Koeffizienten wird dem zweiten Eingang des Phasendetektors 34 zugeführt, während das Ausgangssignal von dem Teiler 52 mit variablem Koeffizienten dem zweiten Eingang des Phasendetektors 40 zugeführt wird.
Die Ausgangssignale von den Multiplexern 24 und 48, und von dem VCO 38 werden Eingängen eines Pixel-Taktfrequenzsynthesizers 54 zugeführt, der ein Videostandard ID-Signal von dem logischen Block 16 empfängt und ein Pixeltaktsignal erzeugt.
Im Betrieb empfängt der Verstärker mit dem Pegelselektor 10 das zusammengesetzte Synchronisationssignal und ermittelt, ob das zusammengesetzte Synchronisationssignal ein Doppelpegel- oder ein Dreifachpegelsignal ist. Wenn das zusammengesetzte Synchronisationssignal ein Doppelpegelsignal ist, liefert der Verstärker mit dem Pegelselektor 10 ein "hohes" Signal an dem Doppelpegelausgang, wodurch der Multiplexer 12 den "negativen" Ausgang selektiert. Der Verstärker mit dem Pegelselektor 10 liefert dann die negativen Impulse des doppelpegeligen zusammengesetzten Synchronisationssignals. Wenn das zusammengesetzte Synchronisationssignal dreipegelig ist, trennt der Verstärker mit dem Pegelselektor 10 das zusammengesetzte Synchronisationssignal in positive und negative Impulse und der Multiplexer 12 selektiert die positiven Impulse davon.
Zu diesem Zeitpunkt ist der Verarbeitungstakt VCO 38 frei laufend und liefert eine Impulsfolge mit einer Frequenz von etwa 27 MHz. Unter Verwendung dieser ungefähren Taktfrequenz und der Impulse von dem Multiplexer 12 ermittelt der Horizontalanalysator 14 eine ungefähre Rate für das Horizontal-Synchronsignal in dem zusammengesetzten Synchronisationssignal. Unter Verwendung dieser Information liefert die logische Schaltungsanordnung 16 dann Steuerinformation für die Synchronisationsstripper 18, 20 und 22, die je versuchen, das zusammengesetzte Synchronisationssignal von den Horizontal- und Vertikal-Synchronisationssignalen zu strippen. Da es bereits bekannt ist, ob das zusammengesetzte Synchronisationssignal zweipegelig oder dreipegelig ist, und die ungefähre Horizontalrate bekannt ist, selektiert der logische Block 16 den geeigneten Synchronisationsstripper 18, 20 und 22 dadurch, dass den Multiplexern 24 und 26 das geeignete Schaltsignal zugeführt wird.
Zu diesem Zeitpunkt wird das Ausgangssignal des Multiplexers 26 dem Vertikal-Analysator 28 zugeführt, der, unter Verwendung des Taktsignals von dem Verarbeitungstakt VCO 38 die genaue Vertikalrate ermittelt und diese dem logischen Block 16 zugeführt. Auf Basis dieser Information ermittelt der logische Block 16 den richtigen Videostandard und liefert diese Information an den Videostandard ID-Ausgängen und liefert die Teilerkoeffizienten für die Teiler 32, 50 und 52.
Der logische Block 16 schaltet ebenfalls zu dem geeigneten Zwischen VCO 44 und 46 durch ein Schaltsignal zu dem Multiplexer 48, der danach die Phasenverriegelungsschleife für den Verarbeitungstakt VCO 38 aktiviert, indem dieser VCO 38 mit den gestrippten Horizontalimpulsen verriegelt wird.
Wie oben erwähnt, sind die drei Synchronisationssignalstripper 18, 20 und 22 vorgesehen um mit den drei bekannten Typen zusammengesetzter Synchronisationssignale überein zu stimmen.
2 zeigt ein Blockschaltbild für den Synchronisationssignalstripper 18 für BTS Dreipegelsignale. Das positive Eingangssignal wird einem Inverter 60 zugeführt, der mit dem Eingang einer ersten monostabilen Schaltungsanordnung 62 verbunden ist, die derart bemessen ist, dass sie zu ¾ der Zeilenperiode eines Synchronisationssignals entsprechend einem verschachtelten 1125-Zeilenstandard (A1), einen Impuls liefert. Ein Q-Ausgangssignal von der ersten monostabilen Schaltungsanordnung 62 wird einem Eingang einer zweiten monostabilen Schaltungsanordnung 64 zugeführt, die derart bemessen ist, dass diese zu ¼ der Zeilenperiode eines Synchronisationssignals, ebenfalls entsprechend dem verschachtelten 1125-Zeilenstandard, einen Impuls liefert. Das Freigabe A1 Eingangssignal wird den freien Eingängen der ersten und der zweiten monostabilen Schaltungsanordnungen 62 und 64 zugeführt.
Das Ausgangssignal von dem Inverter 60 wird auch dem Eingang einer dritten monostabilen Schaltungsanordnung 66 zugeführt, die ausgelegt ist um zu ¾ der Zeilenperiode eines Synchronisationssignals entsprechend einem SVGA 600 × 800 Standard (A2) einen Impuls zu liefern. Das Q-Ausgangssignal von der dritten monostabilen Schaltungsanordnung 66 wird dem Eingang einer vierten monostabilen Schaltungsanordnung 68 zugeführt, die ausgelegt ist um zu ¼ der Zeilenperiode eines Synchronisationssignals ebenfalls entsprechend dem SVGA 600 × 800 Standard einen Impuls zu liefern. Das Freigabe A2 Eingangssignal wird den freien Eingängen der dritten und der vierten monostabilen Schaltungsanordnung 66 und 68 zugeführt.
Ein ODER-Gatter 70 empfängt die zwei Freigabesignale A1 und A2, ein erstes UND-Gatter 72 empfängt die Q-Ausgangssignale von der ersten und der dritten monostabilen Schaltungsanordnung 62 und 66 und ein zweites UND-Gatter 74 empfängt die Q-Ausgangssignale von der zweiten und vierten monostabilen Schaltungsanordnung 64 und 68. Ein ODER-Gatter 76 empfängt die Q-Ausgangssignale von den zweiten und der vierten monostabilen Schaltungsanordnungen 64 und 68 und erzeugt das Horizontal-Synchronisationssignal (H).
Eine erste D-Flip-Flop-Schaltung 78 hat einen Takteingang, der mit dem Ausgang des UND-Gatters 74 verbunden ist, einen D-Eingang, der mit dem negativen Eingang des Synchronisationssignalstrippers verbunden ist, und einen freien Eingang, der mit einem Bezugspotential Vcc verbunden ist. Eine zweite D-Flip-Flop-Schaltung 80 hat einen Takteingang, der mit dem Ausgang des UND-Gatters 72 verbunden ist, einen D-Eingang, der ebenfalls mit dem negativen Eingang verbunden ist, einen Einstelleingang, der mit dem Ausgang des ODER-Gatters 70 verbunden ist und einen freien Eingang, der mit dem Bezugspotential Vcc verbunden ist. Das Q-Ausgangssignal von der zweiten D-Flip-Flop-Schaltung 80 ist mit einem ersten Eingang eines UND-Gatters 82 verbunden, der das Ausgangssignal von dem ODER-Gatter 70 an dem zweiten Eingang erhält. Der Ausgang von dem UND-Gatter 82 ist mit dem Einstelleingang der ersten D-Flip-Flop-Schaltung 78 verbunden.
Eine dritte D-Flip-Flop-Schaltung 84 hat einen Takteingang, der mit dem Q-Ausgang der ersten D-Flip-Flop-Schaltung 78 verbunden ist. Der D-Eingang und der Einstelleingang der dritten D-Flip-Flop-Schaltung 84 ist mit dem Bezugspotential Vcc verbunden. Der Q-Ausgang der dritten D-Flip-Flop-Schaltung 84 ist mit dem D-Eingang einer vierten D-Flip-Flop-Schaltung 86 verbunden, die einen Takteingang hat, der mit dem Ausgang des ODER-Gatters 76 verbunden ist. Der Einstelleingang und der freie Eingang der vierten D-Flip-Flop-Schaltung ist mit dem Bezugspotential Vcc verbunden und der Q-Ausgang der vierten D-Flip-Flop-Schaltung 86 ist mit dem freien Eingang der dritten D-Flip-Flop-Schaltung 84 verbunden. Der Q-Ausgang der vierten D-Flip-Flop-Schaltung 86 trägt das Vertikal-Synchronisationssignal (V).
3A1–3I1 zeigen eine erste Gruppe von Wellenformen für den Synchronisationssignalstripper 18 nach 2, was dem verschachtelten 1125 Standard entspricht. 3A1 zeigt das zusammengesetzte Synchronisationssignal, während die 3B1–3I1 mehrere Signale zeigen, die in dem Stripper 18 auftreten können. Die 3A2–3I2 zeigen auf alternative Weise eine zweite Gruppe von Wellenformen für den Synchronisationssignalstripper 18 nach 2, was dem SVGA 600 × 800 Standard entspricht.
4 zeigt ein Blockschaltbild für den Synchronisationssignalstripper 20 für Zenith dreipegelige zusammengesetzte Synchronisationssignale. Ein Inverter 90 empfängt das positive Eingangssignal und ist mit einem Eingang einer ersten monostabilen Schaltungsanordnung 92 verbunden, die ausgelegt ist zum Liefern eines Impulses zu ¾ der Zeilenperiode eines Synchronisationssignals entsprechend einem progressiven 787-Zeilenstandard (B1). Ein Q-Ausgang der ersten monostabilen Schaltungsanordnung 92 ist mit dem Eingang einer zweiten monostabilen Schaltungsanordnung 94 verbunden, die ausgelegt ist, zu ¼ der Zeilenperiode eines Synchronisationssignals einen Impuls zu liefern, ebenfalls entsprechend dem progressiven 787-Zeilenstandard. Die freien Eingänge der ersten und der zweiten monostabilen Schaltungsanordnung 92 und 94 sind mit dem ersten Freigabe B1 Eingang verbunden.
Der Inverter 90 ist ebenfalls mit dem Eingang einer dritten monostabilen Schaltungsanordnung 96 verbunden, die ausgelegt ist um zu ¾ der Zeilenperiode eines Synchronisationssignals einen Impuls zu liefern, entsprechend einem progressiven VGA 400 × 600 Standard (B2). Ein Q-Ausgang der dritten monostabilen Schaltungsanordnung 96 ist mit dem Eingang einer vierten monostabilen Schaltungsanordnung 98 verbunden, die ausgelegt ist zu ¼ der Zeilenperiode eines Synchronisationssignals einen Impuls zu liefern, ebenfalls entsprechend dem progressiven VGA 400 × 600 Standard.
Ein NICHT-UND/UND-Gatter 100 ist mit den Q-Ausgängen der ersten und der dritten monostabilen Schaltungsanordnungen 92 und 96 verbunden. Ein UND-Gatter 102 ist mit dem NICHT-UND-Ausgang des NICHT-UND/UND-Gatters 100 verbunden und mit dem negativen Eingang des Synchronisationssignalstrippers 20. Ein erstes NICHT-UND-Gatter 104 ist mit den Q-Ausgängen der zweiten und der vierten monostabilen Schaltungsanordnung 94 und 98 verbunden. Ein zweites NICHT-UND-Gatter 106 ist mit dem Ausgang des ersten NICHT-UND-Gatters 104 und mit dem positiven Eingang des Synchronisationssignalstrippers 20 verbunden.
Eine erste JK-Flip-Flop-Schaltung 108 hat einen Takteingang, der mit dem Ausgang des UND-Gatters 102 verbunden ist, einen J-Eingang, der mit dem UND-Ausgang des NICHT-UND/UND-Gatters verbunden ist, einen K-Eingang, der mit dem NICHT-UND-Ausgang des NICHT-UND/UND-Gatters 100 verbunden ist, und einen freien Eingang, der mit dem Ausgang des zweiten NICHT/UND-Gatters 106 verbunden ist. Eine zweite JK-Flip-Flop-Schaltung 110 hat einen Takteingang, der mit dem Ausgang des NICHT-UND-Gatters 104 verbunden ist, und einen J- und K-Eingang, der mit dem Q-Ausgang der ersten JK-Flip-Flop-Schaltung 108 verbunden ist. Ein ODER-Gatter 112 hat Eingänge, die mit den Freigabeeingängen (B1, B2) des Synchronisationssignalstrippers 20 verbunden sind und einen Ausgang, der mit dem freien Eingang der zweiten JK-Flip-Flop-Schaltung 110 verbunden ist. Die Einstelleingänge der ersten und der zweiten JK-Flip-Flop-Schaltung 108 und 110 sind mit dem Bezugspotential Vcc verbunden. Der Q-Ausgang der zweiten JK Flip-Flop-Schaltung 110 bildet das Vertikal-Synchronisationssignal (V), während der Ausgang des NICHT-UND-Gatters 104 das Horizontal-Synchronisationssignal (H) bildet.
Die 5A1–5H1 zeigen eine erste Gruppe von Wellenformen für den Synchronisationssignalstripper 20 nach 2, was dem progressiven 787-Zeilenstandard entspricht. 5A1 zeigt das zusammengesetzte Synchronisationssignal, während 5B1–5H1 mehrere Signale zeigen, die in dem Stripper 20 auftreten können. Die 5A2–5H2 zeigen auf alternative Weise eine zweite Gruppe von Wellenformen für den Synchronisationssignalstripper 20 nach 2, was dem progressiven VGA 400 × 600 Standard entspricht.
6 zeigt ein Blockschaltbild des Synchronisationssignalstrippers 22 für zweipegelige zusammengesetzte Synchronisationssignale. Eine erste monostabile Schaltungsanordnung 120, die ausgelegt ist um bei 3.4 einer Zeilenperiode eines Synchronisationssignals entsprechend dem NTSC 525-Zeilenstandard (C1) einen Impuls zu liefern, hat einen Eingang, der mit dem negativen Eingang des Synchronisationssignalstrippers 22 verbunden ist. Ein Q-Ausgang der ersten monostabilen Schaltungsanordnung 120 ist mit einem Eingang einer zweiten monostabilen Schaltungsanordnung 122 verbunden, die ausgelegt ist um zu ¼ einer Zeilenperiode eines Synchronisationssignals einen Impuls zu liefern, ebenfalls entsprechend dem NTSC 525-Zeilenstandard. Die freien Eingänge der ersten und der zweiten monostabilen Schaltungsanordnungen 120 und 122 sind mit dem Freigabeeingang C1 des Synchronisationssignalstrippers 22 verbunden. Eine dritte monostabile Schaltungsanordnung 124, ausgelegt um zu ¾ der Zeilenperiode eines Synchronisationssignals entsprechend einer ME-SECAM 625 Zeilenstandard (30 Hz) (C2) einen Impuls zu liefern, hat einen Eingang, der ebenfalls mit dem negativen Eingang verbunden ist. Eine vierte monostabile Schaltungsanordnung 126, ausgelegt zum Liefern eines Impulses zu ¼ der Zeilenperiode eines Synchronisationssignals, ebenfalls entsprechend dem ME-SECAM 625-Zeilen (30 Hz) Standard, hat einen Eingang, der mit dem Q-Ausgang der dritten monostabilen Schaltungsanordnung 124 verbunden ist.
Ein erstes UND-Gatter 128 hat Eingänge, die mit den Q-Ausgängen der ersten und der dritten monostabilen Schaltungsanordnung 120 und 124 verbunden sind. Ein ODER-Gatter 130 hat Eingänge, die mit den Freigabeeingängen (C1, C2) des Synchronisationssignalstrippers 22 verbunden sind. Ein NICHT-UND/UND-Gatter 132 hat Eingänge, die mit den Qder zweiten und vierten monostabilen Schaltungsanordnung 122 und 126 verbunden sind.
Eine erste D-Flip-Flop-Schaltung 134 hat einen Takteingang, der mit dem UND-Ausgang des NICHT-UND/UND-Gatters 132 verbunden ist, einen D-Eingang, der mit dem negativen Eingang des Synchronisationssignalstrippers 22 verbunden ist, und einen freien Eingang, der mit einem Bezugspotential Vcc verbunden ist. Eine zweite D-Flip-Flop-Schaltung 136 hat einen Takteingang, der mit dem Ausgang des ersten UND-Gatters 128 verbunden ist, einen D-Eingang, der mit dem negativen Eingang verbunden ist, einen Einstelleingang, der mit dem Ausgang des ODER-Gatters 130 verbunden ist und einen freien Eingang, der mit dem Bezugspotential Vcc verbunden ist. Eine dritte D-Flip-Flop- Schaltung 138 hat einen Takteingang, der mit dem Q-Ausgang der ersten D-Flip-Flop-Schaltung 134 verbunden ist, und einen D- und Einstelleingang, die mit dem Bezugspotential Vcc verbunden sind. Eine vierte D-Flip-Flop-Schaltung 140 hat einen Takteingang, der mit dem NICHT-UND-Ausgang des NICHT-UND/UND-Gatters 132 verbunden ist, und einen D-Eingang, der mit dem Q-Ausgang der dritten D-Flip-Flop-Schaltung 138 verbunden ist, einen Einstell- und freien Eingang, die mit dem Bezugspotential Vcc verbunden sind, und einen Q-Ausgang, der mit dem freien Eingang der dritten D-Flip-Flop-Schaltung 138 verbunden ist.
Ein zweites UND-Gatter 142 hat Eingänge, die mit dem Ausgang des ODER-Gatters 130 mit dem Q-Ausgang der zweiten D-Flip-Flop-Schaltung 136 verbunden sind. Der NICHT-UND-Ausgang des NICHT-UND/UND-Gatters 132 bildet das Horizontal-Synchronisationssignal (H), und der Q-Ausgang der vierten D-Flip-Flop-Schaltung 140 bildet das Vertikal-Synchronisationssignal (V).
Die 7A1–7G1 zeigen eine erste Gruppe von Wellenformen für den Synchronisationssignalstripper 20 nach 2, die einer Teilbild/Bildrate von 29,97 Hz entsprechen. Die 7A1–7G1 zeigen mehrere Signale, die in dem Stripper 20 auftreten können. Die 7A2–7G2 zeigen auf alternative Weise eine zweite Gruppe von Wellenformen für den Synchronisationssignalstripper 20 aus 2, die einer Teilbild/Bildrate von 30 Hz entsprechen.
8 zeigt ein Blockschaltbild des Verstärkers und des Pegelselektors 10 des Geräts nach 2. Insbesondere wird das zusammengesetzte Synchronisationssignal einem Verstärker 150 zugeführt, der einem positiven Spitzendetektor 152 ein Ausgangssignal zuführt. Ein Ausgangssignal von dem positiven Spitzendetektor 152 wird einem ersten Eingang eines ersten Operationsverstärkers 154 mit einem Verstärkungsfaktor gleich K zugeführt. Ein zweiter Eingang des ersten Operationsverstärkers 154 empfängt ein Bezugspotential +Uo. Ein invertierender Ausgang des ersten Operationsverstärkers 154 schafft das positive Ausgangssignal.
Das Ausgangssignal des Verstärkers 150 wird einem Verstärker und Ausgangsbegrenzer 156 zugeführt, der einem ersten Eingang eines zweiten Operationsverstärkers 158 mit einem Verstärkungsfaktor K ein Ausgangssignal zuführt, während ein zweiter Eingang des zweiten Operationsverstärkers 158 empfängt das Ausgangssignal von dem positiven Spitzendetektor 152. Ein nicht invertierender Ausgang des zweiten Operations verstärkers 158 liefert das Doppelpegelsignal. Zum Schluss wird das Ausgangssignal des Verstärkers 150 einem negativen Spitzendetektor 160 zugeführt, der sein Ausgangssignal einem ersten Eingang eines dritten Operationsverstärkers 162 mit einem Verstärkungsfaktor gleich K zuführt. Ein zweiter Eingang des dritten Operationsverstärkers 162 empfängt das Ausgangssignal von dem Verstärker und dem Ausgangsbegrenzer 156 und liefert das negative Ausgangssignal.
9 zeigt ein Blockschaltbild des Horizontal-Analysators 14 des Geräts nach 1. In dem Horizontal-Analysator 14 ist der Ausgang des Multiplexers 12 mit einer digitalen monostabilen Schaltungsanordnung 170 verbunden, die das Taktsignal von dem Verarbeitungstaktgeber VCO 38 empfängt. Bei Empfang eines Signals an dem Eingang am Anfang eines nächsten Taktimpulses liefert die digitale monostabile Schaltungsanordnung 170 einen Impuls einer vorbestimmten Dauer. Ein Ausgangssignal der digitalen monostabilen Schaltungsanordnung 170 wird dem einen Eingang einer Vielfach-Eingang-Sperrschaltung 172 in Form eines NICHT-UND-Gatters mit vielen Eingängen zugeführt. Das Ausgangssignal der Sperrschaltung 172 wird einem Rückstelleingang eines Zählers 174 zugeführt, der das Taktsignal als Zählsignal empfängt. Der Horizontal-Analysator 14 umfasst weiterhin eine Anzahl Horizontal-Standardidentifikationsschaltung 176.1–176.6. Jede Horizontal-Standardidentifikationsschaltung 176.i ist dazu vorgesehen, eine von zwei Horizontal-Raten für jedes der drei Typen zusammengesetzter Synchronisationssignale nahezu zu identifizieren.
Jede Horizontal-Standardidentifikationsschaltung 176.i umfasst einen Satz von Dateneingängen, die mit den Ausgängen des Zählers 174 gekoppelt sind, wobei ein erster Eingang mit dem Takteingang gekoppelt ist und ein zweiter Eingang mit dem Eingang der digitalen monostabilen Schaltungsanordnung 170 gekoppelt ist. Die Horizontal-Standardidentifikationsschaltung 176.i umfasst einen ersten und einen zweiten Nummerdecoder 180 und 182, deren Eingänge mit dem Satz von Dateneingängen gekoppelt sind. In den Nummerdecodern 180 und 182 kann, wenn die Anzahl Verarbeitungstaktperioden je Zeile eines Videoformats (beispielsweise A1) gerundet zu der nächsten ganzen Zahl N_A1 beträgt, das Erwartungsfenster für den nächsten Impuls zwischen N_A1 – Δ und N_A1 + Δm, wobei Δ ein ganzahliger Fehler entsprechend dem maximalen Frequenzoffset des nicht verriegelten Zwischentakt VCO ist. Ein ODER-Gatter 184 hat Eingänge, die mit einem Ausgang des zweiten Nummerdecoders 182 und dem zweiten Eingang der Horizontal-Standardiden tifikationsschaltung 176.i gekoppelt ist. Eine erste RS-Flip-Flop-Schaltung 186 hat einen Takteingang, der mit dem ersten Eingang der Horizontal-Standardidentifikationsschaltung 176.i gekoppelt ist, einen S-Eingang, der mit dem zweiten Eingang der Horizontal-Standardidentifikationsschaltung 176.i gekoppelt ist und einen R-Eingang, der mit dem Ausgang des ODER-Gatters 184 gekoppelt ist. Ein erster und ein zweiter UND-Gatter 188 und 190 haben je einen ersten Eingang, der mit dem zweiten Eingang der Horizontal-Standardidentifikationsschaltung 176.i gekoppelt ist, wobei das erste UND-Gatter 188 einen zweiten Eingang hat, der mit dem Q-Ausgang der ersten RS-Flip-Flop-Schaltung 186 gekoppelt ist und das zweite UND-Gatter 190 hat einen zweiten Eingang, der mit dem Q-Ausgang der ersten RS-Flip-Flop-Schaltung 186 gekoppelt ist. Eine zweite RS-Flip-Flop-Schaltung 192 hat einen Takteingang, der mit dem ersten Eingang gekoppelt ist, einen S-Eingang, der mit dem Ausgang des ersten UND-Gatters 188 gekoppelt ist und einen R-Eingang, der mit dem Ausgang des zweiten UND-Gatters 190 gekoppelt ist.
Ein drittes UND-Gatter 194 hat einen ersten Eingang, der mit dem Q-Ausgang der zweiten RS-Flip-Flop-Schaltung 192 gekoppelt ist, einen zweiten Eingang, der mit dem Q-Ausgang der ersten RS-Flip-Flop-Schaltung 186 gekoppelt ist und einen dritten Eingang, der mit dem zweiten Eingang der Horizontal-Standardidentifikationsschaltung 176.i verbunden ist. Ein viertes UND-Gatter 196 hat einen ersten Eingang, der mit dem Q-Ausgang der zweiten RS-Flip-Flop-Schaltung 192 verbunden ist, einen zweiten Eingang, der mit dem Q-Ausgang der ersten RS-Flip-Flop-Schaltung 186 verbunden ist und einen dritten Eingang, der mit dem zweiten Eingang der Schaltungsanordnung 176.i verbunden ist. Eine dritte RS-Flip-Flop-Schaltung 198 hat einen Takteingang, der mit dem ersten Eingang der Horizontal-Standardidentifikationsschaltung 176.i verbunden ist, einen S-Eingang, der mit dem Ausgang des dritten UND-Gatters 194 verbunden ist, und einen R-Eingang, der mit dem Ausgang des vierten UND-Gatters 196 verbunden ist.
Ein fünftes UND-Gatter 200 hat einen ersten Eingang, der mit dem Q-Ausgang der dritten RS-Flip-Flop-Schaltung 198 verbunden ist, einen zweiten Eingang, der mit dem Q-Ausgang der zweiten RS-Flip-Flop-Schaltung 192 verbunden ist, einen dritten Eingang, der mit dem Q-Ausgang der ersten RS-Flip-Flop-Schaltung 186 verbunden ist und einen vierten Eingang, der mit dem zweiten Eingang der Schaltungsanordnung 176.i verbunden ist. Ein sechstes UND-Gatter 202 hat einen ersten Eingang, der mit dem Q-Ausgang der dritten RS-Flip-Flop-Schaltung 198 verbunden ist, einen zweiten Eingang, der mit dem Q-Ausgang der zweiten RS-Flip-Flop-Schaltung 192 verbunden ist, einen dritten Eingang, der mit dem Q-Ausgang der ersten RS-Flip-Flop-Schaltung 186 verbunden ist und einen vierten Eingang, der mit dem zweiten Eingang der Schaltungsanordnung 176.i verbunden ist.
Eine vierte RS-Flip-Flop-Schaltung 204 hat einen Takteingang, der mit dem ersten Eingang der Schaltungsanordnung 176.i verbunden ist, einen S-Eingang, der mit dem Ausgang des fünften UND-Gatters 200 verbunden ist, und einen R-Eingang, der mit dem Ausgang des sechsten UND-Gatters 202 verbunden ist. Zum Schluss hat ein siebentes UND-Gatter 206 einen ersten Eingang, der mit dem Q-Ausgang der vierten RS-Flip-Flop-Schaltung 204 verbunden ist, einen zweiten Eingang, der mit dem Q-Ausgang der dritten RS-Flip-Flop-Schaltung 198 verbunden ist, einen dritten Eingang, der mit dem Q-Ausgang der zweiten RS-Flip-Flop-Schaltung 192 verbunden ist, und einen vierten Eingang, der mit dem Q-Ausgang der ersten Flip-Flop-Schaltung 186 verbunden ist. Ein Ausgang des siebenten UND-Gatters 206 ist mit einem betreffenden Eingang der Eingänge der Sperrschaltung 172 verbunden, während der Q-Ausgang der vierten RS-Flip-Flop-Schaltung ein Identifikationssignal für den betreffenden Horizontal-Signalstandard bildet.
Die erste RS-Flip-Flop-Schaltung 186 wird durch den N_A1 – Δ Nummerdecoder 180 gesetzt und wird durch den N_A1 + Δ Decoder 182 rückgestellt oder durch den nächsten Impuls von der digitalen monostabilen Schaltungsanordnung 170, welcher der beiden der schnellere ist. Auf diese Weise wird die erste RS-Flip-Flop-Schaltung 186 für die Periode des Erwartungsfensters von dem Zeitpunkt, wo die Zahl in dem Zähler 174 N_A1 – Δ + 1 ist, bis zum nächsten Horizontalimpuls, oder zu dem Zeitpunkt, wo die Zahl in dem Zähler N_A1 + Δ + 1 ist, gesetzt. Wenn der Horizontalimpuls von der digitalen monostabilen Schaltungsanordnung 170 in das Intervall des Erwartungsfensters trifft, wenn die erste RS-Flip-Flop-Schaltung 186 gesetzt wird, setzt der Impuls die zweite RS-Flip-Flop-Schaltung 192. Wenn zwei aufeinander folgende Horizontalimpulse in das Zeitintervall des Erwartungsfensters treffen, wird dies die dritte RS-Flip-Flop-Schaltung 198 setzen. Wenn drei aufeinander folgende Impulse in das Erwartungsfenster eintreffen, wird die vierte RS-Flip-Flop-Schaltung 204 gesetzt, was zu der Aussendung des entsprechenden Identifikationssignal mit der Horizontalrate führt. Wenn die zweite, die dritte und die vierte RS-Flip-Flop-Schaltung 192, 198 und 204 gleichzeitig gesetzt werden und die aktuelle Horizontalrate identifiziert wird, wird die Schaltungsanordnung davor geschützt, dass sie durch die Hori zontal-Frequenzverdopplung rückgestellt wird. In diesem Fall sendet die Identifikationsschaltung 176.i der Sperrschaltung 172 das Sperrsignal zu für die ganze Zeit außerhalb des Erwartungsfensters. Wenn nach dieser Zeit ein Impuls von der digitalen monostabilen Schaltungsanordnung 170 außerhalb des Erwartungsfensters kommt, wird der Zähler nicht rückgestellt. Das einzige Ergebnis in diesem Fall wird die Rückstellung der zweiten RS-Flip-Flop-Schaltung 192 sein. Zum Rückstellen der dritte RS-Flip-Flop-Schaltung 198 sind zwei aufeinander folgende Impulse außerhalb des Erwartungsfensters erforderlich. Drei aufeinander folgende Impulse außerhalb des Fensters sind erforderlich (was unmöglich ist durch die einfache Frequenzverdopplung) zum Rückstellen der vierten RS-Flip-Flop-Schaltung 204 und zum Abstallen des aktuellen Horizontalratenanzeigesignals.
In einer praktischen Ausführungsform des Horizontal-Analysators 14 ist in den Horizontal-Standard A1 und A2 Identifikationsschaltungen 176.1 und 176.2 N_A1/A2 = 572, während Δ = 6 ist, in den Schaltungsanordnungen 176.3 und 176.4 ist N_D1/D2 = 800, während Δ = 8 ist, und in den Schaltungsanordnungen 176,5 und 176.6 ist N_C1/C2 = 1716, während Δ = 20 ist. Es dürfte einleuchten, dass die Werte von Δ erforderlich sind zum Kompensieren der Ungenauigkeiten des Verarbeitungstaktes VCO 38, wenn er sich in dem nicht verriegelten Zustand befindet. Wenn aber der VCO verriegelt ist, kann der Horizontal-Analysator 14 genau die richtige Horizontal-Rate ermitteln.
10 zeigt ein Blockschaltbild des Vertikal-Analysators 28 des Geräts nach 1. Insbesondere wird das Ausgangssignal des Multiplexers 26 einem ersten Eingang des Vertikal-Analysators 28 zugeführt und das Ausgangssignal des Verarbeitungstakt VCO 38 wird einem zweiten Eingang des Vertikal-Analysators 28 zugeführt. Eine digitale monostabile Schaltungsanordnung 210 hat einen Eingang, der mit dem ersten Eingang des Vertikal-Analysators 28 gekoppelt ist und einen Takteingang, der mit dem zweiten Eingang des Vertikalanalysators 28 gekoppelt ist. Ein Ausgangssignal der digitalen monostabilen Schaltungsanordnung 210 wird einem Inverter 212 zugeführt, der einem Rückstelleingang des Zählers 214 ein Ausgangssignal liefert, wobei dieser Zähler ebenfalls das Taktsignal als Zähleingang an dem zweiten Eingang zugeführt bekommt. Die Datenausgänge q₀–q_n von dem Zähler 214 werden Dateneingängen einer ersten und zweiten Vertikal-Rate-Identifikationsschaltung 216.1 und 216.2 zugeführt, entsprechend den zwei erwarteten Vertikalraten (29,97 Hz und 30 Hz). Jede Identifikationsschaltung 216.1 und 216.2 enthält auch einen ersten Eingang, der mit dem zweiten Eingang des Vertikal-Analysators 28 gekoppelt ist, der das Taktsignal. trägt, und einen zweiten Eingang, der mit dem Ausgang der digitalen monostabilen Schaltungsanordnung 210 gekoppelt ist. Die Nummerdecoder 218 und 220 empfangen die Datensignale an den Dateneingängen. Ein ODER-Gatter 222 hat einen ersten Eingang, der mit dem zweiten Eingang der Identifikationsschaltung 216.i gekoppelt ist und einen zweiten Eingang, der mit dem Ausgang des zweiten Decoders 220 gekoppelt ist. Eine erste RS-Flip-Flop-Schaltung 224 hat einen Takteingang, der mit dem ersten Eingang der Identifikationsschaltung 216.i gekoppelt ist und einen S-Eingang, der mit dem Ausgang des ersten Nummerdecoders 218 gekoppelt ist und einen R-Eingang, der mit dem Ausgang des ODER-Gatters 222 gekoppelt ist. Ein erstes UND-Gatter 226 hat einen Eingang, der mit dem Q-Ausgang der ersten RS-Flip-Flop-Schaltung 224 gekoppelt ist und einen zweiten Eingang, der mit dem zweiten Eingang der Identifikationsschaltung 216.i gekoppelt ist. Ein zweites UND-Gatter 228 hat einen ersten Eingang, der mit dem Ausgang der ersten RS-Flip-Flop-Schaltung 224 gekoppelt ist, und einen zweiten Eingang, der mit dem zweiten Eingang der Identifikationsschaltung 216.i gekoppelt ist. Eine zweite RS-Flip-Flop-Schaltung 230 hat einen Takteingang, der mit dem ersten Eingang der Identifikationsschaltung 216.i gekoppelt ist und einen S-Eingang, der mit einem Ausgang des ersten UND-Gatters 226 gekoppelt ist und einen R-Eingang, der mit einem Ausgang des zweiten UND-Gatters 228 gekoppelt ist. Der Q-Ausgang der zweiten RS-Flip-Flop-Schaltung 230 trägt das Identifikationssignal für die geeignete Identifikationsschaltung 216.i.
Der Vertikal-Analysator 28 startet seine Wirkung, wenn die Horizontal-Rate ungefähr identifiziert ist und das zusammengesetzte Synchronisationssignal gestrippt ist. Der Vertikal-Analysator 28, der ähnliche Operationsgrundlagen hat wie der Horizontal-Analysator 14, arbeitet mit strikt periodischen Eingangsimpulsen, ohne dass der Doppelfrequenzschutz erforderlich ist. Der Zähler 214 erfordert eine viel größere Anzahl Bits als der Zähler 174 in dem Horizontal-Analysator 14, damit er imstande ist, Taktperioden für die längsten Perioden der unterstützten Bildperioden zu verarbeiten. Die erste RS-Flip-Flop-Schaltung 224 der Identifikationsschaltung 216.i schafft das Vertikal-Erwartungsfenstersignal und die zweite RS-Flip-Flop-Schaltung 230 wird gesetzt, wenn der Vertikal-Impuls in das Erwartungsfenster kommt. In diesem Fall wird das entsprechende Vertikal-Rate-Identifikationssignal geschaffen, wonach das Eintreffen des Vertikal-Impulses außerhalb des Fensters dazu führt, dass die zweite RS-Flip-Flop-Schaltung 230 rückgestellt wird und das Ausgangsidentifikationssignal beendet wird.
In einer praktischen Ausführungsform des Vertikal-Analysators 28 identifizieren die Vertikal-Rate-Identifikationsschaltungen 216.1 und 216.2 Bildraten von 29,97 und 30 Hz, wobei die betreffenden Zählwerte N_A1 = 900,900 und N_A2 = 900,000 ist, wobei in beiden Fällen Δ = 100 ist.
Dem Fachmann dürften viele Abwandlungen und Modifikationen der hier beschriebenen Struktur einfallen. Es dürfte aber einleuchten, dass die oben beschriebene Ausführungsform nur zur Erläuterung dient und nicht als die vorliegende Erfindung beschränkend gemeint ist. Alle Modifikationen, die nicht von der vorliegenden Erfindung abweichen, werden als im Rahmen der beiliegenden Patentansprüche liegend betrachtet.

Claims

Verfahren zum Identifizieren einer Frequenzrate eines Eingangssignals aus einer Anzahl bekannter Frequenzraten, wobei Signale mit den genannten bekannten Frequenzraten einen wesentlichen Teil von Zeitperioden periodische Impulssignale sind und während periodischer bekannter Zeitintervalle der genannten Zeitperioden eine Verdopplung der Frequenz zulassen, wobei das genannte Verfahren die nachfolgenden Verfahrensschritte umfasst: – das Empfangen des Eingangssignals, – das Erzeugen eines HF-Taktimpulssignals mit einer bekannten Frequenzrate, wobei die bekannte Frequenzrate innerhalb eines bekannten Frequenzbandes variabel ist, – das Zählen einer Anzahl Impulse in dem genannten HF-Taktimpulssignal, die während einer Periode des genannten analysierten Signals auftreten, – das Schätzen eines Erwartungsfensters für jede der genannten Anzahl bekannter Frequenzraten, – das Identifizieren einer bestimmten Rate der genannten Anzahl bekannter Frequenzraten indem ermittelt wird, in welchem Erwartungsfenster Impulse in dem genannten analysierten Signal eine vorbestimmte Anzahl aufeinander folgender Male auftreten, und – das Ausfiltern einer Verdopplung der Frequenz durch Verwendung einer geeigneten Zustandseinrichtung um falsche Angaben einer Fehlanpassung zu vermeiden.
Verfahren zum Identifizieren eines Eingangssignals nach Anspruch 1, dadurch gekennzeichnet, dass der genannte Ausfilterungsschritt die nachfolgenden Schritte umfasst: – das einstweilige Beibehalten der genannten Identifikation der geeigneten Rate; und – das Überprüfen, ob innerhalb des betreffenden Fensters abwechselnde nachfolgende Impulse in dem genannten analysierten Signal auftreten.
Verfahren zum Identifizieren einer Frequenzrate eines Eingangssignals nach Anspruch 1, dadurch gekennzeichnet, dass der genannte Schritt der Schätzung eines Erwar tungsfensters die nachfolgenden Schritte umfasst: – das für jede Rate der genannten Anzahl bekannter Frequenzraten Ermitteln einer Anzahl der genannten Taktimpulse, die in einer einzigen Periode eines Signals mit der genannten bekannten Frequenzrate auftreten würden, – das Einstellen einer Toleranz um jede der genannten bestimmten Anzahlen, wobei eine niedrige und eine hohe Zahl gebildet wird, und – das Bilden des genannten Erwartungsfensters indem ermittelt wird, wenn die genannte Anzahl in dem genannten Zählschritt die genannte niedrige Zahl und danach die genannte hohe Zahl erreicht.
Analysator zum Ermitteln einer Frequenzrate eines Eingangssignals, wobei Signale mit genannten bekannten Frequenzraten einen wesentlichen Teil von Zeitperioden periodische Impulssignale sind und während periodischer bekannter Zeitintervalle der genannten Zeitperioden eine Verdopplung der Frequenz zulassen, wobei der genannte Analysator die nachfolgenden Elemente umfasst: – einen Eingang zum Empfangen des Eingangssignals, – Mittel zum Erzeugen eines HF-Taktimpulssignals mit einer bekannten Frequenzrate, wobei die genannte bekannte Frequenzrate innerhalb eines bekannten Frequenzbandes variabel ist, – Mittel zum Zählen einer Anzahl Impulse in dem genannten HF-Taktimpulssignal, die wnd einer Periode des genannten Eingangssignals auftreten, und – eine Anzahl Frequenzratenidentifikationskreise entsprechend der genannten Anzahl bekannter Frequenzraten, wobei jeder der genannten Frequenzratenidentifikationskreise die nachfolgenden Elemente aufweist: – eine Zustandsmaschine um zu ermitteln, ob das genannte Eingangssignal Impulse hat, die eine vorbestimmte Anzahl Male hintereinander innerhalb des genannten Erwartungsfensters auftreten, – einen Ausgang zum Liefern eines Identifikationssignals, und – Mittel zum Ausfiltern einer Verdopplung der Frequenz um falsche Angaben einer Fehlanpassung zu vermeiden.
Analysator nach Anspruch 4, dadurch gekennzeichnet, dass in jedem der genannten Frequenzratenidentifikationskreise die genannten Mittel zum Schätzen eines Erwartungsfensters die nachfolgenden Elemente umfassen: – einen erste-Anzahl-Decoder, der mit Ausgängen der genannten Zählmittel gekoppelt ist zum Ermitteln der Beziehung N_STDI – Δ, wobei N_STDI eine Anzahl der genannten Taktimpulse darstellt, von denen erwartet wird, dass sie zwischen jedem Impuls in dem Eingangssignal mit der betreffenden Rate auftreten, und Δ ein ganzzahliger Fehlerwert darstellt, – einen zweite-Anzahl-Decoder, der ebenfalls mit Ausgängen der genannten Zählmittel gekoppelt ist zum Ermitteln der Beziehung S_STDI + D; und – eine erste Flip-Flop-Schaltung, die von dem erste-Anzahl-Decoder gestellt und von dem genannten zweite-Anzahl-Decoder rückgestellt wird.
Verfahren zum automatischen Synchronisieren eines Videosystems zu einem zusammengesetzten Synchronisationssignal entsprechend einer Norm einer Anzahl bekannter Video-Normen, wobei das genannte Verfahren die nachfolgenden Schritte umfasst: – das Empfangen des zusammengesetzten Synchronisationssignals, – das Erzeugen eines HF-Taktimpulssignals mit einer bekannten Impulsfrequenz, gesteuert innerhalb eines engen Frequenzbandes, – das Ermitteln, ob das genannte zusammengesetzte Synchronisationssignal zweipegelig oder dreipegelig ist, – das Verteilen des genannten zusammengesetzten Synchronisationssignals in ein erstes Signal mit den positiven Teilen und ein zweites Signal mit den negativen Teilen, wenn das genannte zusammengesetzte Synchronisationssignal dreipegelig ist, das Bilden eines zweiten Signals mit negativen Teilen, wenn das genannte zusammengesetzte Synchronisationssignal zweipegelig ist, – Mittel zum Analysieren eines Signals der genannten ersten und der genannten zweiten Signale zum Ermitteln einer ungefähren Horizontal-Frequenzrate, – das Aufteilen des zusammengesetzten Synchronisationssignals in einzelne Horizontal-Synchronimpulse und Vertikal-Synchronimpulse, die darin vorhanden sind, und zwar unter Verwendung der ungefähren Horizontal-Frequenzrate, ermittelt in dem Horizontal-Analysierschritt, – das vertikale Analysieren der aufgeteilten Vertikal-Synchronimpulse zum Ermitteln einer genauen Vertikal-Rate, – das Verriegeln des genannten HF-Taktsignals auf den aufgeteilten Horizontal-Synchronimpulsen, und – das Identifizieren der genannten Anzahl bekannter Videonormen, für die das genannte zusammengesetzte Synchronisationssignal in Übereinstimmung ist, dadurch gekennzeichnet, dass der genannte Horizontal-Analysierungsschritt die nachfolgenden Schritte umfasst: – das Zählen einer Anzahl Impulse in dem genannten HF-Taktimpulssignal, die während einer Periode des genannten analysierten Signals auftreten, – das Schätzen eines Erwartungsfensters für jede Rate einer Anzahl bekannter Horizontal-Frequenzraten in der genannten Anzahl bekannter Videonormen, und – das Identifizieren einer speziellen Rate der genannten Anzahl bekannter Horizontal-Frequenzraten, indem ermittelt wird, in welchem Erwartungsfenster eine vorbestimmte Anzahl Male ein analysierter Impuls in dem genannten analysierten Signal auftritt.
Verfahren zur automatischen Synchronisation eines Videosystems nach Anspruch 6, dadurch gekennzeichnet, dass der genannte Horizontal-Analysierungsschritt die nachfolgenden Schritte umfasst: – das Ausfiltern einer Verdopplung der Frequenz, die während der Vertikal-Austastperioden auftritt, durch Verwendung einer geeigneten Zustandsmaschine um falsche Angaben einer Fehlanpassung zu vermeiden.
Verfahren zur automatischen Synchronisation einer Videosystems nach Anspruch 6, dadurch gekennzeichnet, dass der genannte Schritt der Schätzung eines Erwartungsfensters die nachfolgenden Schritte umfasst: – das für jede Rate der genannten Anzahl bekannter Horizontal-Frequenzraten Einstellen einer Anzahl Impulse der genannten Taktimpulse, die in einer einzigen Zeilenperiode auftreten würden, – das Einstellen einer Toleranz um jede der genannten bestimmten Nummern herum, wobei eine niedrige Zählnummer und eine hohe Zählnummer gebildet wird, und – das Bilden des genannten Erwartungsfensters, indem ermittelt wird, wann die genannte Anzahl in dem genannten Zählschritt die genannte niedrige Zählnummer und danach die genannte hohe Zählnummer erreicht.
Verfahren zur automatischen Synchronisation eines Videosystems nach An spruch 6, dadurch gekennzeichnet, dass der genannte Vertikal-Analysierungsschritt die nachfolgenden Schritte umfasst: – das Zählen einer Anzahl Impulse in dem genannten HF-Taktimpulssignal, die während einer Periode des genannten analysierten Vertikal-Synchronisationssignals auftreten, – das Schätzen eines Erwartungsfensters für jede Rate einer Anzahl bekannter Vertikal-Frequenzraten in der genannten Anzahl bekannter Videonormen, und – das Identifizieren einer bestimmten Rate der genannten Anzahl bekannter Vertikal-Frequenzraten, indem ermittelt wird, in welchem Erwartungsfenster ein Impuls eine vorbestimmte Anzahl Male in dem genannten analysierten Vertikal-Synchronisationssignal auftritt.
Gerät zum automatischen Synchronisieren eines Videosystems zu einem zusammengesetzten Synchronisationssignal entsprechend einer Norm einer Anzahl bekannter Videonormen, wobei das genannte Gerät die nachfolgenden Elemente aufweist: – einen Eingang zum Empfangen des zusammengesetzten Synchronisationssignals, – einen HF-Taktsignalgenerator zum Erzeugen eines Taktsignals mit einer bekannten Impulsfrequenz gesteuert innerhalb eines bekannten engen Bandes, – Mittel um zu ermitteln, ob das genannte zusammengesetzte Synchronisationssignal ein Zwei- oder ein Dreipegelsignal ist, – Mittel zum Aufteilen des genannten zusammengesetzten Synchronisationssignals in ein erstes Signal mit den positiven Teilen und ein zweites Signal mit den negativen Teilen, wenn das genannte zusammengesetzte Synchronisationssignal ein Zweipegelsignal ist, – einen ersten Analysator um entweder das erste oder das zweite Signal zu analysieren um eine ungefähre Horizontal-Frequenzrate zu ermitteln, wobei der genannte erste Analysator einen Eingang hat, der mit den genannten Aufteilungsmitteln gekoppelt ist, und einen Takteingang, der mit einem Ausgang des genannten HF-Taktsignalgenerators gekoppelt ist, – Mittel, die mit den genannten Aufteilungsmitteln sowie mit dem genannten ersten Analysator gekoppelt sind zum Strippen des zusammengesetzten Synchronisationssignals zum Trennen des Horizontal-Synchronisationssignals und eines Vertikal-Synchronisationssignals, die darin vorhanden sind, und zwar unter Verwendung der ungefähren Horizontal-Frequenzrate, die in dem ersten Analysator ermittelt worden ist, – einen zweiten Analysator, der mit einem Ausgang der genannten Stripmittel und mit dem genannten HF-Taktsignalgenerator gekoppelt ist, zum Analysieren des gestrippten Vertikal- Synchronisationssignals zum Ermitteln einer genauen Vertikal-Rate, – Mittel zum Verriegeln des genannten HF-Taktsignalgenerators zu den gestrippten Horizontal-Impulsen, und – Mittel zum Identifizieren einer Norm der genannten Anzahl bekannter Videonormen mit der das genannte zusammengesetzte Synchronisationssignal in Übereinstimmung ist, dadurch gekennzeichnet, dass der genannte erste Analysator die nachfolgenden Elemente aufweist: – einen Eingang zum Empfangen des ersten oder des zweiten Signals, – einen Eingang zum Empfangen des genannten HF-Taktimpulssignals, – Mittel zum Zählen einer Anzahl Impulse in dem genannten HF-Taktimpulssignal, die während einer Periode des genannten analysierten Signals auftreten, und – eine Anzahl Horizontal-Ratenidentifikationsschaltungen entsprechend der genannten Anzahl bekannter Horizontal-Frequenzraten, wobei jede Schaltungsanordnung der genannten Horizontal-Ratenidentifikationsschaltungen die nachfolgenden Elemente aufweist: – Mittel zum Bilden eines Erwartungsfensters für jede Rate der genannten Anzahl bekannter Horizontal-Raten, – eine Zustandsmaschine um zu ermitteln, ob ein analysiertes Signal Impulse hat, die eine vorbestimmte Anzahl Male nacheinander innerhalb des genannten Erwartungsfensters auftreten, und – einen Ausgang zum Liefern eines Identifikationssignals.
Gerät zur automatischen Synchronisation eines Videosystems nach Anspruch 10, dadurch gekennzeichnet, dass in jeder der genannten Horizontal-Ratenidentifikationsschaltungen die genannten Mittel zum Schätzen eines Erwartungsfensters die nachfolgenden Elemente aufweist: – einen erste-Anzahl-Decoder, der mit Ausgängen der genannten Zählmittel gekoppelt ist zum Ermitteln der Beziehung N_STDI – Δ, wobei N_STDI eine Anzahl der genannten Taktimpulse darstellt, von denen man erwartet, dass sie zwischen jedem Horizontal-Synchronisationsimpuls mit der betreffenden Rate auftreten, und wobei Δ einen ganzzahligen Fehlerwert darstellt, – einen zweite-Anzahl-Decoder, der ebenfalls mit Ausgängen der genannten Zählmittel gekoppelt ist zum Ermitteln der Beziehung N_STDI + Δ, und – eine erste Flip-Flop-Schaltung, die von dem genannten erste-Anzahl-Decoder gestellt und von dem zweite-Anzahl-Decoder rückgestellt wird.