DE69033187T2 - Strahlungsresistente Halbleiterstruktur - Google Patents

Strahlungsresistente Halbleiterstruktur

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Description

  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement.
  • Ein Bauelement ist in US-A-3 338 758 beschrieben, es umfaßt: einen ersten P-Typ Bereich; einen elementisolierenden Oxidisolationsfilm, der auf dem ersten P-Typ-Bereich ausgebildet ist; und mindestens zwei leitende Schichten, die nahe aneinander auf dem elementisolierenden Oxidisolationsfilm angeordnet sind.
  • Die Erfindung ist auf Halbleiterbauelemente anwendbar, zum Gebrauch beim Vorhandensein von viel Strahlung, z. B. im Weltraum oder in Kernanlagen.
  • Im Allgemeinen ist ein Halbleiterbauelement mit einem Feldoxidfilm ausgestattet, um benachbarte Elemente voneinander elektrisch zu isolieren. Der Feldoxidfilm ist sehr dick.
  • Wenn der Feldoxidfilm mit Strahlung, wie beispielsweise Gammastrahlen, bestrahlt wird, werden Elektron-Loch-Paare in dem Oxidfilm erzeugt. Je dicker der Oxidfilm, desto größer ist die Anzahl der Elektron-Loch-Paare. Dementsprechend wird, wenn ein Halbleiterbauelement mit Strahlung, wie beispielsweise Gammastrahlen, bestrahlt wird, eine große Anzahl von Elektron-Loch-Paaren in dem dicken Feldoxidfilm erzeugt. Verschiedene Arten von Potentialverdrahtungen sind über dem Feldoxidfilm geschichtet. Z. B. verläuft eine Gateelektrode über eine Vielzahl von Elementbereichen des Bauelements. Es sei ein Fall angenommen, bei dem die Gateelektrode auf ein hohes Potential gesetzt ist. Von den Elektron-Loch-Paaren, die in dem Feldoxidfilm erzeugt werden, der unter der Gateelektrode liegt, werden die Elektronen von dem Potential der Gateelektrode angezogen. Elektronen haben eine hohe Beweglichkeit in dem Oxidfilm. Dementsprechend treten die Elektronen durch den Feldoxidfilm, durch die Gateelektrode. Da die Beweglichkeit von Löchern in dem Oxidfilm niedrig ist, werden die Löcher von dem Potential des Gates abgestoßen, und werden in dem Oxidfilm gehalten und angesammelt, insbesondere in einem Bereich in der Nähe der Grenzschicht zwischen dem Feldoxidfilm und dem Siliziumsubstrat. Deswegen ist in dem Fall, wo das Halbleitersubstrat, das unter dem Feldoxidfilm liegt, vom P-Typ Diffusionsbereich ist, der Leitfähigkeitstyp in dem Oberflächenbereich des P-Typ Diffusionsbereiches in den N-Typ invertiert, durch die angesammelten Löcher. Dementsprechend, wo N-Kanal MOS- Transistoren in den Elementbereichen isoliert durch den Feldoxidfilm ausgebildet sind, fließt ein Kriechstrom durch diese Transistoren über die invertierte N-Typschicht. Der Kriechstrom verursacht möglicherweise eine Fehlfunktion des Halbleiterbauelements und erhöht die Energiedissipation.
  • Aus IEEE Transactions on Nuclear Science, Vol. NS-33, Nr. 6, Dezember 1986, Seiten 1505 bis 1509 sind "latch-up-tree"- CMOS-Strukturen für strahlungstolerante VLSI Designs bekannt. In diesen Strukturen ist ein dünnes Feldoxid mit einem vergrabenen p&spplus;-Schutzband um jeden NMOS-Transistor kombiniert.
  • In dem Halbleiterbauelementtyp, bei dem die benachbarten Gateelektroden ziemlich nah auf dem Feldoxidfilm angeordnet sind, wie beispielsweise bei einem Gate-Array- Halbleiterbauelement, wenn solche Inversionsschichten unter den benachbarten Gateelektroden ausgebildet sind, sind die Inversionsschichten in Kontakt miteinander und ein Kriechstrom fließt zwischen den Gateelektroden.
  • Eine Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterbauelement zu schaffen, welches frei vom Kriechstrom aufgrund von Strahlung ist, und an einem Ort normal betreibbar ist, wo viel Strahlung vorhanden ist.
  • Gemäß der vorliegenden Erfindung wird diese Aufgabe, wie in Anspruch 1 definiert, gelöst. Eine vorteilhafte Ausführungsform der Erfindung ist in Anspruch 2 definiert.
  • Diese Erfindung kann vollständiger von der folgenden detaillierten Beschreibung verstanden werden, wenn im Zusammenhang mit den begleitenden Abbildungen betrachtet, in denen zeigt:
  • Fig. 1A eine Draufsicht, die ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 1B eine Querschnittsansicht, gesehen entlang Linie 1B- 1B der Fig. 1A;
  • Fig. 2A eine Draufsicht, die ein Halbleiterbauelement zeigt, das nicht zur vorliegenden Erfindung gehört; und
  • Fig. 2B eine Querschnittsansicht, gesehen entlang Linie IE- IB der Fig. 2A.
  • Eine Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf Fig. 1A und 1B beschrieben.
  • Fig. 1A zeigt eine Draufsicht, die ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. Fig. 1B zeigt eine Querschnittsansicht, gesehen entlang der Linie 1B-1B der Fig. 1A.
  • Die Ausführungsform ist ein CMOS-Gatearray, das die vorliegende Erfindung beinhaltet.
  • Wie in Fig. 1A oder 1B gezeigt, ist ein P-Wannenbereich 101 in einem N-Typ Halbleitersubstrat 100 ausgebildet. Dicke Feldoxidfilme 102 als isolierende Filme für Elementisolation sind selektiv in dem Oberflächenbereich des N-Typ Halbleitersubstrats 100 ausgebildet. Bereiche, definiert durch die Feldoxidfilme 102, dienen als aktive Elementbereiche. In diesem Fall sind vier aktive Elementbereiche 105-1, 105-2, 106-1 und 106-2 exemplarisch dargestellt, obwohl eine Anzahl von aktiven Elementbereichen in einem tatsächlichen Halbleiterbauelement ausgebildet sind. N-Kanal MOS-Transistoren 122-1 und 122-2 sind in den aktiven Elementbereichen 105-1 und 105-2 in dem P- Wannenbereich 101 ausgebildet. In dem Transistor 122-1 dient ein Bereich 108-11 als Sourcebereich, und ein Bereich 108-12 als Drainbereich. In dem Transistor 122-2 dient der Bereich 108-21 als Sourcebereich, und der Bereiche 108-22 als Drainbereich. P-Typschichten 109-1 zum Verhindern der Inversion des Leitfähigkeitstyps, deren Verunreinigungskonzentration größer als die des P- Wannenbereich ist, sind auf beiden Seiten jedes N-Typ- Bereiches 108-11 und 108-12 ausgebildet, gesehen in Richtung der Gatelänge des Transistors 122-1. In ähnlicher Weise sind P-Typschichten 109-2 zum Verhindern der Inversion, deren Verunreinigungskonzentration höher ist als die des P- Wannenbereiches, auf beiden Seiten jedes N-Typ-Bereiches 108-21 und 108-22 ausgebildet, gesehen in Richtung der Gatelänge des Transistors 122-2. Ein Oxidfilm (nicht dargestellt), welcher dünner als der Feldoxidfilm 102 ist, ist auf den P-Typschicht 109-1 und 109-2 ausgebildet, d. h. auf den Endbereichen der Gates der N-Kanal MOS-Transistoren 122-1 und 122-2.
  • P-Kanal MOS-Transistoren 124-1 und 124-2 sind in den aktiven Elementbereichen 106-1 und 106-2 in dem N-Typ Halbleitersubstrat 100 ausgebildet. In dem Transistor 124-1 dienen P-Typ-Diffusionsbereiche 110-11 und 110-12 als Sourcebereich und Drainbereich. In dem Transistor 124-2 dienen die P-Typdiffusionsbereiche 110-21 und 110-22 als Sourcebereich und Drainbereich. Eine Gateelektrode 103-1 ist auf den aktiven Elementbereichen 105-1 und 106-1 und dem Feldoxidfilm 102 ausgebildet. Eine Gateelektrode 103-2 ist auf den aktiven Elementbereichen 105-2 und 106-2 und dem Feldoxidfilm 102 ausgebildet. Diese Gateelektroden 103-1 und 103-2 sind nahe aneinander auf dem Feldoxidfilm 102 innerhalb des P-Wannenbereiches 102 angeordnet. Ein Bereich des Feldoxidfilmes 102, welcher zwischen den Gateelektroden 103-1 und 103-2 liegt, ist dünn. Diese dünne Position ist mit 104-1 bezeichnet. Eine anderer Bereich des Feldoxidfilmes 102, welcher an einem Grenzbereich 107 zwischen dem P-Wannenbereich 101 und dem N-Typ Halbleitersubstrat 100 ist, ist auch dünn. Dieser dünne Teil ist mit 104-2 bezeichnet. Eine P-Typ Schutzbandschicht 111, deren Verunreinigungskonzentration höher als die der P-Typ Inversionsverhinderungsschicht 109 ist, ist auf einem Bereich des P-Wannenbereiches 101 ausgebildet, welcher unter dem dünnen Oxidfilm 104-1 ist. Eine P-Typ Schutzbandschicht 112, deren Verunreinigungskonzentration höher als die der P- Typ Inversionsverhinderungsschicht 109 ist, ist auf den Bereichen des P-Wannenbereiches 101 und dem N-Typ Halbleitersubstrat ausgebildet, welche unter dem dünnen Oxidfilm 104-2 liegen.
  • Gemäß der Ausführungsform sind in dem Halbleiterbauelement von dem Typ, in welchem benachbarte Gateelektroden 103-1 und 103-2 nahe aneinander auf dem Feldoxidfilm 102 angeordnet sind, der Bereich 104-1 des elementisolierenden Filmes 102, der zwischen den benachbarten Gateelektroden angeordnet ist, dünner als der verbleibende Abschnitt. Ferner ist die P-Typ Schutzbandschicht 111 mit höherer Verunreinigungskonzentration als die des P-Wannenbereiches 101 unter dem dünnen Oxidfilm 104-1 ausgebildet. Da der Oxidfilm 104-1 dünn ist, werden, wenn er Strahlung, wie beispielsweise Gammastrahlung, ausgesetzt wird, Elektronen- Loch-Paare darin erzeugt, die Anzahl der Paare ist klein. Aus diesem Grund ist die Inversionsschicht in der P-Typ Schutzbandschicht 111 schwierig auszubilden. Wenn das momentane Halbleiterbauelement Gammastrahlen ausgesetzt wird, z. B. sogar wenn die Gateelektroden 103-1 und 103-2 auf ein hohes Potential gesetzt sind, und Inversionsschichten in den Bereichen des P-Wannenbereiches 101 ausgebildet sind, welche unter diesen Elektroden liegen, enden diese ausgebildeteten Inversionsschichten an der Schutzbandschicht 111. Deswegen berühren sich die Inversionsschichten, die unter den benachbarten Gateelektroden erzeugt sind, nicht gegenseitig. Dementsprechend fließt kein Kriechstrom zwischen den benachbarten aktiven Elementen, was einen stabilen und zuverlässigen Betrieb des Halbleiterbauelements gewährleistet.
  • Ferner sei angemerkt, daß in dem gegenwärtigen Halbleiterbauelement der dünne Oxidfilm 104-2 auf dem Grenzbereich 107 des P-Wannenbereichs 101 und dem N-Typ Halbleitersubstrat 100 ausgebildet ist, und daß die P-Typ Schutzbandschicht 112 unter dem dünnen Oxidfilm 104-2 ausgebildet ist. Mit diesem Merkmal wird keine Inversionsschicht in dem Grenzbereich 107 ausgebildet. Deswegen wird die Erzeugung eines Kriechstromes zwischen dem N-Typsubstrat 100, d. h. dem N-Typ Bereich, und jedem der N- Kanal MOSFETs 122-1 und 122-2 verhindert. Die Tatsache, daß der Oxidfilm 104-2 auf der Schutzbandschicht 112 dünn ist, bedeutet, daß eine kleinere Anzahl von Elektron-Loch-Paaren gebildet wird, wenn dieser Film Gammastrahlen ausgesetzt wird. Somit ist es sehr effektiv die Kriechstromerzeugung zu verhindern, welche durch die Strahlung verursacht wird. In der vorliegenden Ausführungsform sind die Bereich des Oxidfilmes (nicht dargestellt) auf den P-Typschichten 109-1 und 109-2 dünn. Dementsprechend verhindern die Inversionsverhinderungs-P-Typ-Schichten 109-1 und 109-2 das Auftreten eines Kriechstromes zwischen dem Sourcebereich 108-11 und dem Drainbereich 108-12, und eines Kriechstromes zwischen dem Sourcebereich 108-21 und dem Drainbereich 108- 22.
  • Um die dünnen Oxidfilme 104-1 und 104-2 auszubilden, in einem Maskenbildungsschritt, der einem Schritt zum selektiven Oxidation des Oberflächenbereiches des Substrates zum Formen des Feldoxidfilmes 107 voraus geht, wird ein Nitridfilm als säurefester Film, der als Maske verwendet wird, derart strukturiert, daß ein Abschnitt des Nitridfilmes, welcher auf einem Bereich des Substrates liegt, wo der dünne Oxidfilm auszubilden ist, übriggelassen wird. Um deutlicher zu sein, um den Feldoxidfilm 102 zu bilden, wird ein Nitridfilm als säurefester Film über dem Substrat ausgebildet und ein Fotolackfilm wird über dem Nitridfilm ausgebildet. Der Fototlackfilm wird strukturiert, um ein vorbestimmtes Muster des Fotolackfilmes zu bilden. Durch Verwenden des Fototlackfilmes als Maske, wird ein Feldoxidfilm auf den Bereichen des Oberflächenbereiches des Substrates ausgebildet, welche nicht von dem Fotolackfilm bedeckt werden. Um die dünnen Oxidfilme 104-1 und 104-2 zu bilden, wird das Strukturieren des Fotolackfilmes zuerst derart durchgeführt, daß der Nitridfilm auf einem Bereich des Substrates bleibt, wo der dünne Oxidfilm auszubilden ist, und dann, wenn der Nitridfilm selektiv geätzt ist, der Abschnitt des Nitridfilmes auf dem Bereich des Substrates, wo der dünne Oxidfilm auszubilden ist. Dementsprechend, wenn der Oberflächenbereich des Substrates selektive oxidiert ist, wird kein thermischer Oxidfilm unter dem verbleibenden Oxidfilm ausgebildet, und nur die dünnen Oxidfilme 104-1 und 104-2, die natürlich oxidiert sind, existieren darunter. Die P-Typ Schutzbandschichten 111 und 112 können in einem Hochkonzentrations-Ionenimplantationsschritt ausgebildet werden, zum Bilden der P-Typ Sourcebereiche 110-11 und 110- 21 und der P-Typ Drainbereiche 110-12 und 110-22 der P- Kanal-MOS-Transistoren 124-1 und 124-2. Wenn diese Schichten in diesem Schritt ausgebildet werden, wird die Anzahl der Schritte, die zum Herstellen des Halbleiterbauelements notwendig sind, nicht erhöht werden.
  • Um die dünnen Oxidfilme (nicht dargestellt) an den Endbereichen der Gates der N-Kanal MOS-Transistoren auszubilden, welche auf den Inversionsverhinderungsschichten 109-1 und 109-2 sind, kann ein Oxidfilm (nicht dargestellt) verwendet werden, der auf den aktiven Elementbereichen 105-1 und 105-2 ausgebildet ist, welcher später strukturiert wird, um die Gateoxidfilme zu bilden. Alternativ können andere Oxidfilme, die dünner als der Feldoxidfilm 102 sind, verwendet werden.
  • Die dünnen Oxidfilme 104-1 und 104-2 können durch selektives Ätzen des dicken Feldoxidfilmes 102 ausgebildet werden. In diesem Fall werden die Schutzbandschichten 111 und 112 vor dem Ausbilden des Feldoxidfilmes 102 ausgebildet.
  • Eine Struktur, die nicht zur Erfindung gehört, wird unter Bezugnahme auf Fig. 2A und 2B beschrieben.
  • Fig. 2A ist eine Draufsicht, die ein Halbleiterbauelement zeigt. Fig. 2B zeigt eine Querschnittsansicht, gesehen entlang Linie 1B-1B von Fig. 2A.
  • Wie in Fig. 2A oder 2B gezeigt, ist ein P-Wannenbereich 201 in einem N-Typ Halbleitersubstrat 200 ausgebildet. Feldoxidfilme 202 sind selektiv als Isolierfilme für Elementisolationen in dem Oberflächenbereich des N-Typ Halbleitersubstrats 200, das den P-Wannenbereich 201 umfaßt, ausgebildet. Die durch die Feldoxidfilme 202 definierten Bereiche dienen als aktive Elementbereiche. In diesem Fall sind zwei aktive Elementbereiche 205-1 und 205-2 exemplarisch dargestellt, obwohl eine Anzahl von aktiven Elementbereichen in einem tatsächlichen Halbleiterbauelement ausgebildet sind. Ein N-Kanal MOS-Transistor 222-1, der einen N-Typ Sourcebereich 208-11 und einen Drainbereich 208- 12 aufweist, und ein N-Kanal MOS-Transistor 222-2, der einen N-Typ Sourcebereich 208-21 und einen Drainbereich 208-22 aufweist, sind in den aktiven Elementbereichen 205-1 und 205-2 jeweils in dem P-Wannbereich 101 ausgebildet. Die P- Typschichten 209-1 zum Verhindern der Inversion, deren Verunreinigungskonzentration höher ist, als die des P- Wannenbereiches 201, sind auf beiden Seiten jedes N-Typ- Bereiches 208-11 und 208-12, gesehen in Richtung der Gatelänge des Transistors 222-1, ausgebildet. In ähnlicher Weise sind P-Typschichten 209-2 zum Verhindern der Inversion, deren Verunreinigungskonzentration höher als die des P-Wannenbereiches 201 ist, auf beiden Seiten jedes N- Typ-Bereiches 208-21 und 208-22, gesehen in Richtung in Richtung der Gatelänge des Transistors 222-2, ausgebildet. Wie in Fig. 2B gezeigt, sind die Bereiche des Feldoxidfilmes 202, welche auf den Inversionsverhinderungsschichten 209-1 und 209-2 liegen, ausgedünnte, wie in der ersten Ausführungsform. Der Oxidfilm an den Randbereichen der Gates der N-Kanal MOS-Transistoren 222-1 und 222-2 ist ausgedünnt (Fig. 2B), z. B. um ungefähr gleich der Dicke eines dünnen Gateooxidfilmes 204 zu sein. Der Gateoxidfilm 204 ist über den aktiven Elementbereichen 205-1 und 205-2 ausgebildet. In der Abbildung ist der Gateoxidfilm auf dem Elementbereich 205-2 nicht dargestellt. Gateeleketroden 203-1 und 203-2 der MOS-Transistoren 222-1 und 222-2 sind über den aktiven Elementbereichen 205-1 und 205-2 und dem Feldoxidfilm 202 ausgebildet. Der Randabschnitt der Gateelektroden, welche 203-1 und 203-2 sind, d. h. die Abschnitt der Gateelektroden, welche entfernt von den Kanälen angeordnet sind und auf dem Feldoxidfilm 202 angeordnet sind, gesehen von oberhalb, sind im wesentlichen von dem dünnen Oxidfilm 302 und dem dünnen Oxidfilm an den Gateendbereichen der N- Kanal MOS-Transistoren umgeben. Unter dem Oxidfilm 302 ist eine P-Typ Schutzbandschicht 304 ausgebildet, deren Verunreinigungskonzentration höher als die der Inversionsverhinderungs-P-Typ-Schichten 209-1 und 209-2 ist. Unter den dünnen Oxidfilmen an den Gateendbereichen der N- Kanal MOS-Transistoren 222-1 und 222-2 sind die Inversionsverhinderungs-P-Typ-Schichten 209-1 und 209-2 ausgebildet. In dieser Figur bezeichnet Bezugsziffer 210 eine Schnittstelle zwischen dem Substrat 200 und dem P- Wannenbereich 201.
  • Der dünne Oxidfilm 302 ist auf der P-Typ Schutzbandschicht 304 ausgebildet. Deswegen wird der Leitfähigkeitstyp des P- Typ Schutzbandes 304 nicht invertiert, sogar wenn das Halbleiterbauelement Strahlung ausgesetzt wird und das Potential der Gateelektroden 203-1 und 203-2 zunimmt. Dementsprechend tritt kein Stromlecken zwischen den benachbarten aktiven Elementen auf. Die Ränder der Gateelektroden 203-1 und 203-2, gesehen von oberhalb, sind im wesentlichen von der Schutzbandschicht 304, die unter dem dünnen Oxidfilm 302 ausgebildet ist, umgeben, und die Inversionsverhinderungs-P-Typ-Schichten 209-1 und 209-2 sind unter dem dünnen Oxidfilm an dem Gateendbereich ausgebildet. Wenn eine Inversionsschicht in dem Bereich des P- Wannenbereiches 201 ausgebildet ist, welcher unter dem Rand der Gateelektrode 203-1 liegt, wird somit kein Kriechstrom erzeugt, der durch die Inversionsschicht zwischen dem N-Typ Sourcebereich 208-11 und dem Drainbereich 208-12 fließt. In ähnlicher Weise, wenn ein Inversionsschicht in dem Bereich des P-Wannenbereiches 201 ausgebildet ist, welcher unter dem Rand der Gateelektrode 203-2 liegt, wird kein Kriechstrom induziert, der durch die Inversionsschicht zwischen dem N- Typ Sourcebereich 208-21 und dem Drainbereich 208-22 fließt.
  • Der zum Ausbilden der dünnen Oxidfilme benötigte Prozeß kann im wesentlichen der gleiche sein, wie der in der Ausführungsform verwendete. In einem Maskenbildungsschritt, der einem Schritt zum selektiven Oxidieren des Oberflächenbereiches des Substrates 200 vorausgeht, um den Feldoxidfilm 202 zu bilden, wird ein Nitridfilm als säurefester Film, der als Maske verwendet wird, derart strukturiert, daß ein Abschnitt des Nitridfilmes, welcher auf einem Bereich des Substrates liegt, wo der dünne Oxidfilm auszubilden ist, übriggelassen wird. Die Inversionsverhinderungs-P-Typ-Schichten 209-1 und 209-2 und die P-Typ Schutzbandschicht 304 kann in einem Hochkonzentrations-Ionenimplantationsschritt ausgebildet werden, zum Ausbilden der P-Typ Sourcebereiche und der Drainbereiche der P-Kanal MOS-Transistoren (nicht dargestellt), die in dem N-Typ Substrat 200 ausgebildet sind. Wenn diese Schichten in diesem Schritt ausgebildet werden, wird die Anzahl der Schritte, die zum Herstellen des Halbleiterbauelementes notwendig sind, nicht erhöht. Um die dünnen Oxidfilme an den Gateendbereichen der N-Kanal MOS- Transistoren auszubilden, welche auf den Inversionsverhinderungsschichten 209-1 und 209-2 liegen (der Gateoxidfilm auf dem Elementbereich 205-2 ist nicht dargestellt), kann ein Oxidfilm (nicht dargestellt) auf den aktiven Elementbereichen 205-1 und 205-2 verwendet werden, welcher später strukturiert wird, um die Gateoxidfilme zu bilden. Alternativ können andere Oxidfilme verwendet werden, die dünner als der Feldoxidfilm 202 sind.
  • Wie oben beschrieben, ist erfindungsgemäß ein zuverlässiges Halbleiterbauelement vorgesehen, welches frei von Kriechströmen aufgrund von Bestrahlung ist, und welches normal an Orten betreibbar ist, wo es viel Strahlung gibt.
  • Bezugsziffern in den Ansprüchen beabsichtigen ein besseres Verständnis und sollen den Umfang nicht einschränken.

Claims (2)

1. Ein Halbleiterbauelement, umfassend:
einen ersten P-Typ Bereich (101, 201), der eine erste Verunreinigungskonzentration aufweist;
einen elementisolierenden Oxidisolationsfilm (102), welcher eine Feldoxidisolationsschicht ist, die auf dem ersten P-Typ Bereich ausgebildet ist, und eine erste Dicke aufweist;
mindestens zwei leitende Schichten (103-1, 103-2), die unmittelbar benachbart zueinander auf dem elementisolierenden Oxidisolationsfilm, der die erste Dicke aufweist, angeordnet sind;
einen zweiten P-Typ Bereich (111), der in einem Bereich des ersten P-Typ Bereiches zwischen und sich entlang der Längsrichtung der zwei leitenden Schichten erstreckend ausgebildet ist, und eine zweite Verunreinigungskonzentration aufweist, die größer als die erste Verunreinigungskonzentration ist;
wobei der isolierende Film eine zweite Dicke in einem Gebiet (104-1) auf dem zweiten P-Typ Bereich aufweist, und die zweite Dicke kleiner als die erste Dicke ist.
2. Das Halbleiterbauelement nach Anspruch 1 umfaßt ferner:
N-Kanal MOS-Transistoren (122-1, 122-2) in dem erste P- Typ Bereich, umfassend
Sources (108-11, 108-21),
Kanäle, die neben der Source liegen, und
Drains (108-12, 108-22), die neben den Kanälen liegen;
wobei der elementisolierende Oxidfilm über die gesamten Bereichen wo die Transistoren ausgebildet sind ausgedünnt ist; und
dritte P-Typ Bereiche (109-1, 109-2) auf dem ersten P- Typ Bereich, angeordnet auf beiden Seiten des Kanals, und jeder weist eine Seite benachbart zu und den Kanal berührend auf und erstreckt sich von der Source zum Drain, wobei die dritten P-Typ Bereiche eine dritte Verunreinigungskonzentration aufweisen, die größer als die erste Verunreinigungskonzentration und kleiner als die zweite Verunreinigungskonzentration ist; wobei der isolierende Film eine dritte Dicke in einem Gebiet auf dem dritten P-Typ Bereich aufweist, und die, dritte Dicke kleiner als die erste ist;
ein N-Typ Halbleitersubstrat (100), das einen P-Kanal MOS-Transistor (124-1, 124-2)umfaßt, angeordnet mit dem N- Kanal MOS-Transistor (122-1, 122-2) in einer ergänzenden MOS-Konfiguration;
der erste P-Typ Bereich (101) ist ein P-Wannenbereich in dem N-Typ Halbleitersubstrat;
einen vierten P-Typ Diffusionsbereich (112) in einem Schnittstellenbereich zwischen dem N-Typ Substrat und dem P- Wannenbereich, wobei der vierte P-Typ Diffusionsbereich eine Verunreinigungskonzentration aufweist, die größer als die ersten und dritten Verunreinigungskonzentrationen ist; und
einen isolierenden Film, der eine vierte Dicke in einem Gebiet (104-2) auf dem vierten P-Typ Bereich aufweist, wobei die vierte Dicke kleiner ist als die erste Dicke.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670816A (en) * 1989-04-07 1997-09-23 Kabushiki Kaisha Toshiba Semiconductor device
JP2596340B2 (ja) * 1993-10-08 1997-04-02 日本電気株式会社 半導体装置
JP3689505B2 (ja) * 1995-11-01 2005-08-31 キヤノン株式会社 半導体装置の作製方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3338758A (en) * 1964-12-31 1967-08-29 Fairchild Camera Instr Co Surface gradient protected high breakdown junctions
JPS5694768A (en) * 1979-12-28 1981-07-31 Fujitsu Ltd Semiconductor memory device
US4506436A (en) * 1981-12-21 1985-03-26 International Business Machines Corporation Method for increasing the radiation resistance of charge storage semiconductor devices
JPS602782B2 (ja) * 1982-06-30 1985-01-23 富士通株式会社 半導体記憶装置
JPS61124150A (ja) * 1984-11-20 1986-06-11 Nec Corp 半導体集積回路装置
JPS61164265A (ja) * 1985-01-16 1986-07-24 Nec Corp Mis型半導体集積回路装置
JPH0783046B2 (ja) * 1985-03-22 1995-09-06 日本電気株式会社 半導体集積回路装置及びその製造方法

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