DE60103181T2 - Strukturierter vergrabener isolator - Google Patents

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Description

  • ERFINDUNGSGEBIET
  • Das Gebiet der Erfindung ist das des Ausbildens integrierter Schaltungen mit einer vergrabenen Isolierung, z.B. Oxid, die in ausgewählten Bereichen ausgebildet wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Vorteile von Schaltungen mit vergrabenem Oxid sind genauso wohlbekannt wie die Probleme, die damit verbunden sind, daß der Transistorkörper von dem Substrat isoliert ist, und den Zusatzkosten, die mit der langen Zeit verbunden sind, die erforderlich ist, um die Implantierung durchzuführen.
  • In die Verfahren zum Ausbilden von Körperkontakten, um das Problem zu mildern, ist ein erheblicher Aufwand gesteckt worden, doch weisen sie alle Probleme auf, üblicherweise den übermäßigen Verbrauch von Siliziumfläche.
  • Es wurde vorgeschlagen, z.B. siehe EP-0535814 A1, die Sauerstoffionen auf strukturierte Weise zu implantieren und den Wafer einer Hochtemperaturbehandlung zu unterziehen, doch weist dies weiterhin die Zusatzkosten auf, die mit der Hochdosisimplantierung und Isolierung von Defekten verbunden sind, und Sauerstoff wird aus dem Bauelementbereich ausgefällt.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Die Erfindung betrifft ein Verfahren zum Ausbilden einer integrierten Schaltung mit vergrabener Isolierung, die unter den Sourceelektroden und Drainelektroden ausgebildet ist, gemäß Anspruch 1.
  • Ein Merkmal der Erfindung ist die Implantierung einer Dotierstoffspezies mit einer Dosis, die zwei Größenordnungen kleiner ist als für die Sauerstoffimplantierung erforderlich ist.
  • Ein weiteres Merkmal der Erfindung ist das selektive Ätzen der implantierten Bereiche nach oder während dem Ätzen von flachen Gräben.
  • Noch ein weiteres Merkmal der Erfindung ist die Abscheidung von Oxid in den vergrabenen geätzten Hohlräumen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 bis 5 zeigen verschiedene Stadien beim erfindungsgemäßen Prozeß.
  • 6 bis 8 zeigen Stadien bei einem alternativen Prozeß.
  • 9 zeigt ein Stadium bei einem weiteren alternativen Prozeß.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Unter Bezugnahme auf 1 wird im Querschnitt ein Teil einer integrierten Schaltung gezeigt, in dem p-Substrat 10 mit einer Padnitrid-/Oxidschicht 15 abgeschieden ist, mit Photolack 18 über den Bereichen strukturiert wird, die zu Transistorkörpern werden, und dann mit einer Dotierstoffspezies wie etwa Bor oder Phosphor implantiert wird, um Bereiche 32 unter dem Transistorkörper 20 an den vermutlichen Source-/Draingebieten des Transistors auszubilden. Die Tiefe der Implantierung wird wie erforderlich durch den Transistordesigner eingestellt. Falls eine dickere vergrabene Schicht gewünscht wird, als die sich aus dem natürlichen Überspannen der Implantierung ergibt, wird die Implantierungsspannung variiert, damit man die gewünschte Dicke erhält. Die Art des Dotierstoffs spielt keine Rolle, solange das Silizium dadurch leichter geätzt werden kann. Mit Bor kann ein p+-Gebiet und mit Phosphor ein n+-Gebiet ausgebildet werden.
  • 2 zeigt den gleichen Bereich nach dem Ablösen des Photolacks, Strukturieren einer neuen Schicht aus Photolack zum Definieren der STI (shallow trench isolation) und Ätzen des STI in einem herkömmlichen gerichteten Prozeß des reaktiven Ionenätzens (RIE). Die Kanten der dotierten Bereiche 32 liegen nun in der Wand der STI-Öffnung frei und können geätzt werden. Der Fachmann ist sich durchaus im klaren, daß STI um einen Transistorbereich ausgebildet wird, der sich sowohl vor als auch hinter der Zeichnungsebene erstreckt. Der STI definiert somit eine Menge von Inseln im Siliziumsubstrat, in denen die Transistoren ausgebildet werden.
  • 3 zeigt das Ergebnis einer selektiven isotropen Ätzung, beispielsweise HF (49%) : HNO3 (30%) : CH3COOH (100%) (1:3:8 hinsichtlich Volumen). Der (leichter zu ätzende) implantierte Bereich 34 ist geätzt worden, während die Siliziumwand nur geringfügig geätzt worden ist.
  • 4 zeigt das Ergebnis einer leichten thermischen Oxidierung, die erforderlich ist, um die Wände des STI (nominell 5 nm dick) zu passivieren, gefolgt von einer konformen LPCVD-Oxidabscheidung (z.B. 500 nm), um sowohl die geätzten Gebiete 36 als auch das STI mit Oxid 112 zu füllen, und einem chemisch-mechanischen Polieren (CMP), um das Oxid entweder bis auf das Padnitrid oder auf die obere Siliziumoberfläche zu planarisieren. Vorteilhafterweise übt die sowieso auf den STI-Wänden entstehende leichte Oxidierung auf das Silizium im Transistorkörper eine minimale Beanspruchung aus. Die Oxidabscheidung trägt keine Beanspruchung bei, da mit ihr keine volumenausdehnung verbunden ist. Einige Leerstellen können in den kleinen Hohlräumen entstehen, doch ändern sie die Größe der Kapazität nur geringfügig innerhalb den Grenzen üblicher Herstellungstoleranzen. Jedenfalls reduzieren Leerstellen die kapazitive Ankopplung an das Substrat.
  • 5 zeigt den fertigen Transistor mit einer über dem Körper 20 ausgebildeten Gateelektrode 42. Seitenwandabstandshal ter 44, Sourceelektrode-Drainelektrode 46, erstes Zwischenschichtdielektrikum 60 und Kontakte 52 sind über herkömmliche Prozesse ausgebildet worden. Bei einem beispielhaften Prozeß mit Grundregeln von 120 nm beträgt die horizontale Abmessung des implantierten Bereichs > 200 nm, die Tiefe der Implantierung beträgt 250 nm, und die Dicke des Bereichs beträgt 70 nm. Die Implantierungsdosis beträgt 1×1016/cm2 Bor verglichen mit einer beispielhaften Sauerstoffdosis von 1×1018/cm2, um implantiertes Oxid auszubilden. Bei einer Reduzierung der Dosis um einen Faktor von 100 kommt es zu weniger Schäden in der Transistorbauelementschicht.
  • Herkömmliche Schritte, wie etwa unstrukturierte Schwellwertjustierungsimplantierungen, Muldenbildung, Tempern und dergleichen können durchgeführt werden, wie in der Technik bekannt ist, und werden in den Ansprüchen als „Herstellen des Substrats" bezeichnet. Die Schaltung wird mit zusätzlichen Transistoren, einem herkömmlichen Ausgangsseiten-Interconnect, Aluminium oder Kupfer vervollständigt, um die gewünschte Schaltung auszubilden, was als "Vervollständigen der Schaltung" bezeichnet wird.
  • Weiter werden mit den 6 bis 8 ausgewählte Schritte bei einer alternativen Ausführungsform gezeigt. In diesem Fall zeigt die 2 entsprechende 6 die Implantierung der Bereiche 32' mit Borionen in einem Prozeß, der dem von 1 ähnlich ist. Beispielhaft beträgt die Dosis 1×1016/cm2. Der Wafer weist eine unstrukturierte Implantierung von beispielsweise 1×1013/cm2 auf, damit er vom n-Typ wird.
  • 6 zeigt außerdem das Ergebnis der Elektrolyse in einem HF-Bad. Durch diesen Prozeß entsteht ein Gebiet aus porösem Silizium entsprechend dem implantierten Gebiet 32', wie beispielsweise in „Porous Silicon techniques for SOI structures", Sylvia S. Tsao, IEEE Circuits and Devices, November 1987, S. 3 beschrieben wird. Der Oxidationsschritt, der die STI-Wände oxidiert, füllt auch die Bereiche 36', damit ein Oxidgebiet 111 entsteht. Vorteilhafterweise sind der Elektrolysestrom und die HF-Konzentration in der Lösung während der Elektrolyse so ausgewählt, daß die Gebiete 32' aus porösem Silizium eine Dichte aufweisen, die 45% des Volumensiliziums beträgt. In diesem Fall füllt die Ausdehnung bei Oxidation gerade den Hohlraum, was dazu führt, daß ein letztes vergrabenes Oxid auf die in der Nähe gelegenen Gebiete keine Beanspruchung ausübt. Die Porosität könnte gegebenenfalls niedriger oder höher eingestellt werden, so daß das vergrabene Oxid auf die S/D und den Körper keine Beanspruchung und keinen Zug ausübt, um die Elektronenmobilität im Kanal zu verbessern.
  • Nunmehr unter Bezugnahme auf 9 wird eine weitere alternative Ausführungsform der Erfindung gezeigt, die die Schritte von 2 und 3 in einem einzelnen Schritt mit einer Sequenz von Ätzrezepten kombiniert. Bei dieser Ausführungsform eine Trockenätzung unter Verwendung von Halogenchemie, um den Graben zunächst vertikal zu ätzen und dann das stark dotierte implantierte Gebiet seitlich zu ätzen. Dotiertes (n-)Silizium kann je nach der Dotierstoffspezies und der Konzentration und den Plasmaparametern 1,3 bis 30 mal schneller geätzt werden als undotiertes oder p-Silizium. Beispielsweise kann bei der anfänglichen vertikalen Ätzung Cl2, HBR, O2 und/oder He mit einem niedrigen Prozeßdruck (0,67 – 2,67 Pascal (5 – 20 mTorr)), einer hohen HF-Quellenleistung (250 W – 600 W) und einer hohen HF-Biasleistung von etwa 50 W – 200 W verwendet werden. Nach der vertikalen Ätzung können die dotierten n-Gebiete mit der gleichen Chemie und HF-Quellenleistung geätzt werden, aber mit höheren Prozeßdrücken (2,67 – 8,00 Pascal (20 – 60 mTorr)), und eine geringe HF-Biasleistung (0 Watt – 20 Watt) wird verwendet, die im wesentlichen in der horizontalen Richtung ätzt (hier als „ungerichtet" bezeichnet). Der Effekt davon ist, daß der implantierte Bereich gegenüber dem Siliziumsubstrat bevorzugt geätzt wird, wodurch das in 3 gezeigte getrennte isotrope Ätzen entfällt.
  • Wenngleich die Erfindung in Form von drei Ausführungsformen beschrieben worden ist, erkennt der Fachmann, daß beispielsweise anstelle des Volumensiliziums SiGe- oder Silizium-auf-Isolator-Substrat verwendet werden kann; die Implantierung kann auch unter Dioden, Kondensatoren oder Interconnects des ersten Niveaus ausgebildet werden; und/oder die Sequenz kann geändert werden, wobei die Implantierung nach der STI-Ätzung ausgebildet wird.

Claims (11)

  1. Verfahren zum Ausbilden einer integrierten Schaltung, mit den folgenden Schritten: Herstellen eines Halbleitersubstrats mit einer Substratoberfläche; Implantieren einer Menge von Bereichen in möglichen Source-/Drain-Gebieten in dem Substrat mit einer Dotierstoffspezies zur Ausbildung einer Menge vergrabener dotierter Gebiete (32); Ätzen von STI-Öffnungen um die vergrabenen dotierten Gebiete (32), wodurch Transistorgebiete definiert werden, und Freilegen einer Oberfläche der vergrabenen dotierten Gebiete (32) in Wänden der STI-Öffnungen; Ätzen der Menge vergrabener dotierter Gebiete (32) in einer isotropen Ätzung zum Ausbilden von vergrabenen Hohlräumen (34); Füllen der STI-Öffnungen und der vergrabenen Hohlräume (34) konform mit einer STI-Isolierung (112); Ausbilden von Transistoren mit über den vergrabenen Hohlräumen angeordneten Sourceelektroden und Drainelektroden und Anschließen der Transistoren, um die integrierte Schaltung auszubilden.
  2. Verfahren nach Anspruch 1, bei der: die STI-Isolierung (112) LPCVD-Oxid ist.
  3. Verfahren nach Anspruch 2, bei der: die Dotierstoffspezies Bor ist.
  4. Verfahren nach Anspruch 2, bei der: die Dotierstoffspezies Phosphor ist.
  5. Verfahren zum Ausbilden einer integrierten Schaltung, mit den folgenden Schritten: Herstellen eines Halbleitersubstrats mit einer Substratoberfläche; Implantieren einer Menge von Bereichen in möglichen Source-/Drain-Gebieten in dem Substrat mit einer Dotierstoffspezies zur Ausbildung einer Menge vergrabener dotierter Gebiete (32); Ätzen von STI-Öffnungen um die vergrabenen dotierten Gebiete (32), wodurch Transistorgebiete definiert werden, und Freilegen einer Oberfläche der vergrabenen dotierten Gebiete (32) in Wänden der STI-Öffnungen; Ausbilden von Gebieten aus porösem Silizium (32') in den vergrabenen dotierten Gebieten (32) durch Elektrolyse; Oxidieren der Wände der STI-Öffnungen und des porösen Materials, um vergrabene Oxidgebiete (111) auszubilden; Füllen der STI-Öffnungen konform mit einer STI-Isolierung (112); Ausbilden von Transistoren mit über den vergrabenen Hohlräumen (36') angeordneten Sourceelektroden und Drainelektroden und mit zwischen den Sourceelektroden und Drainelektroden angeordneten Transistorkörpern und Anschließen der Transistoren, um die integrierte Schaltung auszubilden.
  6. Verfahren nach Anspruch 5, wobei: die Gebiete aus porösem Silizium (32') eine Porosität von etwa 45% aufweisen, wobei die vergrabenen Oxidgebiete (111) in den vergrabenen Hohlräumen (36') auf die Sourceelektroden, Drainelektroden und die Transistorkörper eine Beanspruchung von im wesentlichen Null ausüben.
  7. Verfahren nach Anspruch 5, wobei: die Gebiete aus porösem Silizium (32') eine Porosität von weniger als 45% aufweisen, wobei die vergrabenen Oxidgebiete (111) in den vergrabenen Hohlräumen (36') auf die Sourceelektroden, Drainelektroden und die Transistorkörper eine Beanspruchung von im wesentlichen Null ausüben.
  8. Verfahren nach Anspruch 5, wobei: die Gebiete aus porösem Silizium (32') eine Porosität von mehr als 45% aufweisen, wobei die vergrabenen Oxidgebiete (111) in den vergrabenen Hohlräumen (36') auf die Sourceelektroden, Drainelektroden und die Transistorkörper eine Beanspruchung von im wesentlichen Null ausüben.
  9. Verfahren nach Anspruch 1, bei dem der Schritt des Ätzens von STI-Öffnungen und der Schritt des Ätzens der vergrabenen dotierten Gebiete (32) mit der gleichen Ätzchemie durchgeführt werden.
  10. Verfahren nach Anspruch 9, bei dem der Schritt des Ätzens von STI-Öffnungen mit einer Chemie auf Halogenbasis, einem niedrigen Prozeßdruck und einer hohen HF-Biasleistung durchgeführt wird und der ungerichtete Schritt des Ätzens der vergrabenen dotierten Gebiete (32) mit der Ätzchemie auf Halogenbasis, einer höheren Prozeßleistung und einer niedrigen HF-Biasleistung durchgeführt wird.
  11. Verfahren nach Anspruch 10, bei dem der Schritt des Ätzens von STI-Öffnungen mit Chemie auf Chlorbasis, einem Prozeßdruck im Bereich von etwa 0,67 – 2,67 Pascal (5 mTorr bis etwa 20 mTorr) und einer HF-Biasleistung im Bereich zwischen etwa 50 W und etwa 200 W durchgeführt wird und der ungerichtete Schritt des Ätzens der vergrabenen dotierten Gebiete (32) mit der Ätzchemie auf Halogenbasis, einer höheren Prozeßleistung im Bereich von etwa 2,67 – 8,00 Pascal (20 mTorr bis etwa 60 mTorr) und einer geringen HF-Biasleistung im Bereich von etwa 0 W bis etwa 20 W durchgeführt wird.
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WO (1) WO2002047144A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006047244A1 (de) * 2006-10-04 2008-04-10 Infineon Technologies Austria Ag Halbleiterbauelement mit einem monokristallinen Halbleiterkörper und Verfahren zur Herstellung desselben

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717212B2 (en) * 2001-06-12 2004-04-06 Advanced Micro Devices, Inc. Leaky, thermally conductive insulator material (LTCIM) in semiconductor-on-insulator (SOI) structure
US6642536B1 (en) * 2001-12-17 2003-11-04 Advanced Micro Devices, Inc. Hybrid silicon on insulator/bulk strained silicon technology
US7094704B2 (en) * 2002-05-09 2006-08-22 Applied Materials, Inc. Method of plasma etching of high-K dielectric materials
KR100914973B1 (ko) * 2003-04-16 2009-09-02 주식회사 하이닉스반도체 반도체 소자의 형성방법
US6936522B2 (en) * 2003-06-26 2005-08-30 International Business Machines Corporation Selective silicon-on-insulator isolation structure and method
US7176041B2 (en) 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
KR100493062B1 (ko) * 2003-07-05 2005-06-02 삼성전자주식회사 이온 주입에 의해 실리콘-저매니움층을 선택적으로패터닝하는 방법
US20050277262A1 (en) * 2004-06-14 2005-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing isolation structures in a semiconductor device
US7023068B1 (en) * 2003-11-17 2006-04-04 National Semiconductor Corporation Method of etching a lateral trench under a drain junction of a MOS transistor
KR100593733B1 (ko) * 2003-12-18 2006-06-28 삼성전자주식회사 비대칭 매몰절연막을 채택하는 디램셀 및 그것을 제조하는방법
KR100513310B1 (ko) * 2003-12-19 2005-09-07 삼성전자주식회사 비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을갖는 반도체소자 및 그것을 제조하는 방법
KR100598098B1 (ko) * 2004-02-06 2006-07-07 삼성전자주식회사 매몰 절연 영역을 갖는 모오스 전계 효과 트랜지스터 및그 제조 방법
KR100532204B1 (ko) 2004-03-04 2005-11-29 삼성전자주식회사 핀형 트랜지스터 및 이의 제조 방법
WO2006007757A1 (en) * 2004-07-16 2006-01-26 Quanta Display Inc. A low temperature poly-silicon thin film transistor
US7129138B1 (en) * 2005-04-14 2006-10-31 International Business Machines Corporation Methods of implementing and enhanced silicon-on-insulator (SOI) box structures
KR100637692B1 (ko) * 2005-06-27 2006-10-25 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7586158B2 (en) * 2005-07-07 2009-09-08 Infineon Technologies Ag Piezoelectric stress liner for bulk and SOI
US7812397B2 (en) * 2005-09-29 2010-10-12 International Business Machines Corporation Ultra thin channel (UTC) MOSFET structure formed on BOX regions having different depths and different thicknesses beneath the UTC and source/drain regions and method of manufacture thereof
US20070069300A1 (en) * 2005-09-29 2007-03-29 International Business Machines Corporation Planar ultra-thin semiconductor-on-insulator channel mosfet with embedded source/drain
US7541240B2 (en) * 2005-10-18 2009-06-02 Sandisk Corporation Integration process flow for flash devices with low gap fill aspect ratio
US7465642B2 (en) * 2005-10-28 2008-12-16 International Business Machines Corporation Methods for forming semiconductor structures with buried isolation collars
US7863141B2 (en) * 2006-07-25 2011-01-04 Chartered Semiconductor Manufacturing, Ltd. Integration for buried epitaxial stressor
US7550330B2 (en) * 2006-11-29 2009-06-23 International Business Machines Corporation Deep junction SOI MOSFET with enhanced edge body contacts
US8053327B2 (en) * 2006-12-21 2011-11-08 Globalfoundries Singapore Pte. Ltd. Method of manufacture of an integrated circuit system with self-aligned isolation structures
JP2008218899A (ja) * 2007-03-07 2008-09-18 Toshiba Corp 半導体装置及びその製造方法
KR100944352B1 (ko) * 2007-09-18 2010-03-02 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8048723B2 (en) * 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8263462B2 (en) 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8293616B2 (en) * 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
US20110278580A1 (en) * 2010-05-13 2011-11-17 International Business Machines Corporation Methodology for fabricating isotropically source regions of cmos transistors
US8716798B2 (en) 2010-05-13 2014-05-06 International Business Machines Corporation Methodology for fabricating isotropically recessed source and drain regions of CMOS transistors
DE102020103046B4 (de) 2019-04-23 2024-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und herstellungsverfahren dafür
US11233140B2 (en) 2019-04-23 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11393713B2 (en) 2019-04-23 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method therefore
TWI805919B (zh) * 2019-04-23 2023-06-21 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11557650B2 (en) 2019-04-23 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11916107B2 (en) 2019-04-23 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57107049A (en) * 1980-12-25 1982-07-03 Seiko Epson Corp Semiconductor device
EP0535814A1 (de) * 1991-09-30 1993-04-07 STMicroelectronics, Inc. Struktur und Methode für Transistor in integrierter Schaltung
US5963817A (en) 1997-10-16 1999-10-05 International Business Machines Corporation Bulk and strained silicon on insulator using local selective oxidation
US5972758A (en) * 1997-12-04 1999-10-26 Intel Corporation Pedestal isolated junction structure and method of manufacture
US6069054A (en) * 1997-12-23 2000-05-30 Integrated Device Technology, Inc. Method for forming isolation regions subsequent to gate formation and structure thereof
FR2791180B1 (fr) * 1999-03-19 2001-06-15 France Telecom Dispositif semi-conducteur a courant de fuite reduit et son procede de fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006047244A1 (de) * 2006-10-04 2008-04-10 Infineon Technologies Austria Ag Halbleiterbauelement mit einem monokristallinen Halbleiterkörper und Verfahren zur Herstellung desselben
DE102006047244B4 (de) * 2006-10-04 2018-01-18 Infineon Technologies Austria Ag Halbleiterbauelement mit einem monokristallinen Halbleiterkörper und Verfahren zur Herstellung desselben

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