DE4446405A1 - Vorladespannungsgenerator - Google Patents

Description

Die Erfindung betrifft im allgemeinen einen Schaltkreis zur Erzeugung einer Spannung zum Vorladen einer Bitleitung oder einer Datenleitung einer Halbleiterspeichereinrichtung, ins­ besondere einen verbesserten Vorladespannungsgenerator zum Ausgleichen von Bitleitung oder Datenleitung einer Halblei­ terspeichereinrichtung mit einer hohen Geschwindigkeit, um die Datenzugriffsgeschwindigkeit der Halbleiterspeicherein­ richtung zu erhöhen.

Im allgemeinen lädt ein Vorladespannungsgenerator eine Bit­ leitung oder eine Datenleitung einer Halbleiterspeicherein­ richtung auf, bevor Daten übertragen werden, um die Übertra­ gungsgeschwindigkeit der Daten zu erhöhen. Zu diesem Zweck legt der Vorladespannungsgenerator eine Spannung an die Bit­ leitung oder Datenleitung der Halbleiterspeichereinrichtung an, wobei diese Vorladespannung einen Wert gleich der Hälfte der Versorgungsspannung aufweist, d. h. (V_CC-V_SS)/2.

Die Bitleitung oder Datenleitung der Halbleiterspeicherein­ richtung wird mit der Vorladespannung von (V_CC-V_SS)/2 durch den Vorladespannungsgenerator im Standbymodus aufgeladen. Im Gegensatz dazu wird in einem Aktivmodus die Bit- oder Daten­ leitung der Halbleiterspeichereinrichtung durch einen Abfra­ geverstärker auf Versorgungsspannung V_CC oder Erdspannung V_SS gehalten, wobei der Abfrageverstärker die Bitdaten einer Speicherzellenanordnung abfragt und verstärkt. Ändert die Halbleiterspeichereinrichtung ihren Aktivmodus zum Standby­ modus, muß die Versorgungsspannung V_CC oder die Erdspannung V_SS von Bitleitung oder Datenleitung der Halbleiterspei­ chereinrichtung so schnell wie möglich auf die Vorladespan­ nung von (V_CC-V_SS)/2 umgestellt werden.

Bei einem solchen bekannten Vorladespannungsgenerator ist es wünschenswert, den Pegel der Vorladespannung entsprechend zu einer Änderung im Pegel der Versorgungsspannung zu regulie­ ren. Allerdings weist ein solcher vorbekannter Vorladespan­ nungsgenerator den Nachteil auf, daß er keine Funktion zum Justieren einer Größe des Stroms aufweist, wenn die Halblei­ terspeichereinrichtung ihren Modus ändert. Dies führt zu keiner Verbesserung in der Geschwindigkeit, mit der aus Ver­ sorgungsspannung V_CC oder Erdspannung V_SS auf Bit- oder Da­ tenleitung der Halbleiterspeichereinrichtung wieder die Vor­ ladespannung von (V_CC-V_SS)/2 wird. Aus diesem Grund kann die Halbleiterspeichereinrichtung nicht auf Daten mit einer ho­ hen Geschwindigkeit zugreifen, da eine lange Standbyzeit zwischen den Datenzugriffsmoden vorhanden ist. Dies wird im folgenden im Detail anhand der Fig. 1 bei einem bekannten Vorladespannungsgenerator beschrieben.

Fig. 1 zeigt ein Schaltkreisdiagramm eines bekannten Vorla­ despannungsgenerators. Dieser weist einen ersten Spannungs­ teiler 10 zum Erzeugen eines ersten und eines zweiten span­ nungsgeteilten Signals und einen zweiten Spannungsteiler 12 zum Erzeugen der Vorladespannung in Abhängigkeit zum ersten und zweiten spannungsgeteilten Signalen von dem ersten Span­ nungsteiler 10 auf.

Der erste Spannungsteiler 10 hat einen ersten PMOS- Transistor Q1, der zwischen einer Versorgungsspannungsquelle V_CC und einem ersten Knoten N1 verschaltet ist. Ein erster NMOS-Transistor Q2 ist zwischen dem ersten Knoten N1 und ei­ nem zweiten Knoten N2 verschaltet. Ein zweiter PMOS- Transistor Q3 ist zwischen dem zweiten Knoten N2 und einem dritten Knoten N3 verschaltet. Schließlich ist ein zweiter NMOS-Transistor Q4 zwischen dem dritten Knoten N3 und einer Erdspannungsquelle V_SS verschaltet. Das erste spannungsge­ teilte Signal V_D1 wird am ersten Knoten N1 erzeugt, wobei sich der Spannungswert durch die folgende Gleichung (1) er­ gibt:

V_D1 = (R_Q2 + R_Q3 + R_Q4) × V_CC/(R_Q1
+ R_Q2 + R_Q3 + R_Q4) (1)

wobei R_Q1, R_Q2, R_Q3 und R_Q4 entsprechend die Widerstände des ersten PMOS-Transistors Q1, des ersten NMOS-Transistors Q2, des zweiten PMOS-Transistors Q3 und des zweiten NMOS- Transistors Q4 sind.

Das zweite spannungsgeteilte Signal V_D2 wird am dritten Kno­ ten N3 erzeugt und weist einen Spannungswert gemäß der fol­ genden Formel (2) auf:

V_D2 = R_Q4 × V_CC/(R_Q1 + R_Q2 + R_Q3 + R_Q4) (2)

Erste und zweite spannungsgeteilte Signale V_D1 und V_D2 ändern sich im Pegel bei einer Variation des Pegels der Versor­ gungsspannung V_CC.

Der zweite Spannungsteiler 12 weist einen dritten NMOS- Transistors Q5 auf, der zwischen der Versorgungsspannungs­ quelle V_CC und einem Ausgabeknoten N4 verschaltet ist. Ein dritter PMOS-Transistor Q6 ist zwischen dem Ausgabeknoten N4 und der Erdspannungsquelle V_SS angeschlossen. Der dritte NMOS-Transistor Q5 weist ein Gate zur Eingabe des ersten spannungsgeteilten Signals V_D1 vom ersten Knoten N1 und der dritte PMOS-Transistor Q6 weist ein Gate zur Eingabe des spannungsgeteilten Signals V_D2 vom dritten Knoten N3 auf. Der dritte NMOS-Transistor Q5 hat einen Widerstand, der all­ mählich anwächst, wenn das erste spannungsgeteilte Signal V_D1 vom ersten Knoten N1 im Pegel vermindert wird. Im Gegen­ satz dazu weist der dritte PMOS-Transistor Q6 einen Wider­ stand auf, der abnimmt, wenn das zweite spannungsgeteilte Signal V_D2 vom dritten Knoten N3 im Pegel abnimmt. Als Er­ gebnis erzeugen dritter NMOS-Transistor Q5 und dritter PMOS- Transistor Q6 die Vorladespannung (V_CC-V_SS)/2, die im Pegel wächst oder abnimmt, wenn die Versorgungsspannung (V_CC-V_SS) anwächst oder abnimmt. Die erzeugte Vorladespannung (V_CC- V_SS)/2 wird vom Ausgabeknoten N4 abgegeben. Ändert sich die Versorgungsspannung (V_CC-V_SS) im Pegel, nimmt die Vorla­ despannung (V_CC-V_SS)/2 ab oder wächst an, um einen Wert von der Hälfte der Versorgungsspannung (V_CC-V_SS) anzunehmen.

Wie vorstehend beschrieben, weist der bekannte Vorlade­ spannungsgenerator nur eine Funktion zum Erzeugen der Vor­ ladespannung aufs die einen Wert entsprechend zur Hälfte des Wertes der Versorgungsspannung ohne Berücksichtigung von ei­ ner Veränderung im Modus der Halbleiterspannungsspeicherein­ richtung erzeugt. Aus diesem Grund kann der bekannte Vorla­ despannungsgenerator nicht den Wert des Stroms justieren, wenn die Halbleiterspeichereinrichtung im Modus geändert wird. Daher ist viel Zeit erforderlich, um aus Versorgungs­ spannung oder Erdspannung an Bit- oder Datenleitung der Halbleiterspeichereinrichtung die Vorladespannung wieder herzustellen, wenn die Halbleiterspeichereinrichtung vom ak­ tiven Modus in den Standbymodus übergeht. Dies führt zu ei­ ner Verschlechterung in der nachfolgenden Datenzugriffsope­ ration der Halbleiterspeichereinrichtung.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, einen verbesserten Vorladespannungsgenerator bereitzustel­ len, durch den eine Ausgleichsgeschwindigkeit einer Bit- oder Datenleitung einer Halbleiterspeichereinrichtung erhöht wird, um die folgende Datenzugriffsgeschwindigkeit der Halb­ leiterspeichereinrichtung zu erhöhen.

Diese Aufgabe wird dadurch gelöst, daß eine Halbleiterspei­ chereinrichtung mit einer mit einer Vielzahl von Speicher­ zellenanordnung verbundenen Bitleitung bereitgestellt wird, die einen Vorladespannungsgenerator aufweist, der eine Span­ nungsteilereinrichtung zum Teilen einer Versorgungsspannung und zum Anlegen der geteilten Spannung als ein Vorladespan­ nungssignal an die Bitleitung und eine Steuerstromsenke auf­ weist, welche parallel zu der Speicherteilungseinrichtung verschaltet ist, um einen Stromwert des Vorladespannungs­ signals anzuheben, welches der Bitleitung für eine vorbe­ stimmte Zeit nach einem Endzeitpunkt des Aktivmodus der Halbleiterspeichereinrichtung zugeführt wird.

Weiterhin wird die Aufgabe dadurch gelöst, daß eine Halblei­ terspeichereinrichtung mit einer Vielzahl von Speicherzel­ lenanordnung verbundenen Bitleitung bereitgestellt ist, die einen Vorladespannungsgenerator mit einer Spannungsteilungs­ einrichtung zum Teilen einer Versorgungsspannung und zum Zu­ führen der geteilten Spannung als Vorladespannungssignal zur Bitleitung und eine Steuerstromsenke aufweist, welche paral­ lel mit der Spannungsteilungseinrichtung zum Anheben eines Stromwertes des Vorladespannungssignals geschaltet ist, wel­ ches der Bitleitung in einem Aktivmodus der Halbleiterspei­ chereinrichtung zuführbar ist.

Die obigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich eindeutig aus der fol­ genden detaillierten Beschreibung in Zusammenhang mit den beigefügten Zeichnungen.

Es zeigen:

Fig. 1 ein Schaltkreisdiagramm eines bekannten Vorla­ despannungsgenerators; und

Fig. 2 ein Schaltkreisdiagramm eines Vorladespannungsge­ nerators gemäß eines Ausführungsbeispiels der Er­ findung.

Nach Fig. 2 weist ein Schaltkreisdiagramm eines Vorladespan­ nungsgenerators einen Spannungsteiler 20 und erste und zwei­ te Steuerstromsenken 22 und 24 auf, die parallel zwischen einer Versorgungsspannungsquelle V_CC und einer Erdspannungs­ quelle V_SS verschaltet sind.

Der Spannungsteiler 20 weist einen ersten PMOS-Transistor Q1 und einen ersten NMOS-Transistor Q2 auf, die in Reihe zwi­ schen der Versorgungsspannungsquelle V_CC und einem Ausgabe­ knoten N1 angeschlossen sind. Weiterhin sind ein zweiter PMOS-Transistor Q3 und ein zweiter NMOS-Transistor Q4 in Rei­ he zwischen dem Ausgabeknoten N1 und der Erdspannungsquelle V_SS angeschlossen. Der erste PMOS-Transistor Q1 ist mit sei­ nem Gate mit der Erdspannungsquelle V_SS verschaltet. Als Er­ gebnis dient der erste PMOS-Transistor Q1 als Festwiderstand mit einem festen Widerstandswert. Ebenso ist der zweite NMOS-Transistor Q4 mit seinem Gate mit der Versorgungsspan­ nungsquelle V_CC verschaltet. Als Ergebnis ist der zweite NMOS-Transistor Q4 ein Festwiderstand mit einem festen Wi­ derstandswert. Demgegenüber ist der erste NMOS-Transistor Q2 mit seinem Gate mit seinem Drainanschluß verbunden. Als Er­ gebnis wird der erste NMOS-Transistor Q2 als ein aktiver Wi­ derstand mit einem Widerstandswert, der sich vermindert, wenn eine Versorgungsspannung von der Versorgungsspannungs­ quelle V_CC im Wert zunimmt. Der zweite PMOS-Transistor Q3 ist ebenfalls mit seinem Gate und seinem Drainanschluß ver­ bunden. Als Ergebnis wirkt der zweite PMOS-Transistor Q3 als aktiver Widerstand mit einem Widerstandswert eingesetzt, der anwächst, wenn die Versorgungsspannung von der Versorgungs­ spannungsquelle V_CC im Wert wächst. Da die Widerstände des ersten NMOS-Transistors Q2 und des zweiten PMOS-Transistors Q3 sich komplementär zueinander bei einer Veränderung im Pe­ gel der von der Versorgungsspannungsquelle V_CC zugeführten Versorgungsspannung ändern, wird eine Vorladespannung (V_CC- V_SS)/2 am Ausgabeknoten N1 erzeugt, wobei die Vorladespan­ nung immer einen Wert entsprechend zur Hälfte des Wertes der Versorgungsspannung von der Versorgungsspannungsquelle V_CC aufweist. Der erste NMOS-Transistor Q2 und der zweite PMOS- Transistor Q3 haben eine Kanalbreite, die geringer als die­ jenige des zweiten NMOS-Transistors Q4 und des ersten PMOS- Transistors Q1 ist, um Widerstandswerte höher als die des zweiten NMOS-Transistors Q4 und des ersten PMOS-Transistors Q1 aufrechtzuerhalten. Aufgrund der höheren Widerstandswerte des ersten NMOS-Transistors Q2 und des zweiten PMOS- Transistors Q3, ist bei dem Spannungsteiler 20 der Energie­ verbrauch in einem Standbymodus einer Halbleiterspeicherein­ richtung minimiert.

Die erste Steuerstromsenke 22 weist einen dritten PMOS- Transistor Q5 auf der zwischen der Versorgungsspannungs­ quelle V_CC und dem Ausgabeknoten N1 angeschlossen ist. Wei­ terhin ist ein dritter NMOS-Transistor Q6 zwischen dem Aus­ gabeknoten N1 und der Erdspannungsquelle V_SS angeschlossen. In einen Invertierer G1 wird ein erstes Reihenadressabtast­ signal RAS1 von einem ersten Eingabeknoten N2 eingegeben. Der Invertierer G1 invertiert das erste Reihenadressabtast­ signal RAS1 vom ersten Eingabeknoten N2 und führt dieses in­ vertierte Signal einem Gate des dritten PMOS-Transistors Q5 zu. Während das Ausgabesignal des Inverters G1 in einem niedrigen logischen Zustand bleibt, wenn die Halbleiterspei­ chereinrichtung in einem Aktivmodus ist, wird der dritte PMOS-Transistor Q5 eingeschaltet, um als Festwiderstand mit einem festen Widerstandswert zu arbeiten. Weiterhin wird das erste Reihenadressabtastsignal RAS1 vom ersten Eingabeknoten N2 direkt einem Gate des dritten NMOS-Transistors Q6 zuge­ führt. Während das Reihenadressabtastsignal RAS1 des ersten Eingabeknotens N2 in einem hohen logischen Zustand bleibt, wenn die Halbleiterspeichereinrichtung in einem Aktivmodus ist, wird der dritte NMOS-Transistor Q6 eingeschaltet, um als Festwiderstand mit einem festen Widerstandswert zu ar­ beiten. Als Ergebnis erhöhen die dritten PMOS- und NMOS- Transistoren Q5 und Q6 einen Stromwert des Vorladespannungs­ signals, welches am ersten Ausgabeknoten N1 erzeugt wird. Um den Stromwert des Vorladespannungssignals am Ausgabeknoten N1 stark zu erhöhen, weisen die dritten PMOS- und NMOS- Transistoren Q5 und Q6 niedrige Widerstandswerte ähnlich de­ nen des ersten PMOS-Transistors Q1 und des zweiten NMOS- Transistors Q4 auf. Folglich erhöht die erste Steuerstrom­ senke 22 den Stromwert des Vorladespannungssignals am Ausga­ beknoten N1 im Aktivmodus der Halbleiterspeichereinrichtung erheblich, um zu verhindern, daß ein Ladungswert einer Bit- oder Datenleitung der Halbleiterspeichereinrichtung unter einen Schwellwert vermindert wird, und um die Zeit zu ver­ kürzen, die zum Wiederherstellen der Vorladespannung an Bit- oder Datenleitung erforderlich ist, wenn die Halbleiterspei­ chereinrichtung vom aktiven Modus auf den Standbymodus um­ schaltet.

Die zweite Steuerstromsenke 24 weist einen vierten PMOS- Transistor Q7 auf, der zwischen der Versorgungsspannungs­ quelle V_CC und dem Ausgabeknoten N1 angeschlossen ist. Wei­ terhin ist ein vierter NOMS-Transistor Q8 zwischen dem Aus­ gabeknoten Q1 und der Erdspannungsquelle V_SS verschaltet. Drei Invertierer G2-G4 sind in Reihe zu einem zweiten Einga­ beknoten N3 geschaltet. Die drei Invertierer G2-G4 verzögern und invertieren ein zweites Reihenadressabtastsignal RAS2 vom zweiten Eingabeknoten N3. In diesem Fall entspricht die Verzögerungszeit des zweiten Reihenadressabtastsignals RAS2 der Summe der Fortpflanzverzögerungszeiten der drei Inver­ tierer G2-G4. Dann führen die Invertierer G2-G4 das verzö­ gerte und invertierte zweite Reihenadressabtastsignal einem NOR-Gatter G5 zu. Das zweite Reihenadressabtastsignal RAS2 ist dadurch erhältlich, daß das erste Reihenadressabtastsi­ gnal RAS1 für eine vorbestimmte Zeitperiode verzögert wird oder ist gleich dem ersten Reihenadressabtastsignal RAS1. Weiterhin kann auch das erste Reihenadressabtastsignal RAS1 dadurch erhalten werden, daß ein externes Reihenadressab­ tastsignal RAS für eine vorbestimmte Zeit verzögert wird. Dabei bestimmt das externe Reihenadressabtastsignal RAS den Aktivmodus der Halbleiterspeichereinrichtung. Das NOR-Gatter G5 verarbeitet das Ausgangssignal der Invertiererreihen­ schaltung G2-G4 und das Reihenadressabtastsignal RAS2 vom zweiten Eingabeknoten N3 und erzeugt ein resultierendes Im­ pulssignal, das eine Pulsbreite mit hohem logischen Wert entsprechend zu der Verzögerungszeit der Invertierreihen­ schaltung G2-G4 beginnend mit einem Endzeitpunkt des Aktiv­ modus der Halbleiterspeichereinrichtung erzeugt. Dann gibt das NOR-Gatter G5 das Impulssignal an einen Invertierer G6 und an ein Gatter des vierten NMOS-Transistors Q8 weiter.

Der Invertierer G6 invertiert das Impulssignal vom NOR- Gatter G5 und führt das invertierte Impulssignal einem Gat­ ter des vierten PMOS-Transistors Q7. Während das Ausgangs­ signal des Invertieres G6 in einem logisch niedrigen Zustand verbleibt, wird der vierte PMOS-Transistor Q7 eingeschaltet, um als Festwiderstand mit einem festen Widerstandswert zu arbeiten. Auch wenn das Impulssignal vom NOR-Gatter G5 in einem hohen logischen Zustand bleibt, wird der vierte NMOS- Transistor Q8 eingeschaltet, um als Festwiderstand mit ei­ nem festen Widerstandswert zu arbeiten. Als Ergebnis erhö­ hen vierte PMOS- und NMOS-Transistoren Q7 und Q8 den Strom­ wert des Vorladespannungssignals am Ausgabeknoten N1 für die Verzögerungszeit der Invertierreihenschaltung G2-G4 von dem Moment an, in dem die Halbleiterspeichereinrichtung vom Ak­ tivmodus auf den Standbymodus umschaltet. Um den Stromwert des Vorladungsspannungssignals am Ausgabeknoten N1 stark an­ zuheben, weisen vierte PMOS- und NOMS-Transistoren Q7 und Q8 niedrige Widerstandswerte ähnlich denen der ersten PMOS- Transistors Q1 und des zweiten NMOS-Transistors Q4 auf. Da folglich die vierten PMOS- und NOMS-Transistoren Q7 und Q8 einem Impedanzwert niedriger als den des Spannungsteiler 20 aufweisen, erhöht die zweite Steuerstromsenke 24 den Strom­ wert des Vorladespannungssignals, welches der Bit- oder Da­ tenleitung der Halbleiterspeichereinrichtung für eine vorbe­ stimmte Zeit vom Endzeitpunkt des Aktivmodus der Halbleiter­ speichereinrichtung zugeführt wird, erheblich, um die zum Wiederherstellen der Vorladespannung an Bit- oder Datenlei­ tung erforderliche Zeit zu verkürzen, wenn die Halbleiter­ speichereinrichtung vom Aktivmodus auf den Standbymodus um­ schaltet. Die erste Steuerstromsenke 22 erhöht den Stromwert des Vorladespannungssignals am Ausgabeknoten N1 im Aktivmo­ dus der Halbleiterspeichereinrichtung erheblich, um den La­ dungswert an der Bit- oder Datenleitung der Halbleiterspei­ chereinrichtung an einem übermäßigen Abnehmen zu hindern. Folglich verkürzt die erste Steuerstromsenke 22 sogar wei­ terhin die Zeit, die zum Wiederherstellen der Vorladespan­ nung an Bit- oder Datenleitung erforderlich ist, wenn die Halbleiterspeichereinrichtung sich vom Aktivmodus in den Standbymodus ändert. Dadurch wird der Unterschied zwischen der Spannung an Bit- oder Datenleitung und der Vorladespan­ nung so klein wie möglich im Aktivmodus der Halbleiterspei­ chereinrichtung.

Wie aus der obigen Beschreibung offensichtlich ist, erhöht gemäß der Erfindung der Vorladespannungsgenerator erheblich den Stromwert des Vorladespannungssignals für eine vorbe­ stimmte Zeit, wenn die Halbleiterspeichereinrichtung vom Ak­ tivmodus in den Standbymodus übergeht. Daher kann der erfin­ dungsgemäße Vorladespannungsgenerator die Wiederherstellung der Vorladespannung an Bit- oder Datenleitung der Halblei­ terspeichereinrichtung in der erforderlichen Zeit minimie­ ren. Weiterhin erhöht der Vorladespannungsgenerator gemäß der Erfindung den Stromwert des Vorladespannungssignals im Aktivmodus der Halbleiterspeichereinrichtung erheblich, um die zur Wiederherstellung der Vorladespannung an Bit- oder Datenleitung erforderliche Zeit weiterhin zu vermindern, wenn die Halbleiterspeichereinrichtung vom Aktivmodus in den Standbymodus übergeht. Folglich wird durch den erfindungsge­ mäßen Vorladespannungsgenerator die Datenzugriffsgeschwin­ digkeit der Halbleiterspeichereinrichtung erhöht.

Auch wenn bevorzugte Ausführungsbeispiele der vorliegenden Erfindung erläutert wurden, sind verschiedene Modifikatio­ nen, Additionen und Substitutionen möglich, ohne den durch die beigefügten Ansprüche bestimmten Schutzumfang zu verlas­ sen.

Claims (8)

1. Eine Halbleiterspeichereinrichtung mit einer Bitlei­ tung, die mit einer Vielzahl von Speicherzellenanord­ nungen verbunden ist, weist einen Vorladespannungsge­ nerator auf, gekennzeichnet durch eine erste Span­ nungsteilereinrichtung zum Teilen einer Versorgungs­ spannung und zum Zuführen der geteilten Spannung als Vorladespannungssignal zu einer Bitleitung; und durch eine Steuerstromsenke, die parallel zu der ersten Spannungsteilereinrichtung verschaltet ist, zum Erhö­ hen eines Stromwertes des Vorlagespannungssignals, welches der Bitleitung für eine vorbestimmte Zeitperi­ ode von einem Endzeitpunkt eines Aktivmodus der Halb­ leiterspeichereinrichtung zuführbar ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerstromsenke aufweist:
einen Eingabeknoten zum Eingeben eines Steuersignals in Form eines Impulses, wobei das Steuersignal einen Aktivmodus der Halbleiterspeichereinrichtung anzeigt;
eine Impulserzeugungseinrichtung zum Erzeugen eines Impulssignals in Abhängigkeit von dem Steuersignal des Eingabeknotens, wobei das Impulssignal in einem er­ wünschten logischen Zustand für eine vorbestimmte Zeitperiode vom Endzeitpunkt des Aktivmodus der Halb­ leiterspeichereinrichtung verbleibt;
und eine zweite Spannungsteilereinrichtung, welche parallel zur ersten Spannungsteilereinrichtung ver­ schaltet ist, wobei die zweite Spannungsteilereinrich­ tung selektiv in Abhängigkeit zum Impulssignal der Im­ pulserzeugungseinrichtung betreibbar ist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Spannungsteilereinrich­ tung einen Impedanzwert geringer als der Impedanzwert der ersten Spannungsteilereinrichtung zur erheblichen Vergrößerung des Stromwertes des Vorladespannungs­ signals am Ausgabeknoten aufweist.

4. Halbleiterspeichereinrichtung nach Anspruch 3, gekenn­ zeichnet durch eine dritte Spannungsteilereinrichtung, die parallel zur ersten und zweiten Spannungstei­ lereinrichtung verschaltet ist, wobei die dritte Span­ nungsteilereinrichtung im Aktivmodus der Halbleiter­ speichereinrichtung in Abhängigkeit zum Steuersignal des Eingabeknotens betreibbar ist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die dritte Spannungsteilereinrich­ tung einen Impedanzwert geringer als der der ersten Spannungsteilereinrichtung zum erheblichen Erhöhen des Stromwertes des Vorladespannungssignals am Ausgabekno­ ten aufweist.

6. Halbleiterspeichereinrichtung mit einer Bitleitung, welche mit einer Vielzahl von Speicherzellenanordnun­ gen verbunden ist, welche einen Vorladespannungsgene­ rator aufweist, gekennzeichnet durch eine erste Span­ nungsteilereinrichtung zum Teilen einer Versorgungs­ spannung und zum Zuführen der geteilten Spannung als ein Vorladespannungssignal zu einer Bitleitung; und eine erste Steuerstromsenke, die parallel zur ersten Spannungsteilereinrichtung zur Erhöhung eines Strom­ wertes des Vorladespannungssignals geschaltet ist, welches der Bitleitung in einem Aktivmodus der Halb­ leiterspeichereinrichtung zuführbar ist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Steuerstromsenke aufweist:
einen Eingabeknoten zur Eingabe eines Steuersignals in Form eines Impulses, welches den Aktivmodus der Halb­ leiterspeichereinrichtung gekennzeichnet; und
eine zweite Spannungsteilereinrichtung, welche paral­ lel zur ersten Spannungsteilereinrichtung verschaltet ist, wobei die zweite Spannungsteilereinrichtung se­ lektiv in Abhängigkeit zum Steuersignal des Eingabe­ knotens betreibbar ist.

8. Halbleiterspeichereinrichtung nach Anspruch 6, gekenn­ zeichnet durch eine zweite Steuerstromsenke, die par­ allel zur ersten Spannungsteilereinrichtung zum Erhö­ hen des Stromwertes des Vorladespannungssignals ver­ schaltet ist, welches der Bitleitung für eine vorbe­ stimmte Zeitperiode von einem Endzeitpunkt des Aktiv­ modus der Halbleiterspeichereinrichtung zuführbar ist.