DE4324638A1 - Verfahren zum Herstellen elektrischer Kontakte für integrierte Schaltungen sowie mit derartigen Kontakten ausgebildete integrierte Schaltung - Google Patents
Verfahren zum Herstellen elektrischer Kontakte für integrierte Schaltungen sowie mit derartigen Kontakten ausgebildete integrierte SchaltungInfo
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US92132092A | 1992-07-28 | 1992-07-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4324638A1 true DE4324638A1 (de) | 1994-02-03 |
Family
ID=25445273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19934324638 Ceased DE4324638A1 (de) | 1992-07-28 | 1993-07-22 | Verfahren zum Herstellen elektrischer Kontakte für integrierte Schaltungen sowie mit derartigen Kontakten ausgebildete integrierte Schaltung |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH06112197A (ja) |
DE (1) | DE4324638A1 (ja) |
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-
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- 1993-07-22 DE DE19934324638 patent/DE4324638A1/de not_active Ceased
- 1993-07-28 JP JP20443493A patent/JPH06112197A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
JPH06112197A (ja) | 1994-04-22 |
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Legal Events
Date | Code | Title | Description |
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