DE4215471A1 - Halbleiterpackungen und verfahren zur herstellung solcher packungen - Google Patents

Halbleiterpackungen und verfahren zur herstellung solcher packungen

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Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf eine Halblei­ terpackung und ein Verfahren zur Herstellung einer solchen Packung. Insbesondere bezieht sich die vorliegende Erfindung auf eine Halbleiter­ packung und ein Verfahren zur Herstellung einer solchen Packung, bei welchem ein Halbleiterchip mit einer Vielzahl innerer Leitungen eines Leitungsrahmens ohne Paddel durch Lötung verbunden wird, wodurch die Dicke der Halbleiterpackung reduziert wird.
In letzter Zeit wurde es im Zusammenhang mit der Tendenz größer werdender Kapazität von Speicherchips aufgrund von im wesentlichen fortschreitenden Halbleitertechniken nötig, ein leeres Chip mit verhältnis­ mäßig riesiger Größe innerhalb einer Halbleiterpackung einzuschließen. Dazu wird man gezwungen, das Verhältnis der Fläche des leeren Chips zu der Gesamtfläche der Packung zu vergrößern.
Folglich führt die Vergrößerung des oben erwähnten relativen Flächen­ verhältnisses zu einer Vergrößerung des Volumens der Halbleiterpackung, was zu dem Problem führt, daß eine benötigte Größe der Packung nicht erzielt werden kann.
Daher gab es verschiedene Anstrengungen, das obige Problem zu lösen, zum Beispiel eine LOC-(lead on chip)-Technik, wobei Leitungen auf dem Oberteil des aktiven Halbleiterchips und direkt und elektrisch mit dem Halbleiterchip verbunden aufgebracht werden. Hier wird ein typisches Beispiel einer Verpackung vom SOJ-(small outline J-lead)Typ einer Packung gemäß der LOC-Technik beschrieben im Zusammenhang mit der begleitenden Zeichnung.
Fig. 1 und 2 zeigen eine ebene Ansicht einer Drahtbondierung eines Prozesses zum Herstellen der Halbleiterpackung vom LOC-SOJ-Typ, welche ein repräsentatives Beispiel von 16 MDRAM-Packungen ist, beziehungsweise eine Schnittansicht, welche einen Aufbau einer gefertig­ ten Halbleiterpackung vom LOC-SOJ-Typ zeigt. Wie in den Zeichnungen gezeigt, hat die Packung LOC-SOJ-Typ ein Halbleiterchip 1, welches mit isolierenden Polyimidschichten 2 versehen ist, welche an den gegenüber­ liegenden oberen Seitenoberflächen davon mit einer vorbestimmten Dicke innerhalb der gesamten Länge und Breite davon beschichtet sind. Das Chip 1 beinhaltet zusätzlich eine Vielzahl von Kunstleitungen 3, von denen jede elektrisch mit einem Ende jeder inneren Leitung 5 eines Leitungsrahmens 4 durch einen Draht 6 verbunden ist, von dem gegen­ überliegende Enden jeweils mit der Kunstleitung 3 und der inneren Leitung 5 verbunden sind. Zusätzlich ist eine Epoxidharzschicht 7 bereit­ gestellt, welche auf einen vorbestimmten Bereich einschließlich des Chips 1 und der inneren Leitungen 5 des Rahmens 4 als Schicht durch einen Gußprozeß aufgetragen wird. In den Zeichnungen bedeuten die Bezugs­ zeichen 5, 8 und 9 jeweils eine äußere Leitung des Leitungsrahmens, einen Dämpfer und einen Stützbalken.
Wie oben beschrieben, hat die Packung vom LOC-SOJ-Typ einen Vorteil in dem sie zuläßt, daß die inneren Leitungen 5 des Leitungsrahmens 4 aus einer aktiven Zelle des Halbleiterchips 1 herausgezogen werden, wodurch der Bereich verringert wird, den die inneren Leitungen 5 des Leitungsrahmens 4 in der Packung einnehmen.
Dennoch ist man gezwungen, die obige Packung vom LOC-SOJ-Typ voll­ ständig herzustellen durch eine elektrische Verbindung zwischen dem Halbleiterchip 1 und den inneren Leitungen 5 des Leitungsrahmens 4 durch die Drähte 5, wodurch man den Nachteil hat, daß man nur eine begrenzte Dicke der Halbleiterpackung erzielen kann aufgrund der elektrischen Verbindung zwischen den Leitungen 5 und dem Chip 1.
Mit anderen Worten ist man gezwungen, eine Drahtbondierung durch­ zuführen zum Verbinden des Chips mit Leitungen bei der Herstellung der bekannten Halbleiterpackung, wodurch es nötig wird, eine Draht­ schleifenhöhe so klein wie möglich zu machen, um die gewünschte Dicke zu erzielen. Wenn jedoch die Drahtschleifenhöhe wie erfordert verringert wird, kann es zu einem Prozeß- und Zuverlässigkeitsproblem kommen, so daß die Drahtbondierung schwer zu erreichen ist. Um ein solches Pro­ blem zu kompensieren, ist es nötig, sowohl ein Drahtmaterial mit einer relativ höheren Stärke auszuwählen, die ausreicht, um einem Brechen des Drahtes zu widerstehen und einen Drahtbondierungsprozeß hoher Qualität zu entwickeln, um die zuverlässige Bondierung des Drahtes zu erzielen.
Dementsprechend ist es unausweichlich, daß die bekannte Halbleiter­ packung zur Herstellung einer Vorrichtung, wo die Drahtbondierung durchgeführt werden sollte, gezwungenermaßen eine Drahtschleife haben muß, welche höher ist als die innere Leitung 5 des Leitungsrahmens 4 unabhängig von ausgewählten Drahtmaterialien, wodurch man einen Nachteil hat, daß sie eine ungewünschte substantielle Dicke hat.
Es ist daher ein Ziel der vorliegenden Erfindung, eine Halbleiterpackung und ein Verfahren zur Herstellung einer solchen Packung bereitzustellen, wobei der obige Nachteil überwunden werden kann.
Es ist ein weiteres Ziel der vorliegenden Erfindung, eine Halbleiter­ packung und ein Verfahren zur Herstellung einer solchen Packung bereitzustellen, wobei eine Vielzahl innerer Leitungen eines Leitungsrahmens elektrisch mit einem Halbleiterchip durch Lötung verbunden werden, wodurch eine gewünschte Dicke der Packung erzielt wird.
Noch ein weiteres Ziel der vorliegenden Erfindung ist es, eine Halblei­ terpackung und ein Verfahren zur Herstellung einer solchen Packung bereitzustellen, wobei eine herkömmliche Drahtbondierung vorzugsweise in dem Herstellungsprozeß ausgelassen werden kann, wodurch die Her­ stellungskosten wesentlich reduziert werden, wobei der Herstellungsprozeß vereinfacht wird, da mehrere Probleme, die bei dem Drahtbondierungs­ prozeß auftraten, beseitigt werden können.
Gemäß einem Aspekt liefert die vorliegende Erfindung eine Halbleiter­ packung einschließlich eines Halbleiterchips, welches mit einer Vielzahl von Lötstellen bereitgestellt ist, welche auf Kunstleitungen des Chips jeweils ausgebildet sind, und eine Vielzahl innerer Leitungen eines Leitungsrahmens, welche mit den Lötstellen durch Lötung verbunden sind.
Gemäß eines anderen Aspekts liefert die vorliegende Erfindung ein Verfahren zur Halbleiterpackung einschließlich der folgenden Schritte:
Auftragen von Polyimidschichten auf eine Oberfläche des Halbleiterchips, Ausbilden von Lötstellen auf Kunstleitungen des Chips, Löten von inne­ ren Leitungen eines Leitungsrahmens an die Lötstellen, um das Chip elektrisch mit den inneren Leitungen zu verbinden, Gießen einer Umhül­ lungs-Epoxidharzbeschichtung, um einen vorbestimmten Bereich einschließ­ lich des Halbleiterchips und der inneren Leitungen abzudecken, und Entgraten und Ausbilden der Packung, welche in den obigen Schritten verarbeitet wurde.
Das oben genannte und andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden genauen Beschrei­ bung zusammen mit der begleitenden Zeichnung:
Fig. 1 ist eine ebene Ansicht, welche eine Drahtbondierung eines be­ kannten Herstellungsprozesses einer Halbleiterpackung gemäß dem Stand der Technik zeigt;
Fig. 2 ist eine Querschnittsansicht, welche einen Aufbau einer bekannten Halbleiterpackung gemäß dem Stand der Technik zeigt;
Fig. 3 ist eine Fig. 2 entsprechende Ansicht, aber zeigt die vorliegende Erfindung;
Fig. 4A und 4B sind eine ebene Ansicht und eine Querschnittsansicht, welche jeweils einen Lötschritt zur Herstellung der Packung von Fig. 3 zeigen;
Fig 5A und 5B sind eine ebene Ansicht und eine Querschnittsansicht, die ein anderes Ausführungsbeispiel einer Chip-Kunstleitungsanordnung eines Halbleiterchips der Packung von Fig. 3 jeweils zeigen; und
Fig. 6 ist eine Fig. 5A entsprechende Ansicht, zeigt aber ein anderes Ausführungsbeispiel.
Bezugnehmend auf Fig. 3, die eine Querschnittsansicht ist, welche einen Aufbau einer Halbleiterpackung vom LOC-SOJ-Typ in Übereinstimmung mit der vorliegenden Erfindung zeigt, enthält die Packung ein Halblei­ terchip 11 mit einem Paar von Polyimidschichten 12, welche an den oberen Oberflächen des Chips 11 aufgetragen sind, um eine isolierende Schicht einer vorbestimmten Dicke bereitzustellen. Das Chip 11 hat eine Vielzahl von longitutinal angeordneten Kunstleitungen 13, wobei auf jeder von ihnen eine Lötstelle 14 bereitgestellt ist. Jede Lötstelle 14 ist mit einem Ende einer inneren Leitung 15 eines Leitungsrahmens durch eine Lötung verbunden, insbesondere durch eine Rückflußlötung, wodurch verursacht wird, daß das Chip 11 elektrisch mit dem inneren Leitungen 15 verbunden wird. Zusätzlich wird dann die Halbleiterpackung ein­ schließlich des Chips 11, welches elektrisch mit den inneren Leitungen 15 verbunden ist, mit einer Umhüllungs-Epoxidharzschicht 16 abgedeckt mittels eines Gußprozesses, so daß ein vorbestimmter Bereich der Pa­ ckung, welcher das Halbleiterchip 11 und einen Teil jeder inneren Leitung 15 abdeckt, beschichtet wird.
Wie oben beschrieben, wird in der Halbleiterpackung dieser Erfindung die elektrische Verbindung zwischen den inneren Leitungen 15 und dem Halbleiterchip 11 durch eine Lötung erzielt, wie zum Beispiel einer Rückflußlötung, anstelle einer herkömmlichen Drahtbondierung, wobei vorzugsweise die Drahtschleifenhöhe unberücksichtigt bleibt im Gegensatz zum Stand der Technik, wodurch eine verringerte Dicke der Packung erzielt wird.
Bei der Herstellung der Halbleiterpackung dieser Erfindung kann ein Flip-Chip-Lötverfahren verwendet werden, wobei ein Chip umgekehrt auf eine Schaltkreisplatine gelötet wird. Das Lötverfahren wird im Detail wie folgt beschrieben.
Das Verfahren enthält im allgemeinen mehrere Schritte eines Polyimid-Be­ schichtungsschritts, wobei das Halbleiterchip 11 mit einer Polyimid­ schicht 12 beschichtet wird, einen Lötstellenbildungsschritt, bei dem eine Lötstelle 14 auf jeder Kunstleitung 13 des Chips 11 bereitgestellt wird, einen Lötschritt, wobei das Chip 11 elektrisch mit den inneren Leitungen 15 des Leitungsrahmens verbunden wird durch Löten jeder inneren Leitung 15 des Leitungsrahmens an jede entsprechende Lötstelle 14, einen Gußschritt, wobei die Umhüllungs-Epoxidharzschicht auf den vor­ bestimmten Bereich einschließlich des Halbleiterchips 11 und einen Teil der inneren Leitung 15 des Leitungsrahmens aufgebracht wird, und einen herkömmlichen Entgratungs/Ausbildungsschritt.
Von den obigen Schritten sind der Polymidbeschichtungsschritt, der Gußschritt und der Entgratungs/Ausbildungsschritt einem Fachmann wohl­ bekannt, so daß die genaue Beschreibung der obigen drei Schritte der Einfachheit halber nicht gegeben wird. Daraus ergibt sich, daß die wichtigen Schritte des Herstellungsprozesses der Halbleiterpackung dieser Erfindung, das heißt der Lötstellenausbildungsschritt und der Lötschritt, im Detail in Verbindung mit den Fig. 4A und 4B beschrieben wird, welche ein Ausführungsbeispiel einer Kunstleitungsposition zeigen, in welcher die Kunstleitungen 13 des Chips 11, entlang einer longitudinalen Linie einer Oberfläche des Chips 11 angeordnet sind.
Um die Lötstellen 14 auf den Kunstleitungen 13 während des Lötstellen­ ausbildungsschritts bereitzustellen, wird das Chip 11 zuerst mit einer Cr/Cu/Au-Schicht während einer Chip-Kunstleitungsmetallisierung ver­ sehen, dann mit Pb-Sn Legierungen oder irgendwelchen anderen Lötmas­ sen beschichtet, deren Schmelztemperatur höher ist als die Epoxid-Aus­ härttemperatur, und zwar durch einen Verdampfungs- oder einen Zerstäubungsprozeß oder einen Galvanisierungsprozeß. Daraufhin werden, nach­ dem das Chip 11 mit der Cr/Cu/An-Schicht versehen worden ist, die Lötstellenbeschichtungen zeitweise erwärmt auf eine vorbestimmte Tempe­ ratur, die höher ist, als eine Lötmassenschmelztemperatur, um Lötstellen 14 vom Kugeltyp auf den Kunstleitungen 13 durch die Oberflächenspan­ nung der geschmolzenen Legierungen auszubilden.
Daraufhin wird das Chip, nachdem es mit den Lötstellen 14 versehen worden ist, dem Lötschritt unterworfen. Bei diesem Lötschritt werden die inneren Leitungen 15 des Leitungsrahmens jeweils näherungsweise be­ züglich der Lötstellen 14 des Chips 11 ausgerichtet. Daraufhin wird das Chip 11, bezüglich dem die inneren Leitungen 15 ausgerichtet sind, in einem Verbindungsofen aufgenommen, um erwärmt zu werden durch Erhöhung der Temperatur im Inneren des Ofens. Als ein Ergebnis werden die inneren Leitungen 15 des Leitungsrahmens mit den Lötstellen 14 jeweils verlötet, so daß sie damit verbunden sind. Zu dieser Zeit sind die inneren Leitungen 15 des Leitungsrahmens vorzugsweise bezüglich der Lötstellen 14 des Chips ausgerichtet mittels einer Selbstausrichtung, so daß die inneren Leitungen 15 der Packung dieser Erfindung genau mit Bezug auf die Lötstellen ausgerichtet werden müssen im Gegensatz zu den herkömmlichen Packungen vom Flip-Chip-Typ. Dementsprechend wird das Chip 11 der Packung elektrisch mit den inneren Leitungen 15 des Leitungsrahmens verbunden.
Hier werden beim Durchführen des Herstellungsprozesses dieser Erfin­ dung, falls ein Überfließen der Lötmasse 14 auftritt, wie zum Beispiel aufgrund von Intervallen zwischen den benachbarten inneren Leitungen 15 des Leitungsrahmens beim Bilden der Lötstellen 14, die Kunstleitun­ gen 13 des Chips so ausgebildet, daß sie entlang zweier longitudinaler Linien jeweils angeordnet sind, um den Leitungsabstand zwischen den inneren Leitungen 15 zu erhöhen, um dadurch in wesentlichen das Auftreten des Überfließens zu verhindern.
Mit anderen Worten werden zwei Gruppen von Kunstleitungen 13 und 13′ des Chips 11 ausgebildet, daß sie alternierend zick-zackförmig, wie in den Fig. 5A und 5B gezeigt, angeordnet sind. Dann werden sie mit den Lötstellen 14 und 14′, die jeweils darauf ausgebildet werden, ver­ sehen, oder die Kunstleitungen 13 und 13′ werden zueinander parallel ausgebildet, wodurch sie einander gegenüber stehen, wie in Fig. 6 gezeigt.
In der obigen Beschreibung wurde die Packung vom SOJ-Typ als ein bevorzugtes Ausführungsbeispiel beschrieben. Die vorliegende Erfindung kann jedoch für verschiedene Typen von Packungen neben der Packung vom SOJ-Typ angewendet werden, wie zum Beispiel SOP-(small outline package)Typ, dem MSP-(many square package)Typ und dem QFP-(quad­ flat package)Typ von Packung, bei denen eine Lötung durchgeführt werden kann.
Wie beschrieben, liefert die vorliegende Erfindung eine Halbleiterpackung und ein Verfahren zur Herstellung der Packung, bei der innere Leitungen eines Leitungsrahmens mit entsprechenden Kunstleitungen eines Halbleiterchips durch Löten verbunden werden können, wodurch auf effiziente Weise die Dicke der Packung verringert wird. Weiterhin ver­ wendet die vorliegende Erfindung keinen Draht bei der Herstellung der Packung, so daß sie einen weiteren Vorteil liefert, indem sie die Her­ stellungskosten verringert und verschiedene Probleme beseitigt, wie zum Beispiel das Brechen des Drahtes aufgrund der Zuverlässigkeit der Drahtbondierung.
Obwohl die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung zur Veranschaulichung offenbart worden sind, wird der Fachmann ein­ sehen, daß verschiedene Abwandlungen, Hinzufügungen und Ersetzungen möglich sind, ohne vom Umfang und Geist der Erfindung wie in den begleitenden Ansprüchen offenbart, abzuweichen.

Claims (11)

1. Halbleiterpackung mit,
einem Halbleiterchip, welches mit einer Vielzahl von Lötstellen versehen ist, welche an Kunstleitungen dieses Chips jeweils ausgebil­ det sind; und
einer Vielzahl innerer Leitungen eines Leitungsrahmens, wobei die Leitungen mit den Lötstellen durch Löten verbunden sind.
2. Halbleiterpackung nach Anspruch 1, wobei die Lötstellen aus Pb-Sn-Le­ gierung oder irgendwelchen anderen Lötmassen hergestellt sind, deren Schmelztemperatur höher ist als die Epoxidaushärttemperatur.
3. Halbleiterpackung nach Anspruch 2, wobei jede der Lötstellen eine Kugelform hat.
4. Halbleiterpackung nach Anspruch 1, wobei die Kunstleitungen des Chips entlang einer longitudinalen Linie des Chips angeordnet sind, und auf ihnen Lötstellen ausgebildet sind.
5. Halbleiterpackung nach Anspruch 1, wobei die Kunstleitungen des Chips entlang zweier longitudinaler Linien des Chips angeordnet sind, und auf ihnen Lötstellen ausgebildet sind.
6. Halbleiterpackung nach Anspruch 5, wobei die Kunstleitungen des Chips alternierend zick-zackförmig angeordnet sind und Lötstellen auf ihnen ausgebildet sind.
7. Halbleiterpackung nach Anspruch 5, wobei die Kunstleitungen des Chips so angeordnet sind, daß sie zueinander parallel sind und Lötstellen auf ihnen ausgebildet sind.
8. Verfahren zum Herstellen einer Halbleiterpackung, welches die folgenden Schritte aufweist:
Aufbringen von Polyimidschichten auf eine Oberfläche des Halblei­ terchips;
Ausbilden von Lötstellen auf den jeweiligen Kunstleitungen des Chips;
Verlöten von inneren Leitungen eines Leitungsrahmens mit Lötstel­ len, um das Chip mit den inneren Leitungen elektrisch zu verbin­ den;
Gießen einer Umhüllungs-Epoxidharzbeschichtung, um einen bestimm­ ten Bereich abzudecken, welcher das Halbleiterchip und die inneren Leitungen einschließt; und
Entgraten und Ausbilden der Packung, welche die obigen Schritte durchlaufen hat.
9. Verfahren nach Anspruch 8, wobei der Schritt der Ausbildung der Lötstellen weiterhin die folgenden Schritte aufweist:
Aufbringen einer Cr/Cu/Au-Schicht auf das Halbleiterchip während einer Chip-Kunstleitungsmetallisierung;
Überziehen der Cr/Cu/Au-Schicht mit Lötmassenlegierungen; und
Erwärmen des Chips, um die Lötstellen auf den Kunstleitungen auszubilden.
10. Verfahren nach Anspruch 9, wobei das Chip mit Lötmassenlegierun­ gen beschichtet wird, durch einen Verdampfungs- oder Zerstäubungs­ prozeß.
11. Verfahren nach Anspruch 9, wobei der Schritt der Verlötung der inneren Leitungen weiterhin die folgenden Schritte aufweist:
Ausrichten der inneren Leitungen des Leitungsrahmens bezüglich der Lötstellen auf dem Chip; und
nachdem man das Chip in einen Verbindungsofen gebracht hat, Erhöhen einer inneren Temperatur des Verbindungsofens, um die inneren Leitungen mit den Lötstellen zu verlöten, wodurch die inneren Leitungen mit den Lötstellen verbunden werden.
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