DE4133183B4 - Gehäusekonstruktion für Chip-TAB-Bauelemente, Verwendung derselben und Verfahren zu deren Montage - Google Patents

Gehäusekonstruktion für Chip-TAB-Bauelemente, Verwendung derselben und Verfahren zu deren Montage Download PDF

Info

Publication number
DE4133183B4
DE4133183B4 DE4133183A DE4133183A DE4133183B4 DE 4133183 B4 DE4133183 B4 DE 4133183B4 DE 4133183 A DE4133183 A DE 4133183A DE 4133183 A DE4133183 A DE 4133183A DE 4133183 B4 DE4133183 B4 DE 4133183B4
Authority
DE
Germany
Prior art keywords
chip
leads
inner leads
housing construction
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE4133183A
Other languages
English (en)
Other versions
DE4133183A1 (de
Inventor
Jun Soo Ko
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intellectual Ventures II LLC
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of DE4133183A1 publication Critical patent/DE4133183A1/de
Application granted granted Critical
Publication of DE4133183B4 publication Critical patent/DE4133183B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02Details
    • H01L31/0203Containers; Encapsulations, e.g. encapsulation of photodiodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49572Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/1016Shape being a cuboid
    • H01L2924/10161Shape being a cuboid with a rectangular active surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/15165Monolayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/162Disposition
    • H01L2924/16235Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/166Material
    • H01L2924/16786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/16788Glasses, e.g. amorphous oxides, nitrides or fluorides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

Gehäusekonstruktion für elektronische Chip-TAB-Bauelemente, mit einem mit Bondinseln (29) versehenen Chip (27), mit einer Vielzahl von inneren, zu den Bondinseln (29) führenden Zuleitungen (22) und mit den inneren Zuleitungen (22) verbundenen äußeren Zuleitungen (21), mit einer oberen Abdeckung (36) über der Oberfläche der inneren Zuleitungen (22) oberhalb des Chips (27), und mit einer unterhalb des Chips (27) angeordneten unteren Abdeckung, dadurch gekennzeichnet, daß die inneren Zuleitungen (22) von den äußeren Zuleitungen (21) durch eine mit Durchbrechungen (35) versehene Isolation (34) getrennt, mittels die Durchbrechungen (35) ausfüllendem Leitermaterial aber elektrisch verbunden sind und daß Ränder (K) der unteren Abdeckung (33) an den Isolationen (34) unterhalb von äußeren Zuleitungen (21) befestigt sind.

Description

  • Die Erfindung betrifft die Konstruktion eines sogenannten CCD-Gehäuses und dessen Verwendung sowie ein Verfahren zur Montage desselben. CCD sind Ladungsspeicherbauelemente oder sogenannte charge coupled devices.
  • Eine Konstruktion nach dem Oberbegriff des Patentanspruchs 1 ist bereits bekannt ( DE 35 33 159 A1 ). Unter einem TAB-Bauelement und unter einem TAB-Verfahren versteht man nach der DE 37 31 787 A1 ein Bauelement bzw. ein Verfahren nach dem sogenannten „automatischen Folienbond-Verfahren" (tape automated bonding).
  • Dabei wird der Chip mit den inneren Zuleitungen in Kunstharz eingegossen. Die untere Abdeckung dient als Boden beim Eingießen des Kunstharzes für die obere Abdeckung; dabei umfließt das Kunstharzmaterial den Chip bis zur unteren Abdeckung. Die inneren und äußeren Zuleitungen bestehen bei diesem Stand der Technik jeweils aus einem Stück, nämlich den Leiterzügen.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Gehäusekonstruktion für elektronische Chip-TAB-Bauelemente bzw. CCD-Bauelemente hinsichtlich der Herstellung zu vereinfachen und hinsichtlich der Funktion zu verbessern, insbesondere durch weitere Miniaturisierung und Herabsetzung der Ausschußrate. Dabei ist die Verwendung einfacher Laminatstrukturen ohne zusätzliche Vergußverfahren sowie ein geringes Gewicht erwünscht.
  • Die Erfindung ist im Patentanspruch 1 gekennzeichnet und in Unteransprüchen sind weitere Ausbildungen und Verbesserungen derselben beansprucht.
  • Gemäß der Erfindung sind die inneren Zuleitungen von den äußeren Zuleitungen durch eine mit Durchbrechungen versehene Isolation getrennt, sind die Durchbrechungen mit einem elektrischen Leitermaterial ausgefüllt, das die elektrische Verbindung zwischen inneren und äußeren Zuleitungen durch die Isolation hindurch gewährleistet, und sind Ränder der unteren Abdeckung an den Isolationen befestigt. Unter diesen „Isolationen" versteht man eine elektrisch isolierende Schicht des Schichtenlaminats.
  • Gemäß einem Aspekt der Erfindung ist ein Verfahren zur Montage eines CCD-Gehäuses angegeben unter Anwendung einer für ein automatisches Folienbondverfahren geeigneten Folie mit einer Vielzahl von Zuleitungen und einer Vielzahl von Paddeln zum Chipbonden, wobei das Verfahren folgende Schritte aufweist: Bonden eines Chips auf die Paddel; Bilden von Bondhügeln an jeweiligen inneren Enden der Zuleitungen von Bondinseln des Chips; Aufbringen der Bondhügel auf die Bondinseln des Chips und Thermokompressionsbonden derselben; Abdecken der Ober flächen jeweiliger innerer Enden der Zuleitungen mit einer Glasabdeckung, um den oberen Teil des Chips vollständig abzudecken; Bilden einer Lichtabschirmschicht, deren beide Ränder an bestimmten Bereichen von entsprechenden äußeren Zuleitungen unter dem Chip befestigt sind.
  • Gemäß einem weiteren Aspekt der Erfindung wird eine CCD-Gehäusekonstruktion angegeben, die aufweist: eine Vielzahl von inneren Zuleitungen und von diesen jeweils entsprechenden und damit verbundenen äußeren Zuleitungen; einen Chip, der Bondinseln aufweist, mit denen die Unterseiten jeweiliger freier Enden der inneren Zuleitungen verbunden sind; eine auf entsprechenden Oberflächenteilen der inneren Zuleitungen, die unmittelbar über dem Chip positioniert sind, befestigte Glasabdeckung; und eine Lichtabschirmplatte, deren Ränder an jeweiligen Unterseiten der äußeren Zuleitungen unter dem Chip befestigt sind.
  • Die Erfindung wird nachstehend auch hinsichtlich weiterer Merkmale und Vorteil e. anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in:
  • 1a1c eine Darstellung eines CCD-Gehäuse-Montage-Verfahren zur Montage eines Keramikgehäuses für CCD-Elemente gemäß dem Stand der Technik;
  • 1d1f die erfindungsgemäße Gehäusekonstruktion;
  • 2a2g ein Verfahren zur Montage eines hohlen Kunststoffgehäuses für CCD-Elemente gemäß dem Stand der Technik;
  • 3 eine Draufsicht auf eine für ein bekanntes, automatisches Folienbondverfahren geeignete Folie;
  • 4 eine schematische Darstellung, die ein Beispiel eines konventionellen automatischen Folienbondverfahrens zeigt;
  • 5 eine schematische Darstellung eines weiteren Beispiels eines konventionellen automatischen Folienbondverfahrens; und
  • 6a6e eine Darstellung eines Verfahrens zur Montage eines Keramikgehäuses für CCD-Elemente nach dem Stand der Technik.
  • Vor der Erläuterung der Erfindung soll ein automatisches Folienbondverfahren unter Anwendung einer Folie beschrieben werden.
  • Das automatische Folienbondverfahren unterscheidet sich grundlegend vom Drahtbondverfahren, bei dem Drähte zum Verbinden von Chips und Zuleitungen verwendet werden. Beim automatischen Folienbondverfahren wird im wesentlichen eine Folie benötigt, die vorher entsprechend den Kundenspezifikationen hergestellt und mit einem Chipbefestigungspaddel und Zuleitungen versehen wird.
  • Der oben beschriebene Vorgang wird als automatisches Folienbondverfahren mit Bondhügelübertragung bezeichnet.
  • Das Verfahren nach der Erfindung wird nun unter Bezugnahme auf die 1a1f im einzelnen erläutert.
  • Zuerst wird eine zum automatischen Folienbonden geeignete Folie mit gewünschter Struktur hergestellt.
  • Nach 1b werden an den Unterseiten von jeweiligen inneren Enden von inneren Zuleitungen 22 der Folie Bondhügel 31 aus Gold gebildet. Die Bondhügel 31 werden auf die entsprechenden Bondinseln 29 des Chips 2.7 gelegt und dann thermokompressionsgebondet, so daß die Verbindung zwischen den inneren Zuleitungen 22 und dem Chip 27 hergestellt wird. Auch dieser Vorgang wurde bereits im einzelnen erläutert.
  • Dann wird am unteren Teil des Chips 27 eine Lichtabschirmplatte 33 angebracht (1c). Beide Ränder K der Lichtabschirmplatte 33 sind so bearbeitet, daß sie jeweils ebene Flächen aufweisen, so daß die Lichtabschirmplatte 33 an den Unterseiten von jeweiligen äußeren Enden von äußeren Zuleitungen 21 festgelegt werden kann.
  • 1d zeigt die erfindungsgemäße Gehäusekonstruktion.
  • Dabei werden innere Zuleitungen 22 der Folie zuerst von äußeren Zuleitungen 21 getrennt. Dann werden die inneren Zuleitungen 22 mit Bondinseln 29 des Chips 27 über Bondhügel 31 in gleicher Weise wie in 1b verbunden.
  • An der Außenseite jeder inneren Zuleitung 22 wird dann eine Isolation 34 mit einem Durchkontaktloch 35 gebildet. Die Durchkontaktlöcher 35 werden mit Leitermaterial ausgefüllt, so daß äußere Zuleitungen 21, die von inneren Zuleitungen 22 getrennt sind, mit den inneren Zuleitungen 22 über das Leitermaterial in den Durchkontaktlöchern 35 verbindbar sind.
  • Danach wird eine Lichtabschirmplatte 33 unter dem Chip 27 vorgesehen und dient als Abschirmung gegen Licht, das von oben in den Chip 27 gelangt. Beide Ränder der Lichtabschirmplatte 33 werden an den Unterseiten jeweiliger Außenenden der Isolationen 34 dauerhaft befestigt.
  • Nach 1e wird eine Glasabdeckung 36 auf entsprechenden Oberflächenteilen von inneren Zuleitungen 22 angeordnet, die unmittelbar über dem Chip 27 liegen, und daran befestigt. Bei dieser Anordnung liegt der Lichtempfangsbereich des Chips 27 nahe der Glasabdeckung 36.
  • Danach wird ein Formvorgang durchgeführt, um den äußeren Zuleitungen 21 eine bestimmte Form zu geben (1f). Durch den Formvorgang können die äußeren Zuleitungen 21 Mövenflügelform oder J-Form erhalten. Damit ist das Verfahren zur Montage eines CCD-Gehäuses abgeschlossen.
  • Nachstehend wird unter Bezugnahme auf die 2a2g ein Verfahren zur Montage eines hohlen Kunststoffgehäuses beschrieben.
  • Eine Halbleiterscheibe 8 wird zertrennt und in einzelne Chips 9 unterteilt, wie 2a zeigt. Der Trennvorgang umfaßt ein chemisches Verfahren unter Einsatz von Essigsäure oder Fluoressigsäure und ein Ritzverfahren unter Anwendung eines Diamantritzwerkzeugs.
  • Danach wird das Drahtbonden durchgeführt, um den Chip 9 auf einem Paddel 11 eines vorher hergestellten Leiterrahmens 10 zu befestigen.
  • In den Zeichnungen sind mit 12 Seitenschienen, mit 13 Zuleitungen mit jeweils einer inneren Zuleitung 13a und einer äußeren Zuleitung 13b, mit 14 Abstandshalter, mit 15 Stützstege und mit 16 Arretieröffnungen bezeichnet.
  • Zum Drahtbonden wird ein nachstehend beschriebenes Verfahren mit einer eutektischen Legierung angewandt.
  • Zuerst wird das Paddel 11 mit einem dünnen Überzug einer Gold-Antimon-Legierung versehen. wenn der Chip 9 auf der aufgebrachten Gold-Antimon-Legierungsschicht angeordnet ist, wird das Paddel 11 aufgeheizt. Durch diese Wärmebehandlung wird die Gold-Antimon-Legierung eutektisch mit dem Siliziummaterial des Chips 9 verschweißt. Die Aufheiztemperatur kann bis zu ca. 300–400°C betragen, sie ist jedoch in Abhängigkeit von der Art der eingesetzten Lötmaterialien veränderlich. Um eine Oxidierung des Chips 9 oder des Paddels 11 bei der genannten hohen Temperatur zu verhindern, wird die Wärmebehandlung im allgemeinen in einer Schutzgasatmosphäre, beispielsweise unter Stickstoff, durchgeführt.
  • Im übrigen kann ein Verfahren unter Einsatz eines leitfähigen Klebstoffs aus Epoxidbasis, ein Lötverfahren mit einem konventionellen Pb-Sn-Lot oder ein Glasverfahren angewandt werden. Bei dem Glasverfahren wird Glaslot auf einem Substrat angeordnet und bei ca. 500–600°C zum Schmelzen gebracht. Auf das geschmolzene Glaslot wird ein keramisches Chipgehäuse durch Druck gebondet.
  • Danach wird ein Drahtbondverfahren durchgeführt, um Bondinseln 17 mit Zuleitungen 13 des Leiterrahmens 10 über Drähte zu verbinden.
  • Im allgemeinen ist das für die Drähte verwendete Material Aluminium oder Gold. Als Drahtbondverfahren kann Thermokompressionsbonden, Ultraschallschweißen, ein Lötverfahren, ein Laserverfahren oder ein Elektronenstrahlverfahren angewandt werden. Hinsichtlich der Anwendung in der Praxis werden das Thermokompressionsbonden und das Ultraschallschweißen bevorzugt.
  • Nach 2d sind an den Oberflächenbereichen des drahtgebondeten Chips 9 Führungsblöcke 18 gebildet, die beiden Seiten des Lichtempfangsbereichs entsprechen. Auf den Führungsblöcken 18 ist ein Glas 19 gehalten.
  • Der Leiterrahmen 10, an dem das Chip- und das Drahtboden durchgeführt wurden, wird in eine vorher bereitgestellte Form gelegt, wie 2e zeigt. Dann wird eine Epoxidformmasse in die Form geleitet, und ein Gießvorgang wird für die Konstruktion mit Ausnahme desjenigen Teils, an dem das Glas 19 vorgesehen ist, durchgeführt. So wird ein hohles Kunststoffgehäuse 20 geformt.
  • Nach 2f wird dann ein Schneidvorgang durchgeführt, um jeweils zwischen der inneren Zuleitung 13a und der äußeren Zuleitung 13b jeder Zuleitung 13 gebildete Abstandshalter 14 zu entfernen, so daß zwischen benachbarten Zuleitungen 13 des Leiterrahmens 10 ein jeweils gleicher Abstand aufrechterhalten wird. Dann wird ein Formvorgang durchgeführt, um äußeren Zuleitungen 9b eine bestimmte Form zu geben.
  • Durch den Formvorgang erhalten die äußeren Zuleitungen 13b Mövenflügelform oder J-Form.
  • Die oben beschriebenen konventionellen Verfahren weisen jedoch die folgenden Nachteile auf:
    Erstens sind nach den beiden konventionellen Verfahren hergestellte Gehäuse schwer und voluminös, so daß sie bei Verwendung in Camcordern und photographischen Kameras, die CCD-Elemente benötigen, viel Platz im Innenraum von Produkten einnehmen, wodurch die Kompaktheit der Produkte beeinträchtigt wird.
  • Zweitens sind die Herstellungskosten der Keramikgehäuse hoch, wodurch die Konkurrenzfähigkeit der Produkte in Bezug auf die Preise geschwächt wird.
  • Drittens wird im Fall eines hohlen Kunststoffgehäuses ein Glas auf einen Chip gelegt, und zwar über am Chip vorgesehene Führungsblöcke, wonach die Konstruktion mit Ausnahme desjenigen Teils, an dem das Glas angeordnet ist, umgossen wird. Infolgedessen besteht die Gefahr, daß das Glas aus seiner Lage verschoben wird, wodurch die Produktgüte und die Produktivität beeinträchtigt werden.
  • Ein Beispiel von Folien für das automatische Folienbondverfahren ist in 3 gezeigt.
  • Dabei bezeichnet 21 äußere Zuleitungen, 23 äußere Zuleitungsfenster, 24 innere Zuleitungsfenster, 25 ein Paddel zum Befestigen eines Chips und 26 einen Folienträger.
  • Die äußeren und inneren Zuleitungen 21 und 22 bestehen aus verzinnten Kupferfolien. Dagegen besteht der Folienträger 26 aus Polyimid und Glasepoxid.
  • In Verbindung mit 4 soll nun ein automatisches Folienbondverfahren gemäß einem Ausführungsbeispiel der Erfindung erläutert werden.
  • Zuerst wird ein Chip 27 hergestellt, der auf seiner Oberfläche Bondinseln 29 beispielsweise aus Aluminium trägt, die jeweils von Schutzüberzügen 28 umgeben sind. Auf der Bondinsel 29 wird eine intermetallische Verbindung 30 gebildet. Auf dieser wird ein Bondhügel 31 etwa aus Gold oder Blei/Zinn gebildet. Dann werden innere Zuleitungen 22 der Folie auf dem Bondhügel 31 angeordnet und mit dem Chip 27 mit Hilfe eines Thermokompressionsbondgerätes verbunden.
  • 5 zeigt ein weiteres Konvektionelles, automatisches Folienbondverfahren.
  • Zuerst wird ein Glaskörper 32 hergestellt, und dann werden darauf Bondhügel 31 so gebildet, daß ihre Anordnung derjenigen von Bondinseln 29 auf dem Chip 27 entspricht (5a).
  • Danach werden die gebildeten Bondhügel 31 auf die Unterseiten von jeweiligen freien Enden von inneren Zuleitungen 22 gemäß 3 übertragen und daran befestigt, wie 5b zeigt, die die inneren Zuleitungen 22 in umgekehrter Stellung zeigt.
  • Danach werden die an den inneren Zuleitungen 22 befestigten Bondhügel 31 auf die entsprechenden Bondinseln 29 des Chips 27 aufgebracht und unter Anwendung eines Thermokompressionsbond gerätes thermokompressionsgebondet unter Herstellung der Verbindungen zwischen den inneren Zuleitungen 22 und dem jeweiligen Chip 27.
  • Bisher war es bekannt, mehrere Flächenkörper bzw. Folien herzustellen unter Einsatz eines Pulvers, das durch Vermischen einer Al2O3-Verbindung mit bestimmten Zusatzstoffen erhalten wird. Auf den jeweiligen Flächenkörpern werden Strukturen gebildet, die in entsprechenden Schichten eines herzustellenden Gehäuses verwendet werden sollen. Gemeinsam mit einem vorher präparierten Leiterrahmen werden die Flächenkörper übereinander angeordnet und dann gemeinsam gebrannt oder gesintert unter Bildung eines Gehäuses 1 mit einer gewünschten Form, wie 6a zeigt.
  • Das Keramikgehäuse 1 von 6a hat einen Aufbau mit drei Schichten, und zwar einer unteren Schicht 2, einer mittleren Schicht 3 und einer oberen Schicht 4. Selbstverständlich kann das Keramikgehäuse 1 auch mehr Schichten aufweisen.
  • Bei der Bildung von Strukturen auf jeweiligen Schichten werden auch metallische Kontaktflächen von Leitern gebildet, die durch Drahtbonden mit Bondinseln eines Chips verbunden werden.
  • Die weiteren Vorgänge sind die gleichen wie bei der Montage des Kunststoffgehäuses.
  • Dabei wird das Drahtbonden durchgeführt, bei dem ein Chip 5 auf einer Kontaktfläche eines an dem Keramikgehäuse 1 festgelegten Leiterrahmens (nicht gezeigt) befestigt wird, wie 6b zeigt. Dann wird jeder Draht 6 an seinen beiden Enden durch Bonden mit dem Chip 5 und der entsprechenden Zuleitung kontaktiert, so daß sie miteinander verbunden sind, wie 6c zeigt. Um den offenen Teil des Gehäuses 1 abzudecken, wird dann eine Glasschicht 7 gebildet, wie 6d zeigt. Die Glasschicht 7 läßt Licht auf einen Lichtempfangsbereich eines CCD-Elements durch.
  • 6e zeigt den Aufbau des schließlich erhaltenen Gehäuses, das Stufenform hat.
  • Wie aus der obigen Beschreibung ersichtlich ist, hat das Verfahren nach der Erfindung die folgenden vorteilhaften Auswirkungen:
    Erstens können Gehäuse mit geringem Gewicht und einfacher Laminatstruktur erhalten werden, da das Verfahren nach der Erfindung ein automatisches Folienbondverfahren anwendet, das laminierte Folien mit einer Vielzahl von Zuleitungen und chipgebondeten Paddeln verwendet. Infolgedessen nehmen die Gehäuse im Inneren von Produkten wenig Raum ein, wenn sie z.B. in Kamerarekordern und photographischen Kameras mit CCD-Elementen verwendet werden, wodurch die Erzeugnisse in vorteilhafter Weise kompakt gestaltet werden können.
  • Zweitens wird die Haftung zwischen dem Chip und den inneren Zuleitungen dadurch verbessert, daß diese Zuleitungen unter Anwendung des automatischen Folienbondverfahrens befestigt sind, ohne daß ein Drahtbondvorgang stattfindet, der für die Herstellung von konventionellen Keramikgehäusen und hohlen Kunststoffgehäusen angewandt wird. Infolgedessen kann nicht nur die Ausschußrate herabgesetzt, sondern auch die elektrische Leitfähigkeit und das Wärmeemissionsvermögen verbessert werden.
  • Drittens ist das Verfahren dadurch vereinfacht, daß ein Formvorgang und ein Drahtbondvorgang, die bisher bei der Herstellung von Gehäusen notwendig waren, entfallen, wodurch die Herstellungskosten gesenkt werden können.
  • Viertens befindet sich der Lichtempfangsbereich des Chips nahe der Glasabdeckung, weil diese nicht an dem Gehäuse, sondern auf den inneren Zuleitungen gebildet ist. Somit werden der Lichtempfangs-Wirkungsgrad und damit das Betriebsverhalten von CCD-Elementen verbessert.

Claims (8)

  1. Gehäusekonstruktion für elektronische Chip-TAB-Bauelemente, mit einem mit Bondinseln (29) versehenen Chip (27), mit einer Vielzahl von inneren, zu den Bondinseln (29) führenden Zuleitungen (22) und mit den inneren Zuleitungen (22) verbundenen äußeren Zuleitungen (21), mit einer oberen Abdeckung (36) über der Oberfläche der inneren Zuleitungen (22) oberhalb des Chips (27), und mit einer unterhalb des Chips (27) angeordneten unteren Abdeckung, dadurch gekennzeichnet, daß die inneren Zuleitungen (22) von den äußeren Zuleitungen (21) durch eine mit Durchbrechungen (35) versehene Isolation (34) getrennt, mittels die Durchbrechungen (35) ausfüllendem Leitermaterial aber elektrisch verbunden sind und daß Ränder (K) der unteren Abdeckung (33) an den Isolationen (34) unterhalb von äußeren Zuleitungen (21) befestigt sind.
  2. Gehäusekonstruktion nach Anspruch 1, dadurch gekennzeichnet, daß die obere Abdeckung (36) aus Glas besteht.
  3. Gehäusekonstruktion nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die obere Abdeckung (36) etwa der gleichen Fläche wie der Chip (27) entspricht.
  4. Gehäusekonstruktion nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die untere Abdeckung (33) als Lichtschutz- bzw. Lichtabschirmplatte ausgebildet ist.
  5. Gehäusekonstruktion nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Chip (27) auf einem Chip-Paddle (25) einer Trägerfolie (26) befestigt ist.
  6. Gehäusekonstruktion nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Bondinseln (29) des Chips (27) über Bonderhebungen bzw. Bondhügel (31) (bonding bumpers) mit inneren Zuleitungen (22) elektrisch verbunden sind.
  7. Verwendung einer Gehäusekonstruktion nach einem der vorhergehenden Ansprüche für CCD-Speicher.
  8. Verfahren zur Montage eines Gehäuses eines Chip-TAB-Bauelements, bei dem eine Trägerfolie (26) mit einer Vielzahl von inneren Zuleitungen (22) und von äußeren Zuleitungen (21) sowie ein Chip-Paddle (25) für das TAB-Verfahren bereitgestellt, der Chip (27) auf dem Paddle (25) gebonded bzw. befestigt, die Unterseiten von Enden der inneren Zuleitungen (22) mit Bondinseln (29) gebonded bzw. elektrisch leitfähig verbunden und eine Lichtschutz- bzw. Lichtabschirmschicht als untere Abdeckung (33) unter dem Chip (27) bis zu bestimmten Bereichen der äußeren Zuleitungen (22) angebracht, eine obere Abdeckung (36) im Bereich unmittelbar über dem Chip (27) angeordnet und an Oberflächenteilen der inneren Zuleitungen (22) befestigt und anschließend die äußeren Zuleitungen (21) zu einer bestimmten Konfiguration verformt werden.
DE4133183A 1990-10-13 1991-10-07 Gehäusekonstruktion für Chip-TAB-Bauelemente, Verwendung derselben und Verfahren zu deren Montage Expired - Lifetime DE4133183B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR16252/90 1990-10-13
KR1019900016252A KR930010072B1 (ko) 1990-10-13 1990-10-13 Ccd패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
DE4133183A1 DE4133183A1 (de) 1992-04-23
DE4133183B4 true DE4133183B4 (de) 2005-07-28

Family

ID=19304604

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4133183A Expired - Lifetime DE4133183B4 (de) 1990-10-13 1991-10-07 Gehäusekonstruktion für Chip-TAB-Bauelemente, Verwendung derselben und Verfahren zu deren Montage

Country Status (4)

Country Link
US (1) US5321204A (de)
JP (1) JP2658673B2 (de)
KR (1) KR930010072B1 (de)
DE (1) DE4133183B4 (de)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001333A (ko) * 1992-06-16 1994-01-11 문정환 수지봉합형 고체촬상소자 패키지 및 그 제조방법
KR970005706B1 (ko) * 1994-01-24 1997-04-19 금성일렉트론 주식회사 고체촬상소자 및 그 제조방법
KR0149798B1 (ko) * 1994-04-15 1998-10-01 모리시다 요이치 반도체 장치 및 그 제조방법과 리드프레임
JPH08111491A (ja) * 1994-10-12 1996-04-30 Toshiba Corp 半導体装置
US5770479A (en) * 1996-01-11 1998-06-23 Micron Technology, Inc. Bonding support for leads-over-chip process
JP3536504B2 (ja) * 1996-01-17 2004-06-14 ソニー株式会社 固体撮像素子及びその製造方法
US6093894A (en) 1997-05-06 2000-07-25 International Business Machines Corporation Multiconductor bonded connection assembly with direct thermal compression bonding through a base layer
TW434760B (en) * 1998-02-20 2001-05-16 United Microelectronics Corp Interlaced grid type package structure and its manufacturing method
US6384473B1 (en) 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US6531341B1 (en) 2000-05-16 2003-03-11 Sandia Corporation Method of fabricating a microelectronic device package with an integral window
WO2001091193A2 (en) 2000-05-23 2001-11-29 Atmel Corporation Integrated ic chip package for electronic image sensor die
KR20010007997A (ko) * 2000-11-01 2001-02-05 김영선 촬상소자용 플라스틱 패캐지
US6541837B2 (en) 2001-02-09 2003-04-01 International Business Machines Corporation Charge-coupled device wafer cover plate with compact interconnect wiring
US7276394B2 (en) * 2001-09-20 2007-10-02 Eastman Kodak Company Large area flat image sensor assembly
DE10151151A1 (de) * 2001-10-19 2002-06-13 Infineon Technologies Ag Chipmodul
KR100494666B1 (ko) * 2001-12-28 2005-06-13 동부아남반도체 주식회사 씨시디이미지센서장착 씨에스피 반도체
DE10239524A1 (de) * 2002-08-23 2004-03-04 Z/I Imaging Gmbh Sensormodul
US6995462B2 (en) * 2003-09-17 2006-02-07 Micron Technology, Inc. Image sensor packages
JP2005252140A (ja) * 2004-03-08 2005-09-15 Olympus Corp 固体撮像装置用パッケージ
JP3936365B2 (ja) 2004-09-14 2007-06-27 ソニーケミカル&インフォメーションデバイス株式会社 機能素子実装モジュール及びその製造方法
US7902644B2 (en) * 2007-12-07 2011-03-08 Stats Chippac Ltd. Integrated circuit package system for electromagnetic isolation
US9059074B2 (en) * 2008-03-26 2015-06-16 Stats Chippac Ltd. Integrated circuit package system with planar interconnect
DE102010047128A1 (de) * 2010-09-30 2012-04-05 Infineon Technologies Ag Hallsensoranordnung zum redundanten Messen eines Magnetfeldes
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
KR102360319B1 (ko) * 2016-03-12 2022-02-08 닝보 써니 오포테크 코., 엘티디. 카메라 모듈, 그 감광성 부품 및 그 제조 방법
JP6846225B2 (ja) * 2017-02-06 2021-03-24 ラピスセミコンダクタ株式会社 検査回路、半導体記憶素子、半導体装置、および接続検査方法
US11476128B2 (en) * 2020-08-25 2022-10-18 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5818949A (ja) * 1981-07-28 1983-02-03 Nec Corp 半導体装置
DE3533159A1 (de) * 1984-09-17 1986-03-27 Osakeyhtiö Lohja Ab, Virkkala Verfahren zum verkapseln von auf einem traegerband montierten bauelementen, insbesondere von halbleiterbauelementen
US4680618A (en) * 1982-09-09 1987-07-14 Narumi China Corporation Package comprising a composite metal body brought into contact with a ceramic member
DE3731787A1 (de) * 1987-09-22 1989-03-30 Licentia Gmbh Anordnung von mehreren ic's auf einem bandstreifen aus isoliermaterial
EP0370738A1 (de) * 1988-11-21 1990-05-30 Honeywell Inc. Leiterramen mit Lötpodesten

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3706409A (en) * 1970-02-26 1972-12-19 Gen Electric Semiconductor lead attachment system including a semiconductor pellet orientation plate
US4209355A (en) * 1978-07-26 1980-06-24 National Semiconductor Corporation Manufacture of bumped composite tape for automatic gang bonding of semiconductor devices
JPS6298737A (ja) * 1985-10-25 1987-05-08 Sharp Corp 半導体装置の交換方法
JPS6394645A (ja) * 1986-10-08 1988-04-25 Mitsubishi Electric Corp 電子装置
US4766479A (en) * 1986-10-14 1988-08-23 Hughes Aircraft Company Low resistance electrical interconnection for synchronous rectifiers
JPH0777411B2 (ja) * 1987-01-10 1995-08-16 株式会社東芝 固体撮像装置
JPH0824155B2 (ja) * 1987-05-06 1996-03-06 富士通株式会社 半導体パッケ−ジ
JPS6432682A (en) * 1987-07-28 1989-02-02 Mitsubishi Electric Corp Optoelectronic semiconductor
JPH03155671A (ja) * 1989-08-28 1991-07-03 Toshiba Corp 固体撮像装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5818949A (ja) * 1981-07-28 1983-02-03 Nec Corp 半導体装置
US4680618A (en) * 1982-09-09 1987-07-14 Narumi China Corporation Package comprising a composite metal body brought into contact with a ceramic member
DE3533159A1 (de) * 1984-09-17 1986-03-27 Osakeyhtiö Lohja Ab, Virkkala Verfahren zum verkapseln von auf einem traegerband montierten bauelementen, insbesondere von halbleiterbauelementen
DE3731787A1 (de) * 1987-09-22 1989-03-30 Licentia Gmbh Anordnung von mehreren ic's auf einem bandstreifen aus isoliermaterial
EP0370738A1 (de) * 1988-11-21 1990-05-30 Honeywell Inc. Leiterramen mit Lötpodesten

Also Published As

Publication number Publication date
JP2658673B2 (ja) 1997-09-30
DE4133183A1 (de) 1992-04-23
KR930010072B1 (ko) 1993-10-14
KR920008914A (ko) 1992-05-28
US5321204A (en) 1994-06-14
JPH06342854A (ja) 1994-12-13

Similar Documents

Publication Publication Date Title
DE4133183B4 (de) Gehäusekonstruktion für Chip-TAB-Bauelemente, Verwendung derselben und Verfahren zu deren Montage
DE4421077B4 (de) Halbleitergehäuse und Verfahren zu dessen Herstellung
DE4135189B4 (de) Verfahren zur Montage des Gehäuses eines Halbleiter-Bauelements
DE112005001949B4 (de) Verfahren zum Bereitstellen von Stapelchipelementen
DE69132685T2 (de) Halbleiteranordnung bestehend aus einem TAB-Band und deren Herstellungsverfahren
DE69526895T2 (de) Verfahren zur Herstellung einer halbleitenden Anordnung und einer Halbleiterscheibe
DE60219779T2 (de) Flussmittelfreie flip-chip-verbindung
DE69621863T2 (de) Halbleiteranordnung in der Grösse eines oder mehrerer Chips
DE69414753T2 (de) Montagevorrichtung und Verfahren zum Verbinden von miniaturisierten elektronischen Bauteilen mittels Höckerverbindungen
DE69621851T2 (de) Mehrchipanlage und sandwich-typ verfahren zur herstellung durch verwendung von leitern
DE102008064826B3 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
DE19518753B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE69524855T2 (de) Bauelementstapel in mehrchiphalbleiterpackungen
DE1564491B2 (de) Integriertes halbleiterbauelement und verfahren zu seiner herstellung
DE10033977A1 (de) Zwischenverbindungsstruktur zum Einsatz von Halbleiterchips auf Schichtträgern
DE102007049481A1 (de) Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
DE4328916A1 (de) Ladungsgekoppelte Speichergehäuseanordnung mit Glasabdeckung
DE112006003633T5 (de) Klemmenlose und drahtlose Halbleiterchipbaugruppe und Verfahren zum Herstellen derselben
DE4230030A1 (de) Halbleitergehaeuse und verfahren zu dessen zusammenbau
DE102009035623A1 (de) Halbleitervorrichtung
DE19920444B4 (de) Verfahren zum Herstellen eines Halbleiterbausteins sowie Halbleiterbaustein
DE102020125813A1 (de) Verfahren zum herstellen eines chipgehäuses und chipgehäuse
DE19801488B4 (de) Verfahren zum Zusammenbau eines Halbleiterbausteins
DE3243689C2 (de)
DE69118308T2 (de) Verfahren zur Herstellung einer elektrischen Verbindung für eine integrierte Schaltung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR

8327 Change in the person/name/address of the patent owner

Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR

8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: CROSSTEK CAPITAL, LLC, WILMINGTON, DEL., US

R071 Expiry of right
R071 Expiry of right