DE4106933B4 - Strukturierungsverfahren - Google Patents
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Abstract
Verfahren
zur Strukturierung eines monokristallinen, mit einer Grunddortierung
versehenen Siliziumträgers,
bei dem mindestens eine Hauptoberfläche des Siliziumträgers mittels
einer strukturierten Maskierschicht passiviert wird und bei dem
in einem Ätzschritt durch Öffnungen
in der Maskierschicht anisotrop in den Siliziumträger eingeätzt wird,
dadurch gekennzeichnet,
– dass der Siliziumträger (10) aus einem monokristallinen, mit einer Grunddotierung versehenen Substrat (11) und mindestens einer darauf angebrachten monokristallinen Siliziumschicht (13) gebildet wird, indem zunächst von Teilen mindestens einer Hauptoberfläche des Substrats (11) ausgehend Dotierungen in das Substrat (11) eingebracht werden, derart, dass Gebiete (16) an der mindestens einen Hauptoberfläche des Substrats (11) entstehen, wobei zwischen den Gebieten (16) und dem Substrat (11) p/n-Übergänge entstehen, und anschließend auf die mindestens eine Hauptoberfläche des Substrats (11) die mindestens eine Schicht (13) aufgebracht wird, so dass die Gebiete (16) im Inneren des Siliziumträgers (10) angeordnet sind,
– dass in die Schicht (13) Dotierungen (14) zur elektrischen Kontaktierung...
– dass der Siliziumträger (10) aus einem monokristallinen, mit einer Grunddotierung versehenen Substrat (11) und mindestens einer darauf angebrachten monokristallinen Siliziumschicht (13) gebildet wird, indem zunächst von Teilen mindestens einer Hauptoberfläche des Substrats (11) ausgehend Dotierungen in das Substrat (11) eingebracht werden, derart, dass Gebiete (16) an der mindestens einen Hauptoberfläche des Substrats (11) entstehen, wobei zwischen den Gebieten (16) und dem Substrat (11) p/n-Übergänge entstehen, und anschließend auf die mindestens eine Hauptoberfläche des Substrats (11) die mindestens eine Schicht (13) aufgebracht wird, so dass die Gebiete (16) im Inneren des Siliziumträgers (10) angeordnet sind,
– dass in die Schicht (13) Dotierungen (14) zur elektrischen Kontaktierung...
Description
- Die Erfindung geht aus von einem Verfahren zur Strukturierung eines monokristallinen Halbleiterträgers nach der Gattung des Anspruchs 1.
- Zum Beispiel in A. Heuberger, Springer-Verlag 1989, "Mikromechanik" werden in Kapitel 3.1.2, Seiten 91 bis 97 Verfahren zum Erzeugen von n- und p-leitenden Schichten in Halbleiterkristallen beschrieben, bei denen Dotieratome gezielt an vorbestimmten Stellen der Kristallscheibe eingebracht werden. Die Dotierung kann beispielsweise entweder durch Eindiffusion aus der Gasphase oder dotierten Oberflächenbelägen erfolgen oder auch durch Einschießen von Dotieratomen in Form von extern beschleunigten Ionen. Im Kapitel 3.1.5, Seiten 114 bis 121 werden verschiedene Technologieverfahren zur Abscheidung von monokristallinen Siliziumschichten beschrieben. In Kapitel 3.2.1.3, Seiten 147 bis 150 wird das Ätzverhalten von Siliziumdioxid (SiO2) und Siliziumnitrid (Si3N4) in für Silizium anisotropen Ätzlösungen beschrieben. Derartige Schichten werden üblicherweise zur Passivierung von Siliziumoberflächen verwendet. Aus Kapitel 3.2.1.4, Seite 151 ist es bekannt, p/n-Übergänge, an die eine Spannung angelegt ist, als Ätzstop für anisotrope Ätzlösungen, wie zum Beispiel KOH- und Äthylendiamin-Lösungen, zu verwenden.
- Aus der
DE 34 45 774 A1 ist ein Verfahren bekannt, bei dem eine ätzstoppende Schicht in der Tiefe eines Substrats eingebracht ist. Als ätzstoppende Wirkung wird dabei ein p+-Ätzstop verwendet. Bei einem derartigen p+-Ätzstop handelt es sich um eine stark p-dotierte Schicht, die aufgrund der starken Dotierung von dem Ätzmedium nicht angegriffen wird. - Aus der
US 4 783 237 ist bekannt, einen pn-Ätzstop, bei dem eine Passivierspannung angelegt wird, als Maskierungsschicht bei der Einätzung in einen Siliziumwafer zu verwenden. Zu diesem Zweck werden oberflächliche Schichten verwendet. - Durch das erfindungsgemäße Verfahren zur Strukturierung eines monokristallinen, mit einer Grunddotierung versehenen Siliziumträgers mit den kennzeichnenden Merkmalen des unabhängigen Anspruchs
1 wird unter Verwendung einer Oberflächenmaskierschicht, die durch in der Mikroelektronik und Mikromechanik übliche Dotier- bzw. Abscheidungsverfahren herstellbar ist, mindestens eine Hauptoberfläche des in einem späteren Verfahrensschritt mit einer auf dieser Hauptoberfläche zu versehenden Schicht Siliziumträgers passiviert. Vorteilhaft ist dabei, dass die Passivierung von Teilen des Siliziumträgers gegen anisotrope Ätzlösungen wahlweise an- und abschaltbar ist, indem eine Spannung an den p/n-Übergang zwischen den passivierten Teilen des Siliziumträgers und dem Siliziumträger angelegt wird. Die Maskierschicht muss also nach der Strukturierung des Siliziumkörpers nicht entfernt werden, was das Verfahren vereinfacht. Vorteilhaft ist außerdem dass bei einer Strukturierung nach dem erfindungsgemäßen Verfahren Maskenebenen einsparbar sind, insbesondere bei der Herstellung von Strukturen mit definierten dotierten Gebieten. Dabei können in derselben Maskenebene sowohl die Ätzmaske als auch die definiert dotierten Gebiete erzeugt werden. - Weiterhin hat das erfindungsgemäße Verfahren den Vorteil, dass durch die Definition vergrabener Gebiete im Siliziumträger, wobei p/n-Übergänge zwischen diesen Gebieten und dem Siliziumträger bestehen, neue Ätzgeometrien herstellbar sind. So können beispielsweise schwingungsfähige Paddel in der Tiefe des Siliziumträgers hergestellt werden.
- Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im unabhängigen Anspruch 1 angegebenen Maßnahmen möglich.
- Vorteilhaft ist es, dass durch entsprechende Orientierung der Maskierschicht und der vergrabenen Gebiete Strukturen im Halbleiterträger gezielt unterätzbar sind.
- Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert.
- Es zeigen die
1a und b verschiedene Einsatzmöglichkeiten des bekannten Verfahren zur Passivierung von Oberflächen und die2a bis e und3a bis c einen Halbleiterträger in verschiedenen Stadien des erfindungsgemäßen Verfahrens zur Passivierung von vergrabenen Gebieten. - Beschreibung des Ausführungsbeispiels
- In den
1a und1b , die im wesentlichen den Stand der Technik darstellen, sind mit10 jeweils Halbleiterträger bezeichnet, wobei in beiden1a und1b jeweils einen Hauptoberfläche des Halbleiterträgers10 mit einer strukturierten Passivierschicht12 versehen wurde. Bei beiden Beispielen wurde durch Öffnungen in der strukturierten Maskierschicht12 mittels einer anisotropen Ätzlösung eingeätzt, wobei Ätzausnehmungen30 erzeugt wurden. Bei den Halbleiterträgern10 handelt es sich in diesen Beispielen um monokristalline Siliziumträger, die mit einer Grunddotierung versehen sind. In1a ist ein Siliziumträger10 mit (100)-Kristallorientierung dargestellt, in1b ein Siliziumträger10 mit (110)-Kristallorientierung, was die unterschiedlichen Geometrien der Ätzausnehmungen30 erklärt. Üblicherweise handelt es sich bei der Grunddotierung von Siliziumwafern um eine p-Dotierung, denkbar wäre allerdings auch eine n-Dotierung. Bei den Maskierschichten12 handelt es sich erfindungsgemäß um Schichten aus demselben Grundmaterial wie der Halbleiterträger10 , d. h. in diesem Falle also um monokristalline Siliziumschichten, die sich allerdings in der Dotierung vom Halbleiterträger10 unterscheiden. Zwischen der Maskierschicht12 und dem Halbleiterträger10 besteht ein p/n-Übergang, an den über eine elektrische Kontaktierung20 eine Spannung anlegbar ist. Die Stärke der angelegten Spannung wird in Abhängigkeit von dem Verhältnis der Dotierungen der Maskierschicht12 und des Halbleiterträgers10 so gewählt, daß der p/n-Übergang bei angelegter Spannung in Sperrichtung als Ätzstopgrenze wirkt. Die ätzstoppende Wirkung des p/n-Übergangs zwischen der Maskierschicht12 und dem Halbleiterträger10 kann also wahlweise durch Anlegen oder Abschalten der Spannung zwischen der Maskierschicht12 und dem Halbleiterträger10 an- oder abgeschaltet werden. Die Maskierschicht12 kann beispielsweise durch Eindiffusion von Dotieratomen aus der Gasphase oder aus dotierten Oberflächenbelägen oder durch Einschießen von Dotieratomen in Form von extern beschleunigten Ionen erzeugt werden. Bei diesem Verfahren müssen die Bereiche der Oberfläche des Halbleiterträgers10 , in denen in der Maskierschicht Öffnungen angeordnet sein sollen, gegen die Eindiffusion oder Implantation von Dotieratomen geschützt werden. Eine weitere Möglichkeit zur Oberflächenmaskierung besteht in der Abscheidung einer strukturierten Epitaxieschicht mit entsprechender Dotierung auf der zu maskierenden Hauptoberfläche des Halbleiterträgers10 . Wesentlich ist, daß zwischen der Maskierschicht12 und dem Halbleiterträger10 ein p/n-Übergang besteht und daß die Maskierschicht12 monokristallin ist und aus demselben Grundmaterial besteht wie der Halbleiterträger10 . Bei entsprechender Orientierung der Öffnungen in der Maskierschicht12 bezüglich der Kristallorientierung des Halbleiterträgers10 tritt keine Unterätzung der Maskierschicht12 auf, wie in den1a und1b dargestellt. - In den
2a bis d sind verschiedene Stadien des erfindungsgemäßen Strukturierungsverfahrens mit vergrabenen Dotierungsgebieten dargestellt. In2a ist mit11 ein mit einer Grunddotierung versehenes monokristallines Halbleitersubstrat bezeichnet. In ein Gebiet16 einer Hauptoberfläche des monokristallinen Substrats11 ist eine Dotierung eingebracht, so daß zwischen dem Gebiet16 und dem Halbleitersubstrat11 ein p/n-Übergang besteht. Das Halbleitersubstrat kann beispielsweise ein mit einer p-Grunddotierung versehener Siliziumwafer sein, kann aber auch ein andersartig dotiertes Halbleitersubstrat aus einem andern Grundmaterial als Silizium sein. Anschließend wird auf der mit dem dotierten Gebiet16 versehenen Oberfläche des Substrats11 eine monokristalline Halbleiterschicht13 abgeschieden, die aus demselben Grundmaterial wie das Substrat11 besteht und in diesem Beispiel eine Grunddotierung vom selben Typ wie das Substrat11 aufweist. Im Falle eines monokristallinen Siliziumwafers mit einer p-Grunddotierung kann die Schicht13 beispielsweise durch eine p-dotierte Epitaxieschicht gebildet werden. Das Substrat11 zusammen mit der Schicht13 bilden den Halbleiterträger10 . In2b ist der Halbleiterträger10 nach dem Ausdiffundieren der Dotierung16 in die Schicht13 dargestellt. Zur Kontaktierung des in diesem Beispiel n-dotierten, vergrabenen Gebietes16 wird eine Anschlußdiffusion14 in die Oberfläche des Halbleiterträgers10 eingebracht, was in2c dargestellt ist.2d zeigt den Halbleiterträger10 , nachdem eine Maskierschicht12 entsprechend der1a in die Oberfläche des Halbleiterträgers10 eingebracht wurde. Die Maskierschicht12 weist eine Öffnung121 auf, durch die eine anisotrope Ätzlösung auf den Halbleiterträger10 einwirken kann. Bei Anlegen einer Spannung in Sperrichtung an den p/n-Übergang zwischen der Maskierschicht12 und dem vergrabenen Gebiet16 über die Anschlußdiffusion14 gegen den Halbleiterträger10 wird das Gebiet16 gegen eine Tiefenätzung passiviert. Bei entsprechender Orientierung des Gebiets16 bezüglich der Kristallorientierung des Halbleiterträgers10 entsteht bei der Tiefenätzung eine Struktur entsprechend der2e . Die anisotrope Ätzlösung, die durch die Öffnung121 auf den Halbleiterträger10 einwirkt, erzeugt eine Ätzausnehmung30 mit einer Unterätzung des vergrabenen Gebietes16 , so daß ein schwingungsfähiges Paddel in der Tiefe des Halbleiterträgers10 entstanden ist. - In den
3a bis c ist eine weitere Variante des Verfahrens entsprechend2a bis e dargestellt. In3a ist mit10 ein Halbleiterträger bezeichnet, der ebenfalls aus einem Substrat11 und einer darauf aufgebrachten Epitaxieschicht13 gebildet ist. An der Schichtgrenze zwischen Substrat11 und Epitaxie13 befindet sich ein vergrabenes, dotiertes Gebiet16 , das durch eine Anschlußdiffusion14 von der einen Hauptoberfläche des Halbleiterträgers ausgehend kontaktiert werden kann. Dieser Aufbau des Halbleiterkörpers10 aus dem Substrat11 und der darauf aufgebrachten Schicht13 mit dem vergrabenen Gebiet16 und der Anschlußdiffusion14 wurde entsprechend den2a bis c erzeugt. Im Gegensatz zu dem in2 dargestellten Ausführungsbeispiel weist jedoch die Schicht13 eine Dotierung vom entgegengesetzten Typ der Dotierung des Substrats11 auf, so daß zwischen der Schicht13 und dem Substrat11 ein pn-Übergang besteht. Wie genau sich dieser pn-Übergang in der Tiefe des Halbleiterträgers10 lokalisieren läßt, hängt von dem Verhältnis der Dotierungen des Substrats11 und der darauf aufgebrachten Schicht13 zueinander ab. Das vergrabene Gebiet16 mit der Anschlußdiffusion14 weist eine Dotierung vom selben Typ wie die Epitaxieschicht13 auf, ist jedoch wesentlich höher dotiert. Dadurch ist der pn-Übergang zwischen dem vergrabenen Gebiet16 und dem Substrat11 wesentlich schärfer definiert als der zwischen dem Substrat11 und der Schicht13 . Außerdem ist der pn-Übergang zwischen dem vergrabenen Gebiet16 und dem Substrat11 tiefer im Halbleiterkörper10 angeordnet als der pn-Übergang zwischen der Epitaxieschicht13 und dem Substrat11 . In die Oberfläche der Schicht13 ist ferner in einem Gebiet18 eine Dotierung vom Typ des Substrats11 eingebracht. Eine weitere Dotierung15 vom Typ des Substrats11 dient als Anschlußdiffision für das Substrat11 durch die Schicht13 . In einem nächsten Verfahrensschritt wird in einem Gebiet17 das sich zumindest teilweise mit dem Gebiet18 überschneidet eine Dotierung vom entgegengesetzten Typ der Dotierung des Gebiets18 eingebracht, so daß zwischen Teilen des Gebietes17 und dem Gebiet18 ein pn-Übergang besteht. Dies ist in3b dargestellt. Über die Anschlußdiffusionen14 und15 wird nun eine Spannung in Sperrichtung an den pn-Übergang zwischen dem Gebiet16 und dem Substrat11 angelegt. In dem in3 dargestellten Ausführungsbeispiel dient dieser in Sperrichtung gepolte pn-Übergang als Ätzstopgrenze für eine justiert gegen das vergrabene Gebiet16 durchgeführte Rückseitenätzung, bei der eine Ausnehmung31 erzeugt wird. Auf diese Weise können sehr einfach durch Einbringen einer starken Dotierung in ein Substrat und anschließendes Abscheiden einer Schicht in definierter Dicke, wobei ein scharf definierter pn-Übergang zwischen dem Substrat und der vergrabenen Dotierung entsteht, Membranen mit definierter Dicke erzeugt werden. Auch zwischen den Gebieten17 und18 wird eine Spannung so angelegt, daß der pn-Übergang zwischen diesen Gebieten in Sperrichtung gepolt ist. Durch einen anschließenden anisotropen Ätzschritt kann dann das Gebiet17 durch Ausätzen des Gebiets18 gezielt unterätzt werden, so daß eine Paddelstruktur in der Oberfläche des Halbleiterträgers10 entsteht, was in3c dargestellt ist.
Claims (4)
- Verfahren zur Strukturierung eines monokristallinen, mit einer Grunddortierung versehenen Siliziumträgers, bei dem mindestens eine Hauptoberfläche des Siliziumträgers mittels einer strukturierten Maskierschicht passiviert wird und bei dem in einem Ätzschritt durch Öffnungen in der Maskierschicht anisotrop in den Siliziumträger eingeätzt wird, dadurch gekennzeichnet, – dass der Siliziumträger (
10 ) aus einem monokristallinen, mit einer Grunddotierung versehenen Substrat (11 ) und mindestens einer darauf angebrachten monokristallinen Siliziumschicht (13 ) gebildet wird, indem zunächst von Teilen mindestens einer Hauptoberfläche des Substrats (11 ) ausgehend Dotierungen in das Substrat (11 ) eingebracht werden, derart, dass Gebiete (16 ) an der mindestens einen Hauptoberfläche des Substrats (11 ) entstehen, wobei zwischen den Gebieten (16 ) und dem Substrat (11 ) p/n-Übergänge entstehen, und anschließend auf die mindestens eine Hauptoberfläche des Substrats (11 ) die mindestens eine Schicht (13 ) aufgebracht wird, so dass die Gebiete (16 ) im Inneren des Siliziumträgers (10 ) angeordnet sind, – dass in die Schicht (13 ) Dotierungen (14 ) zur elektrischen Kontaktierung der Gebiete (16 ) eingebracht werden, – dass jeweils voneinander elektrisch isolierte Gebiete (16 ) und der Siliziumträger (10 ) elektrisch kontaktiert werden, so dass vor dem Ätzschritt zwischen den kontaktierten Gebieten (16 ) und dem Siliziumträger (10 ) eine Spannung anlegbar ist, derart, dass die p/n-Übergänge in Sperrichtung gepolt sind und als Ätzstop für die Tiefenätzung dienen. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, – dass die Spannung, die an einen p/n-Übergang angelegt wird, um eine ätzstoppende Wirkung zu erzeugen, in Abhängigkeit vom Dotierungsverhältnis der Schichten gewählt wird, zwischen denen der p/n-Übergang besteht.
- Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass die ätzstoppende Wirkung eines p/n-Überganges während des Ätzschrittes durch Anlegen und Abschalten der Spannung an dem p/n-Übergang an- und abgeschaltet wird.
- Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass ein oder mehrere Gebiete (
16 ) so bezüglich einer zu erzeugenden Ätzausnehmung (30 ) angeordnet sind, dass die Gebiete (16 ) zumindest teilweise durch eine anisotrope Ätzlösung unterätzbar sind, so dass sie schwingungsfähige Strukturen in der Tiefe des Siliziumträgers bilden.
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US5865938A (en) * | 1996-06-25 | 1999-02-02 | Xerox Corporation | Wafer chuck for inducing an electrical bias across wafer heterojunctions |
US5637189A (en) * | 1996-06-25 | 1997-06-10 | Xerox Corporation | Dry etch process control using electrically biased stop junctions |
DE19700982A1 (de) * | 1997-01-14 | 1998-07-16 | Siemens Ag | Verfahren zur Bildung von Lochstrukturen in einem Siliziumsubstrat |
US6284670B1 (en) | 1997-07-23 | 2001-09-04 | Denso Corporation | Method of etching silicon wafer and silicon wafer |
DE19903380B4 (de) | 1998-02-02 | 2007-10-18 | Denso Corp., Kariya | Halbleitersensoren für eine physikalische Grösse und ihre Herstellungsverfahren |
JP4238437B2 (ja) | 1999-01-25 | 2009-03-18 | 株式会社デンソー | 半導体力学量センサとその製造方法 |
US6535318B1 (en) * | 1999-11-12 | 2003-03-18 | Jds Uniphase Corporation | Integrated optoelectronic devices having pop-up mirrors therein and methods of forming and operating same |
EP1760037A1 (de) * | 2005-09-06 | 2007-03-07 | Infineon Technologies SensoNor AS | Verfahren zum Herstellen von mikromechanischen Strukturen |
EP1760038B1 (de) * | 2005-09-06 | 2013-06-26 | Infineon Technologies AG | Verfahren zum Herstellen eines Masse-Feder Systems |
JP2008078202A (ja) * | 2006-09-19 | 2008-04-03 | Yokogawa Electric Corp | ボロン拡散型単結晶振動子及びその製造方法 |
DE102010061795A1 (de) * | 2010-11-23 | 2012-05-24 | Robert Bosch Gmbh | Verfahren zum Erzeugen einer mikromechanischen Membranstruktur und MEMS-Bauelement |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3445774A1 (de) * | 1983-12-27 | 1985-07-04 | Fuji Electric Co., Ltd., Kawasaki, Kanagawa | Verfahren zur herstellung eines kapazitiven halbleiterdruckaufnehmers |
US4597003A (en) * | 1983-12-01 | 1986-06-24 | Harry E. Aine | Chemical etching of a semiconductive wafer by undercutting an etch stopped layer |
US4783237A (en) * | 1983-12-01 | 1988-11-08 | Harry E. Aine | Solid state transducer and method of making same |
US4922756A (en) * | 1988-06-20 | 1990-05-08 | Triton Technologies, Inc. | Micro-machined accelerometer |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4672354A (en) * | 1985-12-05 | 1987-06-09 | Kulite Semiconductor Products, Inc. | Fabrication of dielectrically isolated fine line semiconductor transducers and apparatus |
JPH07104217B2 (ja) * | 1988-05-27 | 1995-11-13 | 横河電機株式会社 | 振動式トランスデューサとその製造方法 |
US5129983A (en) * | 1991-02-25 | 1992-07-14 | The Charles Stark Draper Laboratory, Inc. | Method of fabrication of large area micromechanical devices |
-
1991
- 1991-03-05 DE DE4106933A patent/DE4106933B4/de not_active Expired - Lifetime
-
1992
- 1992-01-30 US US07/828,033 patent/US5242533A/en not_active Expired - Lifetime
- 1992-03-03 JP JP04517692A patent/JP3320763B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4597003A (en) * | 1983-12-01 | 1986-06-24 | Harry E. Aine | Chemical etching of a semiconductive wafer by undercutting an etch stopped layer |
US4783237A (en) * | 1983-12-01 | 1988-11-08 | Harry E. Aine | Solid state transducer and method of making same |
DE3445774A1 (de) * | 1983-12-27 | 1985-07-04 | Fuji Electric Co., Ltd., Kawasaki, Kanagawa | Verfahren zur herstellung eines kapazitiven halbleiterdruckaufnehmers |
US4922756A (en) * | 1988-06-20 | 1990-05-08 | Triton Technologies, Inc. | Micro-machined accelerometer |
Non-Patent Citations (1)
Title |
---|
HEUBERGER, A. (Hrsg.): Mikromechanik, Springer- Verlag 1989, Kapitel 3 * |
Also Published As
Publication number | Publication date |
---|---|
DE4106933A1 (de) | 1992-09-10 |
JPH04318977A (ja) | 1992-11-10 |
US5242533A (en) | 1993-09-07 |
JP3320763B2 (ja) | 2002-09-03 |
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