DE4022398C2 - - Google Patents

Info

Publication number
DE4022398C2
DE4022398C2 DE4022398A DE4022398A DE4022398C2 DE 4022398 C2 DE4022398 C2 DE 4022398C2 DE 4022398 A DE4022398 A DE 4022398A DE 4022398 A DE4022398 A DE 4022398A DE 4022398 C2 DE4022398 C2 DE 4022398C2
Authority
DE
Germany
Prior art keywords
film
titanium silicide
titanium
silicide film
layer structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE4022398A
Other languages
English (en)
Other versions
DE4022398A1 (de
Inventor
Akihiko Itami Hyogo Jp Ohsaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE4022398A1 publication Critical patent/DE4022398A1/de
Application granted granted Critical
Publication of DE4022398C2 publication Critical patent/DE4022398C2/de
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32105Oxidation of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41775Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41775Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783Raised source or drain electrodes self aligned with the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92Capacitors with potential-jump barrier or surface barrier
    • H01L29/94Metal-insulator-semiconductors, e.g. MOS
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstel­ lung einer Titansilicid-Isolierschicht-Schichtstruktur. Ferner be­ trifft die vorliegende Erfindung eine Titansilicid-Isolierschicht- Schichtstrukturm die beispielsweise zur Bildung elektrisch leitfähiger Schichten auf Oberflächen von Gate-Elektroden, von Elektronen­ quellen- bzw. Elektronensenkenbereichen und von Salicid-Tran­ sistoren oder hochschmelzenden Zwischenverbindungen in anderen Halbleitervorrichtungen verwendet geeignet ist.
Titansilicid (im wesentlichen TiSi2) weist unter den hoch­ schmelzenden Metallsiliciden, mit beispielsweise Titan (Ti), Molybdän (Mo) und Wolfram (W), den geringsten elektrischen Widerstand auf. Daher gehören die Titansilicide zu den hoffnungsvollen Materialien zur Herstellung hochschmelzender Zwischenverbindungen der verschiedensten Typen in Verfahren zur Herstellung hochwertiger Titansilicidschichten mit guten elektrischen Eigenschaften sind bekannt, z. B. aus S. P. Murarka et al., IEEE Trans. Electra. Dev., Vol. ED-27, 1409-1416, Jahrg. 1980. Halbleitervorrichtungen.
Darüberhinaus haben sogenannte Sali­ cide (Self-Aligned-Silicide = selbstabgleichende Silicide) er­ hebliche Aufmerksamkeit hinsichtlich deren Anwendung bei Tran­ sistoren auf sich gezogen.
Ein Salicid-Transistor wird dadurch gebildet, daß über den je­ weiligen Oberflächen einer Gate-Elektrode und eines Elektronen­ quellen-/Elektronensenkenbereichs eines MOS (Metal Oxide Semi­ conductor = Metall-Oxid-Halbleiter) -Feldeffekttransistors ein hochschmelzender Metallsilicid-Film ausgebildet wird. Der Sa­ licid-Transistor ist dadurch gekennzeichnet, daß der bereichs­ weise auf den Oberflächen der Gate-Elektrode bzw. des Elektro­ nenquellen-/Elektronensenkenbereichs ausgebildete Metall-Sili­ cidfilm den elektrischen Widerstand dort erniedrigt, wo er aus­ gebildet ist.
Fig. 1 zeigt im Querschnitt einen herkömmlichen Salicid-Tran­ sistor. Fig. 1 zeigt desweiteren eine nachfolgend als "Gate- Elektrode 3" bezeichnete polykristalline Silizium-Gate-Elek­ trode. Diese Gate-Elektrode 3 ist auf einem Halbleitersubstrat 1 ausgebildet, wobei zwischen dem Halbleitersubstrat 1 und der Gate-Elektrode 3 ein isolierender Film 2 angeordnet ist. Beid­ seitig der Gate-Elektrode 3 sind Seitenwandungen 4 angeordnet, außerhalb derer in der Oberfläche des Halbleitersubstrats 1 die Diffusionsschichten 5 vorgesehen sind. Diese Diffusions­ schichten 5 dienen als Elektronenquellen- /Elektronensenkenbereiche.
An den Oberflächen der Gate-Elektrode 3 und der Diffusions­ schichten 5 sind Metall-Silicidfilme 6 vorgesehen, die aus ei­ nem Verbund aus Silizium und hochschmelzendem Metall, bei­ spielsweise Titan, Wolfram, Molybdän oder dgl., hergestellt sind. Die in Rede stehenden, die Vorrichtung bildenden Bereiche sind durch einen isolierenden Film 7 voneinander getrennt. Die Oberflächen der gebildeten Bereiche sind von isolierenden Filmen 8 bedeckt, die als Zwischenschichten dienen. Der isolie­ rende Film 8 weist in Bereichen oberhalb der Gate-Elektrode 3 und der Diffusionsschichten 5 Kontaktöffnungen 9 auf. Direkt unterhalb der Kontaktöffnungen 9 sind mit Fremdatomen dotierte Diffusionsschichten 10 vorgesehen. Darüberhinaus sind in den jeweiligen Kontaktöffnungen 9 Metall-Zwischenverbindungsschich­ ten 11, beispielsweise aus Aluminiumlegierung, ausgebildet.
Es ist wünschenswert, Titan als hochschmelzendes Metall zur Bildung des Metall-Silicidfilms 6 zu verwenden, da der elek­ trische Widerstand des Titan-Silicids sehr gering ist, d. h. ein Zehntel oder weniger als der anderer Metall-Silicide be­ trägt.
Nachfolgend wird ein Herstellverfahren des Salicid-Transistors beschrieben, wobei der Metall-Silicidfilm 6 aus Titan-Silicid hergestellt ist. Dazu wird auf die Fig. 2A bis 2E Bezug ge­ nommen.
Gemäß der Darstellung in Fig. 2A wird entsprechend dem Her­ stellverfahren eines üblichen MOS-LDD-Transistors eine MOS-LDD (Lightly Doped Drain = geringfügig mit Fremdatomen dotierte Elektronensenke) ausgebildet. Dazu wird zunächst auf einem p- Typ Halbleitersubstrat ein Transfer-Gate-Oxid-Film 2 ausgebil­ det. Dies geschieht mittels dem sogenannten LOCOS-Verfahren (Local Oxidation of Silicon = örtliche Oxidation von Silizium), wobei ein isolierender Film 7 das Ganze umgibt. Anschließend wird über die gesamte Oberfläche des Transfer-Gate-Oxid-Films 2 Polysilizium mit einer bestimmten Dicke durch CVD verbracht. Anschließend wird das Ganze zu einer Gate-Elektrode 3 durch Fo­ toätzen ausgebildet. Nachfolgend werden n-Typ Fremdatome, bei­ spielsweise Phosphorionen, in die Oberfläche des Halbleitersub­ strats 1 implantiert, wobei die Gate-Elektrode 3 zur Ausbildung einer Diffusionsschicht 5a mit geringer Fremdatomkonzentration als Maske dient. Desweiteren wird über die gesamte Oberfläche des Halbleitersubstrats 1 ein isolierender Film aus Siliziumdi­ oxid oder dgl. aufgebracht. Dies geschieht mittels CVD. Dieser Film wird durch vertikales anisotropes Ätzen in Seitenwandungen 4 geformt. Darüber hinaus werden in die Oberfläche des Halblei­ tersubstrats n-Typ Fremdatome, beispielsweise Arsenionen, im­ plantiert, wobei die Gate-Elektrode 3 und die Seitenwandungen 4 als Maske zur Herstellung einer weiteren Diffusionsschicht 5b mit hoher Fremdatomkonzentration dienen. Zur Aktivierung der implantierten Fremdatome wird üblicherweise eine Wärmebehand­ lung bei mehr als 900°C durchgeführt. Somit wird die in Fig. 2A gezeigte Struktur erreicht.
Im nächsten Schritt wird über die gesamte Oberfläche der resul­ tierenden MOS-LDD-Struktur ein Titanfilm 12 mit vorgegebener Dicke ausgebildet (Fig. 2B). Dies geschieht durch Sputtern oder dgl. Dieser Titanfilm 12 weist im allgemeinen eine Dicke zwi­ schen 10 nm und 100 nm auf.
Anschließend erfolgt eine Wärmebehandlung bei einer Temperatur zwischen 600°C und 700°C in Stickstoffatmosphäre. Diese Wär­ mebehandlung kann ebenso unter Vakuum oder in Argonatmosphäre erfolgen. Zu diesem Zeitpunkt wird ein Monosilicid oder Disili­ cid aus Titan, d. h. TiSi oder TiSi2; in den Bereichen ge­ bildet, wo der Titanfilm 12 irgendeine Siliciumoberfläche be­ rührt oder an Oberflächen der Gate-Elektrode 3 und der Diffu­ sionsschicht 5, die durch den Isolierfilm nicht bedeckt worden sind. Andererseits verbleibt der über die mit Silizumoxidfilm bedeckten Bereiche oder auf den Oberflächen des Isolierfilms 7 und den Seitenwandungen 4 ausgebildete Titanfilm 12, ohne che­ misch reagiert zu haben, oder er ist durch den Stickstoff zu Titan­ nitrid (TiN) reagiert. Durch Entfernen des TiN und des nicht reagierten Ti mit einer geeigneten Lösung, beispielsweise mit einer Mischung aus Schwefelsäure und Wasserstoffperoxidlösung, läßt sich ein lediglich über der Gate-Elektrode 3 und den Dif­ fusionsschichten 5 verbleibendes Silicid ausbilden, wodurch Elektronenquellen-/Elektronensenkenbereiche gemäß der Darstel­ lung in Fig. 2C gebildet sind. Dadurch weist das Titan-Silicid in diesem Moment TiSi sowie TiSi2 auf.
Eine weitere Wärmebehandlung bei etwa 800°C über einen vorge­ gebenen Zeitraum hinweg in Stickstoffatmosphäre (es ist ebenso Vakuum oder Argonatmosphäre möglich) wird eine komplette Titan- Disilicidschicht 13 (TiSi2) ausgebildet. Nachfolgend wird diese Schicht der Einfachheit halber als "Titan-Silicidschicht 13" bezeichnet.
Als nächstes wird ein isolierender Film 8 aus Silikatglas mit­ tels CVD als Zwischenschicht aufgebracht und anschließend bei Temperaturen zwischen 800°C und 1000°C getempert (Fig. 2D). Das Tempern ist beim Einebnen des Isolierfilms 8 durch Rück­ fließen unerläßlich und dient zur Verbesserung der Zuverlässig­ keit einer darauf ausgebildeten metallischen Zwischenschicht 11.
Anschließend werden die Kontaktöffnungen 9, beispielsweise durch Ätzen, in vorgegebenen Bereichen über der Gate-Elektrode 3 und den Diffusionsschichten 5 ausgebildet. Durch die Kontaktöffnungen 9 hindurch werden Fremdatome desselben Lei­ tungstyps wie die Diffusionsschichten 5 oder des n-Typs (beispielsweise Phosphor) in das Halbleitersubstrat 1 implan­ tiert.
Anschließend wird zur thermischen Diffusion der implantierten Fremdatome direkt unter den Kontaktöffnungen 9 eine weitere Wärmebehandlung bei 800°C bis 1000°C durchgeführt. Dabei werden gemäß der Darstellung in Fig. 2E mit Fremdatomen do­ tierte Diffusionsschichten 10 erzeugt. Durch diesen Prozeß wer­ den die mit n-Fremdatomen dotierten Schichten 10 unter den Kon­ taktöffnungen 9 sogar dann ausgebildet, wenn die Kontaktöffnun­ gen in Bereichen geöffnet sind, die ein wenig von den Diffu­ sionsschichten 5 versetzt sind und bedecken den Isolierfilm 7, so daß der Übergangswiderstand darin verringert werden kann. Dieser Prozeß bewirkt desweiteren, daß der Verluststrom in PN- Verbindungen verringert ist, wobei solche Verlustströme dann als Problem auftreten, wenn die Konzentration der Diffusions­ schichten 5 direkt unterhalb der Kontaktöffnungen 9 nicht hin­ reichend ist. Aufgrund der resultierenden Selbstausrichtung wird dieser Prozeß SAC (Self-Aligned Contact = selbstaus­ richtender Kontakt) genannt.
Schließlich wird gemäß der Darstellung in Fig. 2F eine metalli­ sche Verbindungsschicht 11 aus Aluminium und dgl. ausgebildet, wodurch die Herstellung eines Salicid-Transistors vollzogen ist.
Der voranstehend beschriebene Salicid-Transistor weist Titan- Silicid auf und dabei eine reproduzierbar gute Qualität. Der Silicid-Film kann den elektrischen Widerstand in der Gate-Elek­ trode 3 und den Diffusionsschichten 5 auf ein Zehntel oder we­ niger des elektrischen Widerstandes anderer Metall-Silicide aufgrund seines geringen elektrischen Widerstandes verringern. Folglich erhält man einen MOS-Transistor mit höherer Leistung.
Die Verwendung von Titan-Siliciden läßt sich nicht auf den vor­ anstehend beschriebenen Salicid-Transistor beschränken. Ebenso bei Zwischenverbindungen oder anderen Halbleitervorrichtungen, bei denen eine Widerstandsfähigkeit gegen Wärme erforderlich ist, läßt sich das Titan-Silicid verwenden. Beispielsweise läßt sich das Titan-Silicid zur Bildung von Bitleitungen in einem DRAM (Dynamic Random Access Memory) mit geschichteten Kondensa­ torzellen verwenden. Titan-Silicid läßt sich ebenso in Zwi­ schenverbindungen zwischen separaten Vorrichtungen, beispiels­ weise ebenen Strukturen eines komplementären MOS-Transistors und für andere allgemeine Zwischenverbindungen in Halbleiter­ vorrichtungen verwenden. Folglich besteht ein zunehmender Be­ darf für die Anwendung von Titan-Silicid in einem weiten Be­ reich der Halbleiterschaltungen, wo ein geringerer elektrischer Widerstand für Elektroden oder Zwischenverbindungen bei erhöh­ tem Integrationsgrad gefragt ist.
Bei der Herstellung eines Salicid-Transistors unter Verwendung eines Titan-Silicids entsprechend dem voranstehend erörterten Herstellverfahren haben sich nachfolgende Probleme ergeben:
Das Tempern bei einer Temperatur zwischen 800°C und 1000°C direkt nach Aufbringen des Isolierfilms 8 mittels CVD bewirkt eine Agglomeration im Titan-Silicid 13 gemäß der Darstellung in Fig. 2D. Die Verursachung dieser Agglomeration vollzieht sich wie folgt. Der auf hohe Temperaturen von 600°C oder höher er­ hitzte Titan-Silicidfilm 13 beginnt zu erweichen und fließt. Dieses gemäß der Darstellung in Fig. 3A durch Pfeile darge­ stellte Fließen erfolgt in Richtung der Oberfläche oder Zwi­ schenfläche mit der Diffusionsschicht 5 des Titan-Silicidfilms 13. Dies führt zu einem absolut stabilen Zustand, in dem die Grenzflächenenergie sowohl zwischen dem Titan-Silicidfilm 13 und dem Isolierfilm 8 als auch zwischen dem Titan-Silicidfilm 13 und dem Halbleitersubstrat 1 minimiert ist. Alternativ dazu tritt eine Deformation des Titan-Silicidfilms 13 derart ein, daß die Oberfläche auf ein Minimum verringert wird. Daher ag­ glomeriert der Film partiell, wobei andere Teile gemäß der Dar­ stellung in Fig. 3B als äußerst dünne Bereiche verbleiben. Die­ ses Phänomen bewirkt sogar, daß der Titan-Silicidfilm 13 völlig diskontinuierlich vorhanden ist (Fig. 3C). Die Konsistenz der Filmdicke wird zerstört. Entsprechend verringert sich die elek­ trische Leitfähigkeit des Titan-Silicidfilms 13 und der elek­ trische Widerstand erhöht sich signifikant. Beispielsweise in "Solid-State Science and Technologie, Band 133, Nr. 12, Seiten 2621 bis 2625" ist eine solche Agglomeration beim Tempern von Titan-Silicid, das zu einer Erhöhung des elektrischen Wi­ derstands führt, detailliert beschrieben.
Fig. 4 zeigt beispielsweise die Änderungen der Widerstandswerte als Funktion der Temperdauer in einem Diagramm. Dabei ist zu­ grundegelegt, daß ein 200 nm dicker Siliziumdioxidfilm durch CVD auf eine etwa 48 nm dicke Titan-Silicidschicht aufgebracht ist und daß das Tempern bei 900°C in Stickstoffatmosphäre er­ folgt. Diesem Diagramm ist zu entnehmen, daß der elektrische Widerstand während des Temperns erheblich angestiegen ist.
Diese Agglomeration des Titan-Silicidfilms 13 tritt auch dann wieder auf, wenn die Diffusionsschicht 10 durch weitere Wärme­ behandlung gebildet wird. Dabei treten weitere unerwünschte Ef­ fekte auf. Wenn das Titan-Silicid weiter fließt, werden die ge­ häuften Agglomerationen größer und erstrecken sich durch die Diffusionsschicht 5 hindurch entsprechend der Darstellung in Fig. 3C und reichen sogar bis zum p-Bereich des Halbleitersub­ strats 1. Sobald die Agglomerationen einen solchen Zustand er­ reicht haben, tritt ein weiteres Problem auf, nämlich die Erhö­ hung der Leckströme in der PN-Verbindung.
Diese Phänomene verhindern nicht nur das Erreichen eines gerin­ geren elektrischen Widerstandes der Gate-Elektrode 3 und der Elektronenquellen-/Elektronensenkenbereiche des Salicid- Transistors, sondern führen zu Fehlfunktionen des Transistors aufgrund der Leckströme.
Die zuvor erwähnte Agglomeration des Titansilicidfilms ist nicht beschränkt auf die Ausgestaltung eines Salicid-Transis­ tors, tritt vielmehr als generelles Problem bei der Herstellung der obengenannten Bitleitungen in Speicherzellen oder ganz all­ gemein bei temperaturbeständigen Zwischenverbindungen mit Ti­ tan-Siliciden auf. Dies liegt daran, daß in solchen Fällen häu­ fig ein Tempern bei 800°C oder einer höheren Temperatur erfor­ derlich ist, damit die implantierten Fremdatome diffundieren können oder damit der Übergangswiderstand in Kontaktbereichen verringert wird.
Die Agglomeration beim Tempern mit einer Temperatur zwischen 800°C und 1000°C ist ein typisches Phänomen, das ausschließ­ lich bei Titansilicid auftritt. Dieses Phänomen tritt bei an­ deren Siliciden mit hochschmelzenden Metallen, beispielsweise mit Wolfram oder Molybdän, nicht auf. Entsprechend war dieses Agglomerationsproblem bislang ein Hindernis dafür, Titansili­ cide mit geringem elektrischen Widerstand in Salicid-Transisto­ ren anstelle der Wolframsilicide oder dgl. zu verwenden.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Titansilicid-Isolierschicht- Schichtstruktur sowie eine solche Titansilicid- Isolierschicht-Schichtstruktur zu schaffen, die beim Tempern bei 800°C oder bei einer höheren Temperatur keine Ag­ glomerate bildet. Bei dieser Schichtstruktur soll das Ansteigen des Widerstandswertes der Elektrodenflächen infolge der Temperaturbehandlung unterdrückt sein, damit der elektrische Wider­ stand der Elektrodenflächen beim Ausbilden von Elektroden auf Oberflächen eines Siliziumkristalls, beispielsweise bei einem Feldeffekttransistor, verringert wird.
Die Schichtstruktur soll ebenso zur Bildung leitfähiger Zwischenverbindungen auf einem Substrat oder einer Oberfläche eines isolierenden Films mit einem vorgegebenen Mu­ ster dienen.
Die erfindungsgemäße Titansilicid-Isolierschicht-Schichtstruktur weist die Merkmale des Patentanspruchs 5 auf.
Zweckmäßige Ausgestaltungen ergeben sich aus den Unteransprüchen dazu.
Das erfindungsgemäße Verfahren zur Herstellung einer Titansilicid- Isolierschicht-Schichtstruktur weist die Merkmale des Anspruchs 1 auf.
Zweckmäßige Ausgestaltungen ergeben sich aus den Unteransprüchen dazu, sowie den Ansprüchen 13 und 14.
Eine Halbleitervorrichtung unter Verwendung der erfindungsgemäßen Schichtstruktur ist Gegenstand von Anspruch 21.
Entsprechend der vorliegenden Erfindung verursacht nach der Ausbildung des Titansilicidfilms die Temperaturbehandlung bei Temperaturen zwischen 600°C und 1000°C in Sauerstoffatmos­ phäre die Oxidation der Oberfläche des Titansilicidfilms. Im Ergebnis wird auf der Oberfläche des Titansilicidfilms ein Film aus Titanoxid (TiOx) oder Siliziumdioxid (SiO2) gebildet.
Der so gebildete Oxidfilm auf der Oberfläche des Titansilicid­ films haftet fest auf der Oberfläche des Titansilicidfilms. Desweiteren weist dieser Oxidfilm eine überragende Widerstands­ fähigkeit gegen Temperatur auf, so daß er bei 1000°C oder darunter nicht erweicht. Sogar wenn der Titansilicidfilm er­ weicht und bei der folgenden Wärmebehandlung, beispielsweise bei einem Tempern bei Temperaturen zwischen nahezu 800°C und 1000°C zu fließen neigt, werden jegliche Fließbewegungen durch den Oxidfilm gehindert. Im Ergebnis ist die Agglomeration von Titansilicid unterdrückt und die Konsistenz der Titansi­ liciumfilmdicke ist sogar nach der Wärmebehandlung erhalten.
Der Grund dafür, daß die zur Wärmebehandlung des Titansilicid­ films in Sauerstoffatmosphäre gewählte Temperatur als untere Grenze 600°C aufweist, liegt darin, daß unterhalb einer Tempe­ ratur von 600°C eine hinreichende Oxidation zur Ausbildung des gewünschten Oxidfilms nicht erwartet werden kann. Der Grund da­ für, daß als obere Temperatur für diese Wärmebehandlung 1000°C angegeben ist, liegt darin, daß oberhalb dieser Temperatur der Titansilicidfilm zu erweichen beginnt und vor der Aus­ bildung des Oxidfilms fließen würde, was wiederum zu einer Agg­ lomeration des Titansilicids führte.
Die Schichtstruktur und das Verfahren zu deren Herstellung entsprechend der vorliegenden Erfindung läßt sich im einzelnen bei der Ausgestaltung eines Titan/Silicidfilms einsetzen, der zur Bildung von Elektroden auf Oberflächen polykristalliner Si­ licium-Gate-Elektroden oder zur Bildung von Elektronenquellen­ /Elektrodensenkenbereichen bei MOS-Feldeffekttransistoren bil­ denden Diffusionsschichten eingesetzt wird.
Die Wärmebehandlung des Titansilicid­ films, der auf einer polykristallinen Silicium-Gate-Elektrode oder in Elektrodenquellen-/Elektrodensenkenbereichen in einem MOS-Feldeffekttransistor ausgebildet ist, bewirkt, daß das Titansilicid nicht agglomeriert. Eine Agglomeration wird sogar dann verhin­ dert, wenn eine Wärmebehandlung folgt. Dadurch wird ein Anstei­ gen des elektrischen Widerstandes erheblich gedämpft.
Eine besonders vorteilhafte Ausgestaltung des erfindungsgemäße Verfahrens besteht darin, daß auf einem Substrat oder einer Oberflä­ che eines Isolierfilms ein polykristalliner Siliziumfilm mit vorgegebenem Muster ausgebildet wird. Dabei wird Titan auf den polykristallinen Siliziumfilm verbracht und die aufgebrachte Titanschicht wird in Vakuum oder in einer bestimmten, eine Oxi­ dation verhindernden Atmosphäre einer Wärmebehandlung ausge­ setzt. Dabei bildet sich ein Titan-Silicidfilm. Anschließend wird der Titan-Silicidfilm bei einer Temperatur zwischen 600°C und 1000°C an der Oberfläche oxidiert.
Es folgt die Erläuterung eines Ausführungsbeispiels der Erfindung anhand der Zeichnungen. Von den Zeichnungen zeigt
Fig. 1 im Querschnitt den Aufbau eines herkömmlichen Sali­ cid-Transistors,
Fig. 2A bis Fig. 2F im Querschnitt die einzelnen Fertigungsstu­ fen bei der Herstellung eines herkömmlichen Salicid- Transistors,
Fig. 3A bis Fig. 3C im Querschnitt die beim Tempern entste­ henden Agglomerationen, wenn ein Titan-Silicidfilm nach einem herkömmlichen Verfahren ausgebildet wird,
Fig. 4 in einem Diagramm die Widerstandscharakteristik eines nach dem herkömmlichen Verfahren hergestellten Titan-Si­ licidfilms,
Fig. 5A bis Fig. 5F in einem Querschnitt die einzelnen Verfah­ rensstufen bei der Herstellung eines erfindungsgemäßen Salicid-Transistors,
Fig. 6 und 7 in jeweils einem Diagramm die Widerstandscharak­ teristik des nach dem erfindungsgemäßen Verfahren herge­ stellten Titan-Silicidfilms und
Fig. 8 in einem Querschnitt ein Ausführungsbeispiel der vorliegenden Erfindung, wobei es sich hier um die Aus­ bildung von Bitleitungen in einer Speicherzelle mit ge­ schichtetem Kondensator handelt.
Nachfolgend wird unter Bezugnahme auf die Figuren ein Ausfüh­ rungsbeispiel der vorliegenden Erfindung erläutert.
Die Fig. 5A bis Fig. 5F zeigen die jeweiligen Verfahrens­ schritte bei der Herstellung eines Ausführungsbeispiels der vorliegenden Erfindung, nämlich bei der Herstellung eines Sali­ cid-Transistors.
Bei diesem hier vorliegenden Ausführungsbeispiel wird zunächst wie bei der in Fig. 5A gezeigten herkömmlichen Herstellung ein MOS-LDD-Transistor ausgebildet. Dazu wird auf einem Halbleiter­ substrat 1 eine Gate-Elektrode 3 ausgebildet, wobei dazwischen ein Isolierfilm 2 vorgesehen ist. An den Seiten der Gate-Elek­ trode 3 werden Seitenwandungen 4 vorgesehen, unter denen unmit­ telbar Elektrodenquellen-/Elektrodensenkenbereiche auf Oberflä­ chen des Halbleitersubstrats 1 außerhalb der Gate-Elektrode 3 ausgebildet sind. Desweiteren sind die die Vorrichtung bilden­ den Bereiche durch Isolierbereiche 7 voneinander getrennt.
Anschließend wird über die gesamte Fläche der so gebildeten MOS-LDD-Struktur durch Sputtern oder dgl. ein Titanfilm 12 mit vorgegebener Dicke gemäß der Darstellung in Fig. 5B gebildet.
Anschließend erfolgt bei einer Temperatur zwischen 600°C und 700°C eine 30- bis 60-minütige Temperaturbehandlung in Stick­ stoffatmosphäre. Diese Wärmebehandlung kann ebenso in Vakuum unter Argonatmosphäre oder dgl. erfolgen, wobei in dieser Atmosphäre keine Oxidation erfolgen darf. Dabei bildet sich auf der Zwischenfläche zwischen dem Titanfilm 12 und dem Silizium­ film ein Titan-Monosilicid (TiSi) oder ein Titan-Disilicid (TiSi2). Dies kann auch in den Oberflächenbereichen der Gate- Elektrode 3 und der Diffusionsschichten 5 erfolgen, die vom Isolierfilm nicht bedeckt sind. Andererseits verbleibt in den mit den Siliziumoxidfilmen bedeckten Bereichen oder auf Flächen des Isolierfilmes 7 und der Seitenwandungen 4 das Titan (Ti) des Titanfilms 12 in unreagiertem Zustand oder reagiert mit Stickstoff zu Titan-Nitrid (TiN). Beim Entfernen des unrea­ gierten Titans mit geeigneten Lösungen, beispielsweise mit ei­ ner Mischung aus Schwefelsäure und Wasserstoffperoxid-Lösung, läßt sich Titan-Silicid (in diesem Moment ist TiSi ebenso wie TiSi2 enthalten) lediglich auf der Gate-Elektrode 3 und den Diffusionsschichten 5 zur Bildung eines Elektrodenquellen­ /Elektrodensenkenbereichs erzeugen.
Eine weitere Temperaturbehandlung bei etwa 800°C mit vorgege­ bener Zeitdauer in Stickstoffatmosphäre (Vakuum oder Argon­ atmosphäre ist ebenfalls möglich) ermöglicht die Ausbildung ei­ nes kompletten Titan-Disilicidfilms 13 (TiSi2), der nachfolgend einfach als Titan-Silicidfilm 13 bezeichnet wird.
Der voranstehend erörterte Prozeß ist wie der davor beschrie­ bene ein auf einen herkömmlichen Salicid-Transistor bezogener Herstellprozeß. Das erfindungsgemäße Herstellverfahren unter­ scheidet sich von dem konventionellen Herstellverfahren darin, daß nach der Ausbildung des Titan-Silicidfilms 13 eine Wärme­ behandlung zur Oxidation erfolgt.
Es gibt zwei Arten von Verfahren zur Bewirkung einer Oxidation, nämlich das schnelle thermische Anlassen und das Anlassen in einem Ofen. Das erstgenannte Verfahren erfolgt in einem Zeit­ raum von etwa 30 Sekunden bis einigen Minuten und zwar direkt nach der Bildung des Titan-Silicidfilms. Das zweitgenannte Verfahren erfolgt in einigen Minuten bis einigen Stunden und zwar nachdem ein Siliziumoxidfilm von etwa 300 Å oder weniger auf der Oberfläche des Titan-Silicidfilms ausgebildet worden ist.
In dem hier erörterten Ausführungsbeispiel der vorliegenden Er­ findung wird das schnelle thermische Anlassen zur Oxidation des Titan-Silicidfilms 13 durchgeführt.
Nach der Ausbildung des Titan-Silicidfilms 13 erfolgt über einen kurzen Zeitraum hinweg eine Temperaturbehandlung bei Tem­ peraturen zwischen 600°C und 1000°C in Sauerstoffatmosphäre, beispielsweise in einem Zeitraum zwischen 30 Sekunden und eini­ gen Minuten. Dabei ist jedoch festgestellt worden, daß bei ei­ ner solchen Wärmebehandlung über einen Zeitraum von 10 Minuten oder länger sich der elektrische Flächenwiderstand erhöht hat. Die Wärmebehandlung verursacht eine Oxidation der Oberfläche des Titan-Silicidfilms 13, wobei sich ein Titanoxidfilm (TiOx) oder ein Siliziumdioxidfilm (SiO2) gemäß der Darstellung in Fig. 5D bildet.
Zwischenzeitlich ist die Temperaturbehandlung bei Temperaturen zwischen 600°C und 1000°C, vorzugsweise in einem Temperatur­ bereich zwischen 800°C und 900°C erfolgt. Eine Wärmebehand­ lung unterhalb einer Temperatur von 600°C kann keine hinrei­ chende Oxidation zur Bildung des erwünschten Oxidfilms bewir­ ken. Dies gilt auch dann, wenn eine hinreichende Zeit dafür an­ beraumt wird. Desweiteren verursacht eine Wärmebehandlung ober­ halb von 1000°C eine schnelle Erweichung und ein Fließen des Titan-Silicidfilms, wodurch vor der Bildung eines Oxidfilms Ag­ glomeration induziert wird.
Der als Zwischenschicht ausgebildete Isolierfilm 8 wird an­ schließend mittels CVD und anschließendem Anlassen bei Tempera­ turen zwischen 800°C und 1000°C gemäß Fig. 5E aufgebracht. Dieses Anlassen dient der Verbesserung der Qualität des Iso­ lierfilms und dem Einebnen des Films durch Zurückfließen.
Beim herkömmlichen Herstellverfahren trat das Problem der Agg­ lomeratbildung im Titan-Silicidfilm 13 im Laufe der Wärmebe­ handlung auf. Bei dem hier erörterten Ausführungsbeispiel der vorliegenden Erfindung treten jedoch keine Agglomerationen im Titan-Silicidfilm 13 auf, so daß entsprechend der Darstellung in Fig. 5E eine konsistente Filmdicke erhalten werden kann.
Nach dem Anlassen bzw. nach der Wärmebehandlung des als Zwi­ schenschicht dienenden Isolierfilms 8 werden - wie beim her­ kömmlichen Verfahren - Kontaktöffnungen 9 und mit Fremdatomen dotierte Diffusionsschichten 10 mittels SAC gebildet. Anschlie­ ßend werden zur Fertigstellung eines Salicid-Transistors gemäß der Darstellung in Fig. 5F metallische Zwischenschichten 11 ausgebildet. Sogar bei einer weiteren Wärmebehandlung zum Aus­ bilden der mit Fremdatomen dotierten Diffusionsschichten 10 mittels SAC, bildet der Titan-Silicidfilm 13 keine Agglomera­ tionen und erhält seine konsistente Filmdicke entsprechend der Darstellung in Fig. 5F.
Beim hier bevorzugten Ausführungsbeispiel der vorliegenden Er­ findung vollzieht sich die Wärmebehandlung in Sauerstoffatmos­ phäre nach der Bildung des Titan-Silicidfilms 13 gemäß nach­ folgender Beschreibung.
Die Wärmebehandlung bei Temperaturen zwischen 600°C und 1000 °C in Sauerstoffatmosphäre bewirkt bei dem Titan-Silicidfilm 13 eine Oxidation an dessen Oberfläche und bildet dabei einen Film aus Titanoxid (TiOx) oder Siliziumdioxid (SiO2) , bevor das Er­ weichen und Fließen des Titan-Silicids beginnt. Der so gebil­ dete Oxidfilm erweicht auch nicht bei einer Temperaturbe­ handlung zwischen 800°C und 1000°C und haftet fest an der Oberfläche des Titan-Silicidfilms 13. Wenn einmal ein Oxidfilm 14 mit geeigneter Dicke, beispielsweise mit einer Dicke zwi­ schen 50 Å und 500 Å und vorzugsweise mit einer Dicke von mehr als 100 Å als Ergebnis einer 30 Sekunden oder länger andauern­ den thermischen Oxidation der Oberfläche des Titan-Silicidfilms 13 ausgebildet ist, wird dieser Oxidfilm jegliches Fließen des Titan-Silicids verhindern, wobei das Titan-Silicid infolge der Temperaturbehandlung zwischen 800°C und 1000°C erweichen könnte.
Folglich kann in dem Titan-Silicidfilm 13 keine Agglomeration auftreten, so daß die Filmdicke konsistent gehalten wird und ein Ansteigen des elektrischen Widerstandswertes verhindert wird.
An dieser Stelle soll noch einmal hervorgehoben werden, daß der Oxidfilm 14 Grund dafür ist, daß eine Temperaturbehandlung in Sauerstoffatmosphäre keine Agglomeration im Titan-Silicidfilm 13 hervorruft, da dieser Film bereits ausgebildet ist, bevor der Titan-Silicidfilm erweicht und fließt.
Das in Fig. 6 dargestellte Diagramm zeigt experimentelle Daten zur Verifizierung des zusammenhaltenden Effekts durch Bildung des Oxidfilms 14 zur Verhinderung von Agglomeration in dem Ti­ tan-Silicidfilm 13. Die Daten aus diesem Diagramm zeigen Er­ gebnisse hinsichtlich einer Agglomeration in dem Titan-Silicid­ film, der mit einer Dicke von 48 nm und einer Wärmebehandlung zwischen 800°C und 900°C mit einer Behandlungsdauer von 30 bis 40 Sekunden ausgebildet worden ist. Die Berechnung der Agg­ lomeration erfolgte durch Messen des Schichtwiderstandes des Titan-Silicidfilms zu vorgegebenen Zeitintervallen der Wärme­ behandlung, wobei ein 200 nm dicker Siliziumdioxidfilm mittels CVD nach thermischer Oxidation aufgebracht war und nachdem das ganze bei 900°C in Stickstoffatmosphäre wärmebehandelt worden war.
Diese Meßergebnisse lassen erkennen, daß bei einer Wärmebehand­ lung in Sauerstoffatmosphäre nach Bildung des Titan-Silicids der Widerstandsanstieg erheblich gedämpft worden ist, was mit der nachfolgenden Wärmebehandlung hätte einhergehen können.
Entsprechend der vorangegangenen Beschreibung läßt sich die Agglomeration im Titan-Silicidfilm 13 beim Tempern, das zum Zu­ rückfließen des als Zwischenschicht dienenden Isolierfilms 8 oder zur thermischen Diffusion bei SAC erforderlich ist, im Rahmen des Herstellprozesses eines Titan-Silicid enthaltenden Salicid-Transistors unterdrücken bzw. eindämmen. Entsprechend läßt sich der elektrische Widerstand in der Gate-Elektrode 3 und den Elektronenquellen-/Elektronensenkenbereichen niedrig halten und der Abfall der Verbindungscharakteristik der Elek­ tronenquellen-/Elektronensenkenbereiche kann ebenso verhindert werden. Folglich wird ein hochleistungsfähiger Salicid-Transi­ stor erhalten.
Obwohl bei dem voranstehend erläuterten Ausführungsbeispiel die Wärmebehandlung in Sauerstoffatmosphäre durch schnelles thermi­ sches Anlassen erfolgt ist, lassen sich die gleichen Effekte durch Anlassen in einem Ofen erreichen. Als Beispiel für das thermische Behandeln bzw. das Anlassen in einem Ofen dient das in Fig. 7 dargestellte Diagramm, das dem in Fig. 6 dargestell­ ten Diagramm ähnelt. Dieses Diagramm beinhaltet den Fall des Anlassens in einem Ofen, wobei nach Bildung eines Titan-Sili­ cidfilms ein 100 nm dicker Siliziumoxidfilm mittels CVD und an­ schließender 30-minütiger Wärmebehandlung bei 800°C in Sauer­ stoffatmosphäre durchgeführt wurde. Sogar dann, wenn die Wärme­ behandlung in Sauerstoffatmosphäre nach Bildung des Sili­ ziumoxidfilms durchgeführt worden ist, ist die Erhöhung des elektrischen Widerstandes aufgrund der nachfolgenden Wärmebe­ handlung bei 900°C vernachlässigbar klein, was bedeutet, daß der Widerstand gegen Agglomeratbildung zugenommen hat. Dies mag daran liegen, daß der Sauerstoff bereits während der ther­ mischen Oxidation durch den Siliziumoxidfilm hindurchdringen kann.
Während das in Fig. 7 dargestellte Diagramm das Beispiel zeigt, in dem thermische Oxidation nach Bildung des Siliziumdioxid­ films auf der Oberfläche des Titan-Silicidfilms auftritt, ist erkannt worden, daß dasselbe charakteristische Verhalten auch dann erhalten wird, wenn der Siliziumoxidfilm mit Phosphor oder Bor dotiert wird, wie dies beispielsweise bei PSG (Phosphorus Doped Silicate Glass) oder BPSG (Boron an Phosphorus Doped Si­ licate Glass) der Fall ist.
Obwohl sich das voranstehende Ausführungsbeispiel auf einen Titansilicid verwendenden Salicid- Transistor bezogen hat, ist die vorliegende Erfindung auf ein solches Anwendungsbeispiel nicht begrenzt.
Beispielsweise ist es auch möglich, das Titansilicid lediglich entweder auf der Oberfläche der Gate-Elektrode oder den Elek­ tronenquellen-/Elektronensenkenbereichen eines MOS-Feldef­ fekttransistors auszubilden. In diesem Falle sollte dann, wenn ein Titanfilm aufgetragen ist, auf den Siliziumflächen, auf denen die Anordnung des Titansilicids nicht erforderlich ist, eine Maske vorgesehen werden.
Desweiteren läßt sich die erfindungsgemäße Schichtstruktur beim Aufbau einer Bitleitung in einer Speicherzelle mit geschichteten Kondensatorplatten gemäß der Darstellung in Fig. 8 einsetzen. Die Speicherzelle mit den ge­ schichteten Kondensatorplatten dient beispielsweise zur Verwen­ dung in einer DRAM-Speicherzelle. Bei einer solchen in Fig. 8 gezeigten Speicherzelle wird elektrische Ladung zwischen der unteren Elektrode 23 und der oberen Elektrode 25 gespeichert. Die untere Elektrode 23 ist derart ausgebildet, daß sie mit der mit Fremdatomen dotierten Diffusionsschicht 22a Kontakt auf­ weist, die auf der Hauptfläche des Siliziumsubstrats 21 durch Diffusion ausgebildet ist. Die obere Elektrode 25 ist derart ausgebildet, daß zwischen der oberen Elektrode 25 und der unte­ ren Elektrode 23 der die gespeicherte Ladung isolierende Iso­ lierfilm 24 angeordnet ist. Der so gebildete Kondensatorbereich ist durch den die Vorrichtung isolierenden Bereich 26 separiert und mit dem als Zwischenschicht dienenden Isolierfilm 27 be­ deckt. Eine Mehrzahl von Kondensatorbereichen sind ausgebildet, die durch die Wortleitung 28 und die Bitleitung 29 miteinander verbunden sind. Obwohl zur Bildung der Bitleitung 29 eine Alu­ miniumleitung oder dgl. allgemein verwendet wird, besteht eine starke Nachfrage nach der Anwendung von Titan-Silicid aufgrund des geringen elektrischen Widerstands und der Feuerfesteigen­ schaften. Wenn die Bitleitung aus Titan-Silicid gebildet wird, wird zunächst ein polykristalliner Siliziumfilm mittels CVD oder dgl. in einem Bereich ausgebildet, der mittels dem als Zwischenschicht dienenden Isolierfilm 27 bedeckt ist, wo näm­ lich die Bitleitung 29 gebildet werden soll. Anschließend wird ein Titanfilm mit vorgegebener Dicke auf diesem polykritallinen Siliziumfilm mittels Sputtern oder dgl. aufgebracht und an­ schließend erfolgt eine Wärmebehandlung bei einer Temperatur zwischen 600°C und 700°C in Stickstoffatmosphäre über einen vorgegebenen Zeitraum hinweg, damit der Titan-Silicidfilm 29a gebildet wird. Unter dem Titan-Silicidfilm 29a verbleibt der polykristalline Siliziumfilm 29c ohne gänzlich silizidiert zu sein. Anschließend erfolgt eine zusätzliche Wärmebehandlung in einem Temperaturbereich zwischen 600°C und 1000°C (vorzugsweise zwischen 800°C und 900°C) in Sauerstoffatmo­ sphäre, wodurch ein Oxidfilm 29b, beispielsweise TiOx, SiO2 auf der Oberfläche des Titan-Silicids 29a gebildet wird. Zur Verringerung des Übergangswiderstands an der Kontaktfläche zwi­ schen der Bitleitung 29 und der mit Fremdatomen dotierten Schicht 22b ist nach Bildung der Bitleitung 29 und der mit Fremdatomen dotierten Diffusionsschicht 22b ein Tempern im Tem­ peraturbereich zwischen 800°C und 1000°C erforderlich. Wenn desweiteren der nächste, als Zwischenschicht dienende Iso­ lierfilm über der Bitleitung ausgebildet wird, wird üblicher­ weise zum Einebnen des Isolierfilms eine Temperaturbehandlung bei hoher Temperatur durchgeführt. Wenn der Oxidfilm 29b noch nicht ausgebildet ist, wird beim Tempern in dem Titan-Silicid­ film Agglomeration auftreten. Dies führt zu einer Erhöhung des elektrischen Widerstandswerts in der Bitleitung 29 und verrin­ gert die Leistungsfähigkeit der Speicherzelle. In diesem Falle ermöglicht die Anwendung der vorliegenden Erfindung die Her­ stellung einer Speicherzelle mit guter Qualität, wobei das er­ findungsgemäße Titan-Silicid verwendet wird.
Desweiteren ist es möglich, das erfindungsgemäße Titan-Silicid bei der Herstellung von Zwischenverbindungen in einer flachen Struktur eines komplementären MOS-Transistors oder dgl. oder bei anderen allgemeinen Zwischenverbindungen in einem Halblei­ terschaltkreis zu verwenden, wo anschließendes Tempern erfor­ derlich ist. Folglich genügt die vorliegende Erfindung im wei­ testen Sinne den industriellen Anforderungen hinsichtlich Ti­ tan-Silicid mit geringem elektrischen Widerstand, das bei Zwi­ schenverbindungen von Halbleitervorrichtungen mit hohem Inte­ grationsgrad, der täglich voranschreitet, angewendet werden kann.
Obwohl die vorliegende Erfindung gemäß der voranstehenden Be­ schreibung detailliert erörtert worden ist, dient die Beschrei­ bung der Ausführungsbeispiele lediglich der Illustration und be­ schränkt die erfindungsgemäße Lehre nicht. Die erfindungsgemäße Lehre ist ausschließlich durch die Schutzansprüche vorgegeben und dadurch begrenzt.

Claims (21)

1. Verfahren zur Herstellung einer Titan­ silicid-Isolierschicht-Schichtstruktur mit folgenden Verfahrensschritten:
Aufbringen von Titan auf eine Oberfläche, vorzugsweise auf eine Siliziumkristalloberfläche, zur Ausbildung eines Titanfilms (12) mit vorgegebener Dicke;
Wärmebehandlung des Titanfilms (12) in einer Oxidation verhindernden Atmosphäre zur Ausbildung eines Titansilicid­ films (13);
Wärmebehandlung bei Temperaturen zwischen 600°C und 1000°C über einen vorgegebenen Zeitraum in Sauerstoff enthal­ tender Atmosphäre zur Oxidation der Oberfläche des Titansili­ cidfilms (13),
Aufbringen einer Isolierschicht (8) und Tempern der Schichtstruktur.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die in einer bestimmten Atmosphäre erfolgende Wärmebehandlung des Titanfilms (12) in Stickstoffatmosphäre oder in Argonatmosphäre erfolgt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß auf der Oberfläche des Titan-Silicidfilms (13) ein Isolier­ film (8) mittels CVD aufgebracht wird und daß dies nach dem Ausbilden des Titan-Silicidfilms (13) und vor dem Oxidieren der Oberfläche des Titansilicidfilms (13) erfolgt.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß nach dem Aufbringen des Isolierfilms (8) der Titansilicidfilm (13) oxidiert wird.
5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der Isolierfilm (8) aus Siliziumoxid, aus mit Phosphor do­ tiertem Silikatglas oder aus Bor- oder Phosphor-Silikatglas be­ steht.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekenn­ zeichnet, daß das Titan, das nach der Bildung des Titansili­ cidfilms (13) nicht zu einem Silicid umgewandelt ist, entfernt wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekenn­ zeichnet, daß es sich bei der Siliziumkristalloberfläche, auf der der Titansilicidfilm (13) ausgebildet worden ist, um die Oberfläche einer Silizium-Gate-Elektrode (3) eines MOS-Feldef­ fekttransistors handelt.
8. Verfahren nach einem der Ansprüche 1 bis 6, dadurch ge­ kennzeichnet, daß es sich bei der Siliziumkristalloberfläche, auf der der Titansilicidfilm (13) ausgebildet worden ist, um eine Oberfläche einer einen Elektronenquellen­ /Elektronensenkenbereich eines MOS-Feldeffekttransistors bil­ dende Oberfläche einer Diffusionsschicht (5) handelt.
9. Verfahren nach Anspruch 3 und ggf. einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß in dem Isolierfilm (8) Kon­ taktöffnungen (9) ausgebildet werden, daß die Kontaktöffnungen (9) einen Teil des Titansilicidfilms (13) freilegen, daß die Kontaktöffnungen (9) mit Fremdatomen dotiert werden und daß in den Kontaktöffnungen (9) eine metallische Verbindungsschicht (11) gebildet wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch ge­ kennzeichnet, daß nach der thermischen Oxidation des Titansi­ licidfilms (13) eine Wärmebehandlung bei mindestens 800°C er­ folgt.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die Temperaturbehandlung nach dem Dotieren der Kontaktöffnungen (9) und/oder nach der Bildung der metallischen Zwischenschicht (11) in der Kontaktöffnung (9) erfolgt.
12. Verfahren nach einem der Ansprüche 1-11, gekennzeichnet durch den Schritt des Bildens eines polykristallinen Siliziumfilms auf einem Substrat (21) oder auf einer Oberfläche eines Isolierfilms (27) zum Erhalt eines vorgegebenen Musters vor dem Schritt des Aufbringens von Titan.
13. Verfahren zur Verbesserung der elektrischen Eigenschaften einer Titansilicid-Isolierschicht-Schichtstruktur nach Anspruch 4, gekennzeichnet durch folgende Verfahrens­ schritte:
Schaffung einer Sauerstoff enthaltenden Atmosphäre, die mit dem thermisch stabilen Metallsilizidfilm (13, 29a) Kontakt aufweist;
Wärmebehandlung des thermisch stabilen Metall-Silicid­ films (13, 29a) bei Temperaturen zwischen 600°C und 1000°C über einen Zeitraum von mindestens 30 Sekunden und höchstens 10 Minuten, wobei auf dem thermisch stabilen Metall-Silicidfilm ein Oxidfilm gebildet wird, der bei diesen Temperaturen fest ist.
14. Verfahren zur Verbesserung der elektrischen Eigenschaften einer Titansilicid-Isolierschicht-Schichtstruktur nach Anspruch 3, bei gekennzeichnet durch fol­ gende Verfahrensschritte:
Schaffung einer Sauerstoff enthaltenden Atmosphäre, die mit dem thermisch stabilen Metallsilicidfilm (13, 29a) Kontakt aufweist;
Wärmebehandlung des thermisch stabilen Metallsilicid­ films (13, 29a) bei Temperaturen zwischen 600°C und 1000°C über einen Zeitraum von mehreren Minuten bis einigen Stunden, wobei auf dem thermisch stabilen Metallsilicidfilm (13, 29a) ein Oxidfilm gebildet wird, der bei diesen Temperaturen fest ist und wobei dieser Oxidfilm die Agglomeration des thermisch stabilen Metallsilicidfilms (13, 29a) verhindert.
15. Titansilicid-Isolierschicht-Schichtstruktur, mit einem Titansilicidfilm (13, 29a) auf einer Siliziumkristalloberfläche und einer auf einer Oberfläche des Titansilicidfilms (13, 29a) durch thermische Oxidation ausgebildeten Oxidfilm (14, 29b).
16. Titansilicid-Isolierschicht-Schichtstruktur nach Anspruch 15, dadurch gekennzeichnet, daß der Oxidfilm (14, 29b) aus Titan­ oxid (TiOx) und/oder aus Siliziumdioxid besteht.
17. Titansilicid-Isolierschicht-Schichtstruktur nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß auf der Oberfläche des Oxidfilms (14, 29b) ein Isolierfilm (8) ausgebildet ist.
18. Titansilicid-Isolierschicht-Schichtstruktur nach einem der An­ sprüche 15 bis 17, dadurch gekennzeichnet, daß die Siliziumkri­ stalloberfläche eine Oberfläche einer Gate-Elektrode (3) eines MOS-Feldeffekttransistors ist.
19. Titansilicid-Isolierschicht-Schichtstruktur nach einem der An­ sprüche 15 bis 17, dadurch gekennzeichnet, daß die Siliziumkri­ stalloberfläche eine Oberfläche eines Elektronenquellen­ /Elektronensenkenbereichs eines MOS-Feldeffekttransistors ist.
20. Titansilicid-Isolierschicht-Schichtstruktur nach einem der An­ sprüche 15 bis 17, dadurch gekennzeichnet, daß die Siliziumkri­ stalloberfläche eine Oberfläche einer auf einem Substrat oder einer Oberfläche eines Isolierfilms ausgebildeten polykristal­ linen Siliziumschicht mit vorgegebenem Muster ist.
21. Halbleitervorrichtung gekennzeichnet durch eine Titansilicid-Isolierschicht-Schichtstruktur nach einem der Ansprüche 15-20.
DE4022398A 1989-07-14 1990-07-13 Thermisch stabiles titan-silicid und verfahren zu dessen herstellung Granted DE4022398A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1183221A JPH0758773B2 (ja) 1989-07-14 1989-07-14 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
DE4022398A1 DE4022398A1 (de) 1991-01-24
DE4022398C2 true DE4022398C2 (de) 1993-09-02

Family

ID=16131911

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4022398A Granted DE4022398A1 (de) 1989-07-14 1990-07-13 Thermisch stabiles titan-silicid und verfahren zu dessen herstellung

Country Status (3)

Country Link
US (1) US6198143B1 (de)
JP (1) JPH0758773B2 (de)
DE (1) DE4022398A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10056866A1 (de) * 2000-11-16 2002-06-13 Advanced Micro Devices Inc Verfahren zur Bildung einer Ätzstoppschicht während der Herstellung eines Halbleiterbauteils

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0517288B1 (de) * 1991-04-29 1996-04-10 Koninklijke Philips Electronics N.V. Erhöhung der Diffusionsbarriere einer Metallisierungsstruktur geeignet zur Herstellung von Halbleiterbauelementen
JP2611726B2 (ja) * 1993-10-07 1997-05-21 日本電気株式会社 半導体装置の製造方法
JP2699845B2 (ja) * 1993-12-22 1998-01-19 日本電気株式会社 半導体装置の製造方法
US6200871B1 (en) * 1994-08-30 2001-03-13 Texas Instruments Incorporated High performance self-aligned silicide process for sub-half-micron semiconductor technologies
TW374196B (en) * 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
US6028002A (en) * 1996-05-15 2000-02-22 Micron Technology, Inc. Refractory metal roughness reduction using high temperature anneal in hydrides or organo-silane ambients
FR2760563A1 (fr) * 1997-03-07 1998-09-11 Sgs Thomson Microelectronics Pseudofusible et application a un circuit d'etablissement d'une bascule a la mise sous tension
US6348411B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method of making a contact structure
KR100304962B1 (ko) * 1998-11-24 2001-10-20 김영환 텅스텐비트라인형성방법
JP3472738B2 (ja) * 1999-12-24 2003-12-02 Necエレクトロニクス株式会社 回路製造方法、半導体装置
JP2002043564A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp サリサイドトランジスタの製造方法、半導体記憶装置および半導体装置
US20030168730A1 (en) * 2002-03-08 2003-09-11 Howard Davidson Carbon foam heat exchanger for integrated circuit
WO2006061764A1 (en) * 2004-12-06 2006-06-15 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device and semiconductor device obtained by using such a method
US7485934B2 (en) * 2005-10-25 2009-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated semiconductor structure for SRAM cells
JP5022614B2 (ja) * 2006-03-20 2012-09-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5653577B2 (ja) * 2007-08-31 2015-01-14 アイメックImec ゲルマナイド成長の改良方法およびそれにより得られたデバイス
JP2011176348A (ja) * 2011-04-25 2011-09-08 Renesas Electronics Corp 半導体装置
FR2990295B1 (fr) * 2012-05-04 2016-11-25 St Microelectronics Sa Procede de formation de contacts de grille, de source et de drain sur un transistor mos
US9511585B2 (en) 2013-07-12 2016-12-06 Hewlett-Packard Development Company, L.P. Thermal inkjet printhead stack with amorphous thin metal protective layer
EP2978608B1 (de) 2013-07-12 2021-05-19 Hewlett-Packard Development Company, L.P. Thermotintenstrahldruckkopfstapel mit dünnem amorphem metallwiderstand
US10177310B2 (en) 2014-07-30 2019-01-08 Hewlett Packard Enterprise Development Lp Amorphous metal alloy electrodes in non-volatile device applications

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4276557A (en) * 1978-12-29 1981-06-30 Bell Telephone Laboratories, Incorporated Integrated semiconductor circuit structure and method for making it
JPS62113421A (ja) * 1985-11-13 1987-05-25 Toshiba Corp 半導体装置の製造方法
JPS6390126A (ja) * 1986-10-03 1988-04-21 Hitachi Ltd 半導体電極の形成方法
US4905073A (en) * 1987-06-22 1990-02-27 At&T Bell Laboratories Integrated circuit with improved tub tie
JPS644069A (en) * 1987-06-26 1989-01-09 Oki Electric Ind Co Ltd Manufacture of semiconductor device
US4818715A (en) * 1987-07-09 1989-04-04 Industrial Technology Research Institute Method of fabricating a LDDFET with self-aligned silicide
US4907048A (en) * 1987-11-23 1990-03-06 Xerox Corporation Double implanted LDD transistor self-aligned with gate
US4949136A (en) * 1988-06-09 1990-08-14 University Of Connecticut Submicron lightly doped field effect transistors
US4859278A (en) * 1988-08-11 1989-08-22 Xerox Corporation Fabrication of high resistive loads utilizing a single level polycide process
JPH0258874A (ja) * 1988-08-24 1990-02-28 Nec Corp 半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10056866A1 (de) * 2000-11-16 2002-06-13 Advanced Micro Devices Inc Verfahren zur Bildung einer Ätzstoppschicht während der Herstellung eines Halbleiterbauteils
DE10056866C2 (de) * 2000-11-16 2002-10-24 Advanced Micro Devices Inc Verfahren zur Bildung einer Ätzstoppschicht während der Herstellung eines Halbleiterbauteils

Also Published As

Publication number Publication date
JPH0346323A (ja) 1991-02-27
DE4022398A1 (de) 1991-01-24
US6198143B1 (en) 2001-03-06
JPH0758773B2 (ja) 1995-06-21

Similar Documents

Publication Publication Date Title
DE4022398C2 (de)
DE19829300B4 (de) Ferroelektrische Speichereinrichtung mit elektrischer Verbindung zwischen einer unteren Kondensatorelektrode und einem Kontaktstopfen sowie Verfahren zu deren Herstellung
DE19950708C2 (de) Verfahren zum Bilden von selbstjustierenden Cobaltsilicid-Schichten mit lokal unterschiedlicher Schichtdicke
DE3311635C2 (de)
DE4010618C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE10014315B4 (de) Verfahren zum Herstellen eines Halbleiterspeichers
DE3334333A1 (de) Verfahren zur herstellung eines mos-einrichtung mit selbstjustierten kontakten
DE102004056022A1 (de) Verfahren zur Bildung eines Nickelsalicids und Verfahren zur Herstellung eines Halbleiterbauelements unter Verwendung desselben
DE3122437A1 (de) Verfahren zum herstellen eines mos-bauelements
DE19524027C2 (de) Halbleitervorrichtung und zugeordnetes Herstellungsverfahren
DE3931127C2 (de) Verfahren zum Herstellen einer Halbleitereinrichtung
DE3625860A1 (de) Halbleitervorrichtung mit einem kontakt und vorrichtung zur herstellung derselben
DE3109074C2 (de)
DE10208904B4 (de) Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement
DE4244115C2 (de) Halbleitervorrichtung und Verfahren zum Herstellen der Halbleitervorrichtung
DE10056866C2 (de) Verfahren zur Bildung einer Ätzstoppschicht während der Herstellung eines Halbleiterbauteils
DE4122712C2 (de) Halbleitervorrichtung mit einer Elektrode vom MIS-Typ
DE3446643C2 (de)
DE10156442A1 (de) Halbleitervorrichtung
DE10238774A1 (de) Halbleitervorrichtung
DE10214065B4 (de) Verfahren zur Herstellung eines verbesserten Metallsilizidbereichs in einem Silizium enthaltenden leitenden Gebiet in einer integrierten Schaltung
DE3000121A1 (de) Verfahren zur herstellung einer mos-halbleitereinrichtung mit selbstjustierten anschluessen
DE4411851A1 (de) Halbleitervorrichtung mit Grabenisolationsstruktur und Herstellungsverfahren dafür
DE102005022840B3 (de) Verfahren zum Herstellen von Kontaktstrukturen für DRAM-Halbleiterspeicher
DE4443593C2 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
8339 Ceased/non-payment of the annual fee