DE3807788A1 - Verfahren zum herstellen einer halbleitereinrichtung - Google Patents

Verfahren zum herstellen einer halbleitereinrichtung

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Description

Die Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitereinrichtung, und insbesondere bezieht sie sich auf eine Verbesserung der Stufenbedeckung eines isolierenden Zwischenschichtfilmes, der einen Stufenabschnitt auf der Ober­ fläche eines Substrates bedeckt.
Fig. 1 ist eine Draufsicht, die einen allgemeinen dynamischen RAM zeigt, und Fig. 2 ist eine Querschnittsansicht entlang der Linie II-II in Fig. 1.
Bezugnehmend auf die Fig. 1 und 2 wird die Struktur einfach beschrieben.
Diffundierte Störstellenbereiche, die als Source-Bereich 19 und Drain-Bereich 10 dienen, sind in einem Feldbereich eines Halbleitersubstrates 11 gebildet, und eine als Kondensator die­ nende Elektrodenschicht 13 ist auf einem Teil des Drain-Berei­ ches 10 durch einen isolierenden Film 12 gebildet. Zusätzlich ist eine Gate-Elektrode 17 eines Transistors auf einem als Ka­ nalbereich zwischen dem Source-Bereich 19 und dem Drain-Bereich 10 dienenden Abschnitt durch einen isolierenden Film gebildet. Die gesamte Hauptoberfläche des Halbleitersubstrates 11 ein­ schließlich der Elektrodenschicht 13 und der Gate-Elektrode 17 ist mit einem isolierenden Zwischenschichtfilm 14 bedeckt. Eine als Bit-Leitung dienende Elektrodenverbindung 16 ist auf dem isolierenden Zwischenschichtfilm 14 gebildet und mit dem Source-Bereich 19 durch ein in dem isolierenden Zwischenschicht­ film 14 vorgesehenen Kontaktloch 20 verbunden. Zusätzlich ist ein obenliegender isolierender Film 15 zum Schützen der Ober­ fläche der Einrichtung auf der gesamten Oberfläche des isolie­ renden Zwischenschichtfilmes 14 einschließlich der Elektroden­ verbindung 16 gebildet. Der isolierende Zwischenschichtfilm 14 führt eine wichtige Funktion aus, indem er nicht nur die Gate- Elektrode 17 oder ähnliches von der Elektrodenverbindung 16 isoliert, sondern indem er ebenfalls den Effekt einer konkaven/ konvexen Form der Gate-Elektrode 17 oder ähnlichem, die auf dem Halbleitersubstrat 11 gebildet sind, reduziert.
Somit wurde bei einem Verfahren zum Herstellen einer Halblei­ tereinrichtung ein Vorgehen zum Verbessern der Stufenbedeckung zum Verbessern der Zuverlässigkeit einer in dem Schlußprozeß gebildeten Elektrodenverbindung und zum Verbessern der Ausbeute der Herstellung gewählt. Bei diesem Vorgehen wird allgemein eine Technik benutzt, bei der ein isolierender Zwischenschichtfilm in einem konkaven/konvexen Abschnitt auf dem Substrat durch ein CVD-Verfahren oder ähnliches gebildet wird und dann durch eine Wärmebehandlung erweicht wird, so daß die Stufenbedeckung um den Abschnitt verbessert wird. Die Wärmebehandlung wird durch Wärmen durch einen elektrischen Ofen in vielen Fällen durch­ geführt. Da in der letzten Zeit jedoch Halbleiterelemente fein­ strukturiert worden sind, ist es begonnen worden, eine Lampen­ glühtechnik mit einer guten Steuereigenschaft der Wärmebehand­ lung zu benutzen.
Fig. 3A bis 3C sind Querschnittsansichten spezieller Prozesse des Herstellungsverfahrens.
Unter Bezugnahme auf Fig. 3A bis 3C wird das Herstellungsver­ fahren jetzt beschrieben.
In Fig. 3A ist eine als Gate-Elektrode eines MOS-Transistors dienende Polysilizium-(polykristallines Silizium)-Schicht 3 a auf einem Halbleitersubstrat 1, das z.B. aus Silizium gebildet ist, durch einen als isolierenden Gate-Film dienenden Oxidfilm 2 a gebildet. Störstellenimplantierte Schichten 5 a sind in dem Halbleitersubstrat 1 auf beiden Seiten des Oxidfilmes 2 a und der Polysiliziumschicht 3 a als Bereiche mit darin implantierten Störstellen gebildet, und unterliegende Oxidfilme 6 zum Schützen des Substrates werden auf den störstellenimplantierten Schichten 5 a gebildet.
Als nächstes wird in Fig. 3B ein z.B. aus PSG (Phosphorsilikat­ glas) gebildeter isolierender Zwischenschichtfilm 7 a über den unterliegenden Oxidfilmen 6 einschließlich der Polysilizium­ schicht 3 a durch den CVD-Prozeß zum Schützen derselben gebildet. In diesem Zustand wird der isolierende Zwischenschichtfilm 7 a entsprechend der Stufenanordnung der Polysiliziumschicht 3 a gebildet.
Schließlich wird in Fig. 3C eine Wärmebehandlung durch strah­ lende Infrarotstrahlen 8 als eine Wärmequelle durch die Lampen­ glühtechnik durchgeführt. Folglich wird der isolierende Zwi­ schenschichtfilm 7 a in einen isolierenden Zwischenschichtfilm 7 b durch Verbessern seiner Stufenbedeckung geändert, und die störstellenimplantierten Schichten 5 a werden in störstellen­ diffundierte Schichten 5 b durch Diffusion von Störstellen durch Wärme geändert.
Da in dem oben beschriebenen Herstellungsverfahren der durch das CVD-Verfahren gebildete isolierende Zwischenschichtfilm, wie PSG, im allgemeinen eine verschlechterte Temperaturanstiegs­ eigenschaft hat, da dessen Infrarotstrahlenabsorptionskoeffi­ zient klein ist, ist eine deutlich höhere Temperaturerwärmung nötig, um ausreichend die Stufenbedeckung des isolierenden Zwi­ schenschichtfilmes zu erzielen. Selbst wenn daher die Lampen­ glühtechnik benutzt wird, wird schließlich die gleiche Menge von Wärme benötigt im Vergleich mit der Benutzung eines elektri­ schen Ofens. Als Resultat expandieren oder dehnen sich die stör­ stellendiffundierten Schichten mehr als nötig aus, was deutlich ein Element daran hindert, mit einer feinen Struktur versehen zu werden.
In einem Artikel von J.S. Mercier u.a. mit dem Titel "Rapid Isothermal Fusion of BPSG Films", REVIEW of MRS (Material Research Society), Nr. 52, Seiten 251 bis 258, 1985, wird die Stufenbedeckung, die auf Rückfluß eines Borphosphorsilikatglas­ (BPSG)-Films durch einen Lampenglühprozeß basiert, im Vergleich mit dem Rückfluß durch einen elektrischen Ofenglühprozeß unter­ sucht. Diese Druckschrift offenbart jedoch nicht die Lösung des Problemes der vorliegenden Erfindung. Insbesondere wird nach der Offenbarung nicht verhindert, daß sich die störstellen­ diffundierten Schichten übermäßig ausdehnen, wenn die Lampen­ glühtechnik benutzt wird, und es wird kein Verfahren zum Ver­ hindern dessen vorgeschlagen. Weiterhin schlägt die Offenbarung kein Verfahren vor, das die Eigenschaften eines Halbleitersub­ strates daran hindert, durch hohe Temperaturaufheizung sich zu ändern, wenn der Lampenglühprozeß benutzt wird.
Es ist daher Aufgabe der Erfindung, ein Herstellungsverfahren für eine Halbleitereinrichtung zu schaffen, mit dem die oben aufgeführten Nachteile verhindert werden oder zumindest ver­ ringert werden, insbesondere ist es Aufgabe, ein Verfahren zu schaffen, bei dem der Effekt auf die Halbleitereinrichtung ver­ ringert wird, wenn die Stufenbedeckung eines isolierenden Zwi­ schenschichtfilmes verbessert wird, bei dem die in der Wärme­ behandlung benötigte Wärmemenge verringert wird, wenn die Stu­ fenbedeckung eines isolierenden Zwischenschichtfilmes verbes­ sert wird, bei dem die Temperatur bei dem benötigten Abschnitt lokal erhöht wird, wenn die Stufenbedeckung eines isolierenden Zwischenschichtfilmes verbessert wird, das zu einer hohen Inte­ grationsdichte der Einrichtung beitragen kann und durch das Störstellen daran gehindert werden können, übermäßig in ein störstellenimplantiertes Gebiet zu diffundieren.
Erfindungsgemäß wird die obige Aufgabe gelöst durch ein Verfah­ ren zum Herstellen einer Halbleitereinrichtung, bei der ein Stufenabschnitt auf der Oberfläche eines Halbleitersubstrates mit einem isolierenden Zwischenschichtfilm bedeckt wird, das einen ersten Schritt des Vorbereitens eines Halbleitersubstrates mit einer Hauptoberfläche, einen zweiten Schritt des Formens des Stufenabschnittes auf der Hauptoberfläche des Halbleiter­ substrates, einen dritten Schritt des Bedeckens von mindestens einem Teil des Stufenabschnittes mit einem Material, das einen hohen Infrarotstrahlenabsorptionskoeffizienten aufweist, einen vierten Schritt des Bildens eines isolierenden Zwischenschicht­ filmes auf der Hauptoberfläche des Halbleitersubstrates ein­ schließlich des mit dem Material bedeckten Stufenabschnittes und einen fünften Schritt des Durchführens einer Wärmebehandlung durch Einstrahlen von Infrarotstrahlen in den isolierenden Zwi­ schenschichtfilm aufweist.
Nach einer speziellen Ausbildung der Erfindung weist das Ver­ fahren zur Herstellung einer Halbleitereinrichtung weiterhin einen sechsten Schritt des Implantierens von Störstellen in die Hauptoberfläche des Halbleitersubstrates, die offenliegt, auf, indem der Stufenabschnitt als Maske benutzt wird, wobei die implantierten Störstellen in das Halbleitersubstrat durch die Wärmebehandlung des fünften Schrittes eindiffundiert werden.
Da das Verfahren zum Herstellen der Halbleitereinrichtung die oben beschriebenen Schritte aufweist, wird keine große Wärme­ menge zum Verbessern der Stufenbedeckung des isolierenden Zwi­ schenschichtfilmes benötigt, der Effekt auf die Halbleiterein­ richtung selbst wird verringert. Nach einer weiteren Ausbildung werden die Störstellen nicht im Exzeß in einen störstellenim­ plantierten Bereich diffundiert, da die Temperatur eines für die Wärmebehandlung benötigten Abschnittes nur lokal angehoben wird, dadurch wird zu einer hohen Integrationsdichte der Ein­ richtung beigetragen.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Draufsicht auf einen dynamischen RAM vom MOS-Typ;
Fig. 2 eine Querschnittsansicht entlang einer Linie II-II, wie sie in Fig. 1 gezeigt ist;
Fig. 3A bis 3C schematische Diagramme von Herstellungspro­ zessen in einem Herstellungsverfahren;
Fig. 4A bis 4D schematische Diagramme von Herstellungspro­ zessen gemäß einer erfindungsgemäßen Ausfüh­ rungsform; und
Fig. 5A bis 5D schematische Diagramme von Herstellungsver­ fahren gemäß einer anderen erfindungsgemäßen Ausführungsform.
Die Fig. 4A bis 4D sind Diagramme, die schematisch Herstel­ lungsprozesse gemäß einer Ausführungsform der Erfindung dar­ stellen.
Unter Bezugnahme auf die Fig. 4A bis 4D wird jetzt ein er­ findungsgemäßes Herstellungsverfahren beschrieben.
In Fig. 4A wird gezeigt, daß ein als Gate-Isolierfilm eines MOS-Transistors dienender Oxidfilm 2 auf ein aus z.B. Silizium gebildetes Halbleitersubstrat 1 durch einen thermischen Oxida­ tionsprozeß oder ähnliches aufgewachsen wird, und dann wird eine als Gate-Elektrode dienende Polysiliziumschicht 3 darauf durch ein CVD-Verfahren reduzierten Druckes oder ähnliches ab­ geschieden. Dann wird eine wärmefeste bzw. feuerfeste Metall­ (im folgenden als R-Metall bezeichnet)-Schicht 4 aus z.B. Titan auf der Polysiliziumschicht 3 durch ein Zerstäubungsverfahren, ein Verdampfungsverfahren, ein selektives CVD-(Chemical Vapor Deposition)-Verfahren von wärme- bzw. feuerfestem Metall oder ähnlichem abgeschieden. Das selektive CVD-Verfahren von wärme­ bzw. feuerfestem Metall ist in dem Artikel mit dem Titel "SELECTIVE TUNGSTEN SILICIDE FOR VLSI APPLICATIONS" in IEDM TECHNICAL DIGEST, Seiten 213 bis 216, 1987 und in einem Artikel mit dem Titel "A HIGHLY RELIABLE SELECTIVE TUNGSTEN UTILIZING SiH4 REDUCTION FOR VLSI CONTACTS" in IEDM TECHNICAL DIGEST, Seiten 217-220, 1987 beschrieben.
Wie in Fig. 4B gezeigt ist, werden die R-Metallschicht 4 und ähnliches unter Benutzung einer photolithographischen Technik zum Bilden einer Gate-Elektrode mit einem R-Metall 4 a, einem Polysilizium 3 a und einem Oxidfilm 2 a, die eine vorbestimmte Breite aufweisen, bemustert. Störstellenimplantierte Schichten 5 a werden in dem Halbleitersubstrat 1 unter Benutzung der Gate- Elektrode als Maske durch ein Ionenimplantationsverfahren ge­ bildet.
Weiterhin wird, wie in Fig. 4C gezeigt ist, ein unterliegender Oxidfilm 6 zum Schützen eines Substrates auf den störstellen­ implantierten Schichten 5 a gebildet, und dann wird ein z.B. aus PSG gebildeter isolierender Zwischenschichtfilm 7 a über dem Ganzen einschließlich des Gate-Elektrodenabschnitts durch ein CVD-Verfahren oder ähnliches gebildet.
Wenn der isolierende Zwischenschichtfilm 7 a gebildet ist, ent­ spricht dessen Form der Stufenanordnung des Gate-Elektrodenab­ schnitts, wie er in Fig. 4C gezeigt ist. Somit wird die Wärme­ behandlung zum Verbessern der Stufenbedeckung des isolierenden Zwischenschichtfilmes 7 a durchgeführt, wobei die Wärmebehand­ lung unter Benutzung eines Lampenglühprozesses mit Infrarot­ strahlen durchgeführt wird. Bei der gewöhnlichen Wärmebehandlung durch einen elektrischen Ofen wird eine Atmosphäre bei einer hohen Temperatur von mehr als 900°C zum Verbessern der Stufen­ abdeckung benötigt. Wenn der Lampenglühprozeß mit Infrarotstrah­ len benutzt wird, erreicht die Temperaturdifferenz zwischen dem Halbleitersubstrat 1 und der R-Metallschicht 4 a einige Hundert °C, da die R-Metallschicht 4 a einen deutlich hohen Infrarotstrahlenabsorptionskoeffizienten aufweist. Es ist be­ kannt, daß die Differenz größer ist, wenn der isolierende Zwi­ schenschichtfilm 7 a auf eine niedrige Temperatur erwärmt wird. Wenn z.B. die Temperatur des Halbleitersubstrates 1 ungefähr 500°C ist, erreicht die Temperatur der R-Metallschicht 4 a unge­ fähr 700°C. Wenn somit die Temperatur des isolierenden Zwischen­ schichtfilmes 7 a mit der Stufenkonfiguration in der Nähe der R-Metallschicht 4 a örtlich bzw. lokal erhöht wird, werden die Kanten des isolierenden Zwischenschichtfilmes 7 b geglättet, wie es in Fig. 4D gezeigt ist, so daß dessen Stufenbedeckung verbessert wird. Auf der anderen Seite dehnen sich die stör­ stellendiffundierten Schichten 5 b nicht mehr als benötigt aus, was wünschenswert ist, um ein Element mit feiner Struktur zu versehen, d.h., eine hohe Integrationsdichte des Elementes zu erzeugen.
Darauffolgend werden die Schritte wie ein Prozeß zum Formen einer Verbindungselektrode fortgesetzt. Diese sind jedoch nicht mehr Teil der Erfindung oder bekannter Stand der Technik, daher werden sie hier nicht aufgeführt.
Die Fig. 5A bis 5D sind Diagramme, die schematisch das Her­ stellungsverfahren nach einer anderen erfindungsgemäßen Aus­ führungsform zeigen.
Bezugnehmend auf die Fig. 5A bis 5D wird ein Herstellungs­ verfahren gemäß dieser Ausführungsform beschrieben.
In Fig. 5A ist gezeigt, daß ein als Gate-Oxidfilm eines MOS- Transistors dienender Oxidfilm 2 auf einem aus z.B. Silizium gebildeten Substrat 1 durch einen thermischen Oxidationprozeß oder ähnliches aufgewachsen wird, und dann wird Polysilizium 3 a, das als Gate-Elektrode dient, darauf durch ein CVD-Verfahren erniedrigten Druckes oder ähnlichem gebildet und danach das Bemustern unter Benutzung einer photolithographischen Technik. Störstellenimplantierte Schichten 5 a werden in dem Halbleiter­ substrat 1 unter Benutzung der Gate-Elektrode als Maske durch ein Ionenimplantationsverfahren gebildet.
Danach wird, wie in Fig. 5b gezeigt ist, eine R-Metallschicht 4 b auf der gesamten Oberfläche um das Polysilizium 3 a durch ein selektives CVD-Verfahren von wärmebeständigem Metall gebil­ det. In diesem Fall wird das R-Metall nicht auf dem Oxidfilm 2 aufgrund der Eigenschaften des selektiven CVD-Verfahrens mit wärmebeständigem Metall gebildet.
Dann wird der offenliegende Oxidfilm 2 entfernt, und dann wer­ den unterliegende Oxidfilme 6 zum Schützen eines Substrates auf der Hauptoberfläche des Halbleitersubstrates 1 gebildet, wie es in Fig. 5C gezeigt ist. Ein aus z.B. PSG bestehender isolierender Zwischenschichtfilm 7 a wird über das Ganze ein­ schließlich des Gate-Elektrodenabschnitts, der mit der R-Metall­ schicht 4 b bedeckt ist, durch ein CVD-Verfahren oder ähnliches gebildet. In diesem Schritt wird der isolierende Zwischenschicht­ film 7 a entsprechend der Stufenkonfiguration des Gate-Elektro­ denabschnitts gebildet.
Danach wird die Wärmebehandlung unter Benutzung eines Lampen­ glühprozesses mit Infrarotstrahlen durchgeführt, wie es in Fig. 5D gezeigt ist. Wie in dem oben beschriebenen Ausführungsbei­ spiel werden die störstellendiffundierten Schichten 5 b durch den Effekt der R-Metallschicht 4 b daran gehindert, sich mehr als nötig auszudehnen, so daß die Stufenbedeckung des isolie­ renden Zwischenschichtfilmes 7 b sehr effektiv verbessert wird. Da gemäß dieser Ausführungsform die R-Metallschicht 4 b nicht nur auf der oberen Oberfläche des Polysiliziums 3 a, sondern auch auf dessen Seitenoberflächen gebildet wird, wird die Wärme­ behandlung effektiver durchgeführt.
Darauffolgend werden Prozesse, wie ein Prozeß des Bildens einer Elektrodenverbindung, fortgesetzt. Diese gehören jedoch nicht mehr zur vorliegenden Erfindung und sind bekannter Stand der Technik und werden daher nicht aufgeführt.
Obwohl in den oben beschriebenen beiden Ausführungsformen die R-Metallschicht gebildet wird, kann eine wärmebeständige Metall­ verbindung (im folgenden als R-Metallverbindung bezeichnet) und ein anderes Material mit einem hohen Infrarotstrahlenab­ sorptionskoeffizienten benutzt werden, in diesen Fällen kann der gleiche Effekt erzielt werden.
Obwohl in den oben beschriebenen beiden Ausführungsformen Titan als R-Metall benutzt worden ist, kann Wolfram, Molybdän oder Tantal benutzt werden. Ebenfalls können Titansilizid, Wolfram­ silizid, Molybdänsilizid oder Tantalsilizid benutzt werden, wenn sie R-Metallverbindungen sind.
Obwohl in den oben beschriebenen beiden Ausführungsformen eine Verbesserung der Stufenbedeckung um den Gate-Elektrodenabschnitt des MOS-Transistors beschrieben wurde, kann die Erfindung eben­ falls auf eine Verbesserung der Stufenbedeckung des isolieren­ den Zwischenschichtfilmes angewandt werden, der den Stufenab­ schnitt in einem anderen Teil oder ähnliches bedeckt.
Obwohl in den oben beschriebenen beiden Ausführungsformen der unterliegende Oxidfilm eingesetzt worden ist, ist er nicht nö­ tig, das hängt von der Art der Halbleitereinrichtung oder von dem Verfahren zum Bilden eines R-Metalles ab.

Claims (21)

1. Verfahren zum Herstellen einer Halbleitereinrichtung, bei dem ein Stufenabschnitt (3 a) auf der Oberfläche eines Halblei­ tersubstrates (1) mit einem isolierenden Zwischenschichtfilm (7 a) bedeckt wird, gekennzeichnet durch:
  • - Vorbereiten eines Halbleitersubstrates (1) mit einer Haupt­ oberfläche;
  • - Bilden eines Stufenabschnittes (3 a) auf der Hauptoberfläche des Halbleitersubstrates (1);
  • - Bedecken von wenigstens einem Teil des Stufenabschnittes (3 a) mit einem einen hohen Infrarotstrahlenabsorptionsko­ effizienten aufweisenden Material (4 b);
  • - Bilden eines isolierenden Zwischenschichtfilmes (7 a) auf der Hauptoberfläche des Halbleitersubstrates (1) einschließ­ lich des mit dem Material (4 b) bedeckten Stufenabschnittes (3 a); und
  • - Durchführen einer Wärmebehandlung durch Einstrahlen von Infrarotstrahlen (8) in den isolierenden Zwischenschichtfilm (7 a).
2. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 1, gekennzeichnet durch Implantieren von Störstellen (5 a) in die offenliegende Hauptoberfläche des Halbleitersubstrates (1) unter Benutzung des Stufenabschnittes (3 a, 4 b) als Maske, wobei die implantierten Störstellen (5 a) in das Halbleitersub­ strat (1) durch die Wärmebehandlung diffundiert werden.
3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch Bilden eines Oxidfilmes (2) auf der Haupt­ oberfläche des Halbleitersubstrates (1), wobei der Stufenabschnitt (3) auf dem Oxidfilm (2) gebildet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Material (4 b) durch ein selek­ tives Abscheidungsverfahren eines wärmebeständigen Metalles aus der chemischen Dampfphase gebildet wird (CVD-Verfahren).
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Infrarotstrahlen (8) durch einen Glühprozeß einer Infrarotstrahlenlampe gestrahlt werden.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Material (4 b) ein wärmebestän­ diges Metall oder eine wärmebeständige Metallverbindung ist.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das wärmebeständige Metall aus einer Gruppe ausgewählt wird, die Titan, Wolfram, Molybdän und Tantal aufweist.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die wärmebeständige Metallverbin­ dung aus einer Gruppe ausgewählt wird, die Titansilizid, Wolf­ ramsilizid, Molybdänsilizid und Tantalsilizid enthält.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der isolierende Zwischenschichtfilm (7 a) durch ein CVD-Verfahren gebildet wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der isolierende Zwischenschichtfilm (7 a) aus Phosphorsilikatglas (PSG) besteht.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das Halbleitersubstrat aus Silizium gebildet wird, wobei der Stufenabschnitt (3 a) eine Gate-Elektrode eines aus Polysilizium gebildeten MOS-Transistors darstellt.
12. Verfahren zum Herstellen einer Halbleitereinrichtung, bei dem ein Stufenabschnitt auf der Oberfläche eines Halbleitersub­ strates (1) mit einem isolierenden Zwischenschichtfilm (7 a) bedeckt wird, gekennzeichnet durch:
  • - Vorbereiten eines Halbleitersubstrates (1) mit einer Haupt­ oberfläche;
  • - Bilden des Stufenabschnittes (2 a, 3 a), dessen obere Oberflä­ che mit einem einen hohen Infrarotstrahlenabsorptionskoeffi­ zienten aufweisenden Material (4 a) bedeckt ist, auf der Hauptoberfläche des Halbleitersubstrates (1);
  • - Bilden eines isolierenden Zwischenschichtfilmes (7 a) auf der Hauptoberfläche des Halbleitersubstrates (1) einschließ­ lich des Stufenabschnittes (2 a, 3 a); und
  • - Durchführen einer Wärmebehandlung durch Einstrahlen von In­ frarotstrahlen (8) in den isolierenden Zwischenschichtfilm (7 a).
13. Verfahren nach Anspruch 12, gekennzeichnet durch:
  • - Bilden eines Oxidfilmes (2) auf der Hauptoberfläche des Halb­ leitersubstrates (1),
  • - Bilden einer ersten Schicht (3), die als Teil eines Stufen­ abschnittes (3 a) auf dem Oxidfilm (2) dient,
  • - Bilden einer zweiten Schicht (4), die als das Material (4 a) auf der ersten Schicht (3) dient, und
  • - Bemustern des Oxidfilmes (2), der ersten Schicht (3) und der zweiten Schicht (4) und Bilden des mit dem Material (4 a) bedeckten Stufenabschnittes (2 a, 3 a).
14. Verfahren nach Anspruch 12 oder 13, gekennzeichnet durch Implantieren von Störstellen (5 a) in die unbedeckte Hauptoberfläche des Halbleitersubstrates (1) unter Benutzung des Stufenabschnittes (2 a, 3 a, 4 a) als eine Maske, wobei die implantierten Störstellen (5 a) in das Halbleitersub­ strat (1) durch die Wärmebehandlung diffundiert werden.
15. Verfahren nach einem der Ansprüche 12 bis 14, gekennzeichnet durch Bilden eines Oxidfilmes (6) auf der Haupt­ oberfläche des Halbleitersubstrates (1), wobei ein Abschnitt, in dem der Stufenabschnitt (2 a, 3 a, 4 a) zu bilden ist, ausge­ schlossen bleibt, und der isolierende Zwischenschichtfilm (7 a) auf dem Oxidfilm (6) gebildet wird.
16. Verfahren nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) Silizium ist und daß die erste Schicht (3) durch ein CVD-Verfahren redu­ zierten Druckes gebildetes Polysilizium ist.
17. Verfahren nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, daß die zweite Schicht (4) ein wärme­ beständiges Metall oder eine wärmebeständige Metallverbindung ist, die durch ein Zerstäubungsverfahren (Sputtering-Verfahren), ein Verdampfungsverfahren oder ein selektives CVD-Verfahren eines wärmebeständigen Metalles gebildet wird.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß das wärmebeständige Metall aus der Gruppe, die Titan, Wolfram, Molybdän und Tantal aufweist, aus­ gewählt wird.
19. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß die wärmebeständige Metallverbindung aus einer Gruppe, die Titansilizid, Wolframsilizid, Molybdän­ silizid und Tantalsilizid aufweist, ausgewählt wird.
20. Verfahren nach einem der Ansprüche 12 bis 19, dadurch gekennzeichnet, daß der isolierende Zwischenschichtfilm (7 a) ein durch ein CVD-Verfahren gebildetes Phosphorsilikatglas ist.
21. Verfahren nach einem der Ansprüche 12 bis 20, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) aus Si­ lizium gebildet wird und daß der Stufenabschnitt (2 a, 3 a, 4 a) eine Gate-Elektrode eines aus Polysilizium gebildeten MOS-Tran­ sistors ist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0376479A1 (de) * 1988-11-28 1990-07-04 Kabushiki Kaisha Toshiba Verfahren zum Herstellen einer Halbleitervorrichtung mit einem isolierenden Zwischenschichtfilm aus Phosphorsilikatglas
US5384288A (en) * 1991-07-25 1995-01-24 Texas Instruments Incorporated Method of forming a planarized insulation layer

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4568304B2 (ja) * 2007-06-22 2010-10-27 株式会社東芝 半導体装置の製造方法
JP4568308B2 (ja) * 2007-08-06 2010-10-27 株式会社東芝 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2943153A1 (de) * 1979-10-25 1981-05-07 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von halbleiterbauelementen mit einer aus phosphorhaltigem siliziumdioxid bestehenden passivierungsschicht
DE3614793A1 (de) * 1985-05-25 1986-11-27 Mitsubishi Denki K.K., Tokio/Tokyo Halbleiterbauelement und dessen herstellung

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59169179A (ja) * 1983-03-16 1984-09-25 Hitachi Ltd 半導体集積回路装置
JPS60196960A (ja) * 1984-03-21 1985-10-05 Seiko Epson Corp 半導体装置
JP2575106B2 (ja) * 1985-08-19 1997-01-22 ソニー株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2943153A1 (de) * 1979-10-25 1981-05-07 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von halbleiterbauelementen mit einer aus phosphorhaltigem siliziumdioxid bestehenden passivierungsschicht
DE3614793A1 (de) * 1985-05-25 1986-11-27 Mitsubishi Denki K.K., Tokio/Tokyo Halbleiterbauelement und dessen herstellung

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
IBM-Technical Disclosure Bulletin, Bd. 15, 2. Juli 1972, S.622-623 *
MERCIER, J.S. u.a.: "Rapid Inothermal Fusion of BPSG Films" in Review of MRS (Material Research Society), Nr. 52, 1985, S. 251-258 *
MURARKA, S.P.: "Silicides for VLSI Applications" Verl. Accademic Press, New York 1983, S. 149-161 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0376479A1 (de) * 1988-11-28 1990-07-04 Kabushiki Kaisha Toshiba Verfahren zum Herstellen einer Halbleitervorrichtung mit einem isolierenden Zwischenschichtfilm aus Phosphorsilikatglas
US5384288A (en) * 1991-07-25 1995-01-24 Texas Instruments Incorporated Method of forming a planarized insulation layer

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JPS63221647A (ja) 1988-09-14
DE3807788C2 (de) 1994-09-08

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