JPS60196960A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60196960A JPS60196960A JP5390784A JP5390784A JPS60196960A JP S60196960 A JPS60196960 A JP S60196960A JP 5390784 A JP5390784 A JP 5390784A JP 5390784 A JP5390784 A JP 5390784A JP S60196960 A JPS60196960 A JP S60196960A
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- JP
- Japan
- Prior art keywords
- wiring
- polycrystalline silicon
- layer
- insulation layer
- tungsten
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＬＳＩの高集積及び高信頼性を可能にする半
導体装置に関する。特に微細化バターニング配線及び多
層配線を持つＬ１２工において有効である。
導体装置に関する。特に微細化バターニング配線及び多
層配線を持つＬ１２工において有効である。
従来のＬＳＩにおいて、半導体素子を接続する配線は、
ＡＬまたはＡＬ−８ｉにより形成されていた。ＬＳｒは
高集積化するに伴い、半導体素子を接続する配線数が増
加し、多層配線及び微細バターニング配線が必要になる
。しかしながら、微細化されたｈＬ）！ｉｌ！線上に形
成される０ＶＤＳｉＯ７絶縁層の凹凸の段差が大きく、
ステップカバレージが悪いＡＬ多′層配線では上層にな
るに伴い断線発生が起こりやすくなり歩留りに制限を与
えていた。また微細化されたＡＬ配線の断面積（幅×厚
さ）が小さくなるに伴い、ＬＳＩの動作時にＡＬ配線に
大電流密度の電流が流れエレクトロマイグレーションが
発生し易くなりＬＳＩの信頼性が悪くなる。
ＡＬまたはＡＬ−８ｉにより形成されていた。ＬＳｒは
高集積化するに伴い、半導体素子を接続する配線数が増
加し、多層配線及び微細バターニング配線が必要になる
。しかしながら、微細化されたｈＬ）！ｉｌ！線上に形
成される０ＶＤＳｉＯ７絶縁層の凹凸の段差が大きく、
ステップカバレージが悪いＡＬ多′層配線では上層にな
るに伴い断線発生が起こりやすくなり歩留りに制限を与
えていた。また微細化されたＡＬ配線の断面積（幅×厚
さ）が小さくなるに伴い、ＬＳＩの動作時にＡＬ配線に
大電流密度の電流が流れエレクトロマイグレーションが
発生し易くなりＬＳＩの信頼性が悪くなる。
本発明はかかる従来の欠点を取り除き、配線の断線やエ
レクトロマイグレーションの発生の低減を計り、ＬＳＩ
の高集積化及び高信頼性を可能にする半導体装置を提供
することを目的とする。本発明による半導体装置は、配
線において、下層がステップカバレージ及びＳ１０．と
の密着性の良い多結晶シリコンから成り、バターニング
された該多結晶シリコシ上には、耐エレクトロマイグレ
ーシ３ンに優れたタングステンを選択的に蓄積されて成
ることを特徴としている。
レクトロマイグレーションの発生の低減を計り、ＬＳＩ
の高集積化及び高信頼性を可能にする半導体装置を提供
することを目的とする。本発明による半導体装置は、配
線において、下層がステップカバレージ及びＳ１０．と
の密着性の良い多結晶シリコンから成り、バターニング
された該多結晶シリコシ上には、耐エレクトロマイグレ
ーシ３ンに優れたタングステンを選択的に蓄積されて成
ることを特徴としている。
以下実施例を用いて説明する。
第１図は、従来のＬＳＩの多層ＡＬ配線の断面図である
。
。
絶縁層１上には、第一層のＡＬ配線２が形成され、絶縁
０ＶＤＳｉＯ，層３形戒後、第二層のＡＬ配線４が横切
っている。ＬＳＩが高集積化するに伴い第一層ＡＬ配線
２は微細化され凹凸の段差が大きくなり、ｃＶＤｓｉｏ
□膜３の段差部での堆積が少ないため、０ＶＤＳｉ０，
３の表面には急激な段差が生じる。このため第２層ＡＬ
配線４が第一層ＡＬ２上を横切る時、ＡＬのステップカ
バレージが悪く断線を生じる。またリンを含む二酸化ケ
イ素ＣＰＳＧ）やＡ１１ｌ注入ＰＳＧを高温熱処理して
Ｐ Ｓ Ｇ Ｒ３を平担化するりフロー技術は、ＡＬの
融点が低いため、従来のＡＬ配線では適用ができない。
０ＶＤＳｉＯ，層３形戒後、第二層のＡＬ配線４が横切
っている。ＬＳＩが高集積化するに伴い第一層ＡＬ配線
２は微細化され凹凸の段差が大きくなり、ｃＶＤｓｉｏ
□膜３の段差部での堆積が少ないため、０ＶＤＳｉ０，
３の表面には急激な段差が生じる。このため第２層ＡＬ
配線４が第一層ＡＬ２上を横切る時、ＡＬのステップカ
バレージが悪く断線を生じる。またリンを含む二酸化ケ
イ素ＣＰＳＧ）やＡ１１ｌ注入ＰＳＧを高温熱処理して
Ｐ Ｓ Ｇ Ｒ３を平担化するりフロー技術は、ＡＬの
融点が低いため、従来のＡＬ配線では適用ができない。
従って、従来の多層ＡＬ配線においては、上層の配線は
どＡＬ断線が生じやすく、配線の多層化が困難である。
どＡＬ断線が生じやすく、配線の多層化が困難である。
さら辷、微細バターニングされた配線ではＬＳＩの動作
時に大電流密度の電・流が流れる。段差部で細ったＡＬ
においては特に電流密度が大きくなる。このためエレク
トロマイグレーションが発生しゃすいＡＬ配線では、Ｌ
ＳＩの動作時に配線の断線が生じ、ＬＳＩの信頼性を損
ねる。
時に大電流密度の電・流が流れる。段差部で細ったＡＬ
においては特に電流密度が大きくなる。このためエレク
トロマイグレーションが発生しゃすいＡＬ配線では、Ｌ
ＳＩの動作時に配線の断線が生じ、ＬＳＩの信頼性を損
ねる。
第２図〜第６図は、本発明によるＬ’Ｓ工多層配線製造
方法の流れ断面図である。第２図において絶縁層５の上
に、薄い多結晶シリコン６をＯＶＤ堆積堆積機１微細パ
ターニングなう。さらにＣＶＤタングステンを該多結晶
シリコン膜６の上のみに選択的に堆積することにより、
多結晶シリコン６とタングステン７から成る第一層配線
を形成する（第３図）。続いて第４図においてリンを含
む５ｉｎ２ （ＰＳＧ）またはボロンを含む５１０２（
Ｅ Ｓ、Ｇ ）絶縁′層を形成後、高温熱処理により絶
縁層８を７０−して表面を平担化（第５図）する。第一
層の配線は高融点金属７及び多結晶シリコン６から成る
ため１０００℃以上の高温熱処理が可能になり容易にフ
ローできる。さらに、半導体基板中の拡散層、例えば１
ｏｓｙｎＴのソースドレインが拡がらないようにするた
めには８００″Ｃ：、。
方法の流れ断面図である。第２図において絶縁層５の上
に、薄い多結晶シリコン６をＯＶＤ堆積堆積機１微細パ
ターニングなう。さらにＣＶＤタングステンを該多結晶
シリコン膜６の上のみに選択的に堆積することにより、
多結晶シリコン６とタングステン７から成る第一層配線
を形成する（第３図）。続いて第４図においてリンを含
む５ｉｎ２ （ＰＳＧ）またはボロンを含む５１０２（
Ｅ Ｓ、Ｇ ）絶縁′層を形成後、高温熱処理により絶
縁層８を７０−して表面を平担化（第５図）する。第一
層の配線は高融点金属７及び多結晶シリコン６から成る
ため１０００℃以上の高温熱処理が可能になり容易にフ
ローできる。さらに、半導体基板中の拡散層、例えば１
ｏｓｙｎＴのソースドレインが拡がらないようにするた
めには８００″Ｃ：、。
熱処理でフローするＢＰ８Ｇ（ボロン及びリンを含むｓ
ｉｏ□）やＡ８注入Ｐ８Ｇを絶縁層に用いたり、フロー
の熱処理をハロジエンランプを用い高温短時間（１００
０℃以上３０秒以内）熱処理を行なえば良い。第８図は
、平担化された絶縁層８上に、多結晶シリコン９を堆積
しパターニング後、選択的にＯＶＤタングステン１ｏを
多結晶シリコン上に堆積し、第２層の配線が形成されて
いる。本発明による第８図に示した多層配線においては
、配線に耐エレクトロマイグレーションに優れたタング
ステン７．１０を用いているのでＬＳＩの動作時にエレ
クトロマイクレージョンによる配線の断線が発生せず高
信頼性ＬＳＩを提供する。また微細化された配線上の絶
縁層８の凹凸はフローにより平担化され、８１０．の密
着性に優れかつステップカバーレージの良い多結晶シリ
コン６．９が配線に用いられているため配線の断線が生
じない。従って、本発明によれば、高集積化されたＬＳ
Ｉの素子を接続する多層配線において、断線発生がほと
んどなく、シ、かも、耐エレクトロマイグレーションに
優れた配線構造が可能になる以上説明したように本発明
は、高集積化されたＬＳＩの高信頼性を保証する半導体
装置を提供する。
ｉｏ□）やＡ８注入Ｐ８Ｇを絶縁層に用いたり、フロー
の熱処理をハロジエンランプを用い高温短時間（１００
０℃以上３０秒以内）熱処理を行なえば良い。第８図は
、平担化された絶縁層８上に、多結晶シリコン９を堆積
しパターニング後、選択的にＯＶＤタングステン１ｏを
多結晶シリコン上に堆積し、第２層の配線が形成されて
いる。本発明による第８図に示した多層配線においては
、配線に耐エレクトロマイグレーションに優れたタング
ステン７．１０を用いているのでＬＳＩの動作時にエレ
クトロマイクレージョンによる配線の断線が発生せず高
信頼性ＬＳＩを提供する。また微細化された配線上の絶
縁層８の凹凸はフローにより平担化され、８１０．の密
着性に優れかつステップカバーレージの良い多結晶シリ
コン６．９が配線に用いられているため配線の断線が生
じない。従って、本発明によれば、高集積化されたＬＳ
Ｉの素子を接続する多層配線において、断線発生がほと
んどなく、シ、かも、耐エレクトロマイグレーションに
優れた配線構造が可能になる以上説明したように本発明
は、高集積化されたＬＳＩの高信頼性を保証する半導体
装置を提供する。
第１図は、従来の多層Ａ Ｉ、 ｔｉｅ、線の断面図。
第２図〜第６ｆｌ；Ｊは、本発明による多層配線の製造
方法とその断面図。 １．５川・・・絶縁膜 ２・・・・・・第一層ＡＬ配線 ３・・・・・・層間絶縁膜 ４、・・・・・・第２ ＠ Ａ Ｌ配線６・・・・・・
第一層多結晶シリコン配線７・・・・・・第一層タング
ステン配線９・・・・・・第二層多結晶シリコン配線−
１０・・・第二層タングステン配線 区 区 区 ＼ Ｎ ０ 派 薇 味 寸 怖 喝 ＩＩ 派 派
方法とその断面図。 １．５川・・・絶縁膜 ２・・・・・・第一層ＡＬ配線 ３・・・・・・層間絶縁膜 ４、・・・・・・第２ ＠ Ａ Ｌ配線６・・・・・・
第一層多結晶シリコン配線７・・・・・・第一層タング
ステン配線９・・・・・・第二層多結晶シリコン配線−
１０・・・第二層タングステン配線 区 区 区 ＼ Ｎ ０ 派 薇 味 寸 怖 喝 ＩＩ 派 派
Claims (1)
- ＬＳＩにおいて、半導体素子を接続する多層配線の各々
が、茫い多結晶シリコンと該多結晶シリコン上に選択的
に堆積された化学的気相成長（ＣＶ、Ｄ）タングステン
とから成る２ ）＊構造を持つことを特徴とした半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5390784A JPS60196960A (ja) | 1984-03-21 | 1984-03-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5390784A JPS60196960A (ja) | 1984-03-21 | 1984-03-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60196960A true JPS60196960A (ja) | 1985-10-05 |
Family
ID=12955785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5390784A Pending JPS60196960A (ja) | 1984-03-21 | 1984-03-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60196960A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61259547A (ja) * | 1985-05-13 | 1986-11-17 | Fujitsu Ltd | 半導体装置の配線層形成方法 |
| JPS63221647A (ja) * | 1987-03-10 | 1988-09-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH02114641A (ja) * | 1988-10-25 | 1990-04-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5366905A (en) * | 1991-11-05 | 1994-11-22 | Fujitsu Limited | Method for producing conducting layers for a semiconductor device |
-
1984
- 1984-03-21 JP JP5390784A patent/JPS60196960A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61259547A (ja) * | 1985-05-13 | 1986-11-17 | Fujitsu Ltd | 半導体装置の配線層形成方法 |
| JPS63221647A (ja) * | 1987-03-10 | 1988-09-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH02114641A (ja) * | 1988-10-25 | 1990-04-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5366905A (en) * | 1991-11-05 | 1994-11-22 | Fujitsu Limited | Method for producing conducting layers for a semiconductor device |
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