DE3689031T2

DE3689031T2 - Integrierte Halbleiterschaltung mit Prüfschaltung.

Info

Publication number: DE3689031T2
Application number: DE86402572T
Authority: DE
Inventors: Tetsu Tanizawa
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-11-20
Filing date: 1986-11-20
Publication date: 1994-01-27
Anticipated expiration: 2006-11-21
Also published as: US4739250A; EP0223714B1; EP0223714A2; DE3689031D1; KR870005516A; KR900006048B1; EP0223714A3

Description

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung, im besonderen auf eine hochintegrierte Schaltung des Gate-Array-Typs (Gate-Array-LSI) mit einer verbesserten Prüfschaltung

2. Beschreibung der verwandten Technik

Die jüngste Forschung auf dem Gebiet der LSI- Prüfung konzentrierte sich auf die Konstruktion von effektiveren Prüfmustern unter Einsatz einer Fehlersimulation durch rechnergestützte Konstruktion (CAD) und auf die Konstruktion von effektiveren, einfacheren Prüfschaltungen zur Eingliederung in LSI's, um ein Prüfen durch das Abtastdurchlaufverfahren zu gestatten.
Das Prüfen durch Prüfmuster unter Einsatz einer CAD-Fehlersimulation (siehe zum Beispiel EP-A-0 118704) ist jedoch angesichts der langen Zeit, die für das Fehlersimulationsprogramm erforderlich ist, nachteilig, welche Zeit sich entsprechend dem steigenden Niveau von LSI's erhöht. Demzufolge ist ein Prüfen durch die Eingliederung von Prüfschaltungen und durch das Abtastdurchlaufverfahren vorzuziehen. Eines der bekannteren Abtastdurchlaufverfahren, die jetzt im Einsatz sind, ist das pegelempfindliche Abtastkonstruktions- (LSSD)-Verfahren der IBM-Corporation. Speziell ist die Logikschaltung in dem LSI in kombinatorische Schaltungsabschnitte und Flipflop-Schaltungsabschnitte eingeteilt. Die Flipflop-Schaltungen können durch Schalterstromkreise, die in jenen Flipflop-Schaltungen vorgesehen sind, seriell verbunden werden. Im verbundenen Zustand stellen die Flipflop-Schaltungen ein Schieberegister dar. Die Prüfung der Schaltung wird durch Schalten zwischen einem "Schiebemodus" und einem "normalen Modus" ausgeführt. Im Schiebemodus wird dem Schieberegister ein Abtastsignal eingegeben. Mit anderen Worten, um die Flipflop-Schaltungen vorzubereiten, werden dem Schieberegister Daten als vorbestimmte "1" oder "0" zugeführt. Die Flipflop- Schaltungen werden dann durch die Schalterstromkreise getrennt und an die Logikschaltung zurückgegeben, wonach die Daten des Schieberegisters ausgelesen und geprüft werden.
Das obige Verfahren hat mehrere Probleme; zum Beispiel muß der LSI konstruiert werden, um die Bildung eines Schieberegisters durch die Flipflop-Schaltungen zu gestatten, und zusätzliche Signalleitungen müssen vorgesehen werden, um verschiedene LSI-Typen prüfen zu können. Da dieses Verfahren die Logikschaltung nutzt, ist die Schaltungsprüfung auch von der Komplexität des LSI abhängig. Denn jeder Gatterzustand wird durch die Logikoperation durch externe Anschlüsse des LSI eingestellt. Schließlich erfordert dieses Verfahren für jeden verschiedenen LSI-Typ eine Veränderung der Konstruktion der Prüfschaltung und von deren Verdrahtung.
Als eine Lösung für das obige Problem wurde der folgende Gate-Array-LSI mit einer Prüfschaltung in der japanischen geprüften Patentveröffentlichung (Kokai) Nr. 61- 42934 (entsprechend der US-Seriennummer 760,347 und EP-A-0 174 236)) vorgeschlagen. Dieser Stand der Technik offenbart einen Gate-Array-LSI mit einer Prüfschaltung, die durch Reihenauswahldrähte gebildet ist, die längs der Gatterzellen in einer Reihenrichtung vorgesehen sind; Spaltenauslesedrähte, die längs der Gatterzellen in einer Spaltenrichtung vorgesehen sind, ein Reihenauswahlmittel zum Auswählen von irgendeinem der Reihenauswahldrähte und zum Auswählen von irgendeiner der Gatterzellen, die mit dem ausgewählten Reihenauswahldraht verbunden sind; ein Spaltenauswahlmittel zum Auswählen und Auslesen der Gatterzellen, die in der Logikschaltung angeordnet sind, durch den Spaltenauslesedraht; und ein Schaltmittel, das zwischen dem Reihenauswahldraht und dem Ausgang der Gatterzelle verbunden ist und durch das Reihenauswahlmittel EIN/AUS-geschaltet wird. Obwohl es bei diesem Stand der Technik möglich
ist, den Ausgang der Gatterzelle unter Verwendung des Schaltmittels und des Reihenauswahlmittels zu prüfen, ist es jedoch schwierig, eine interne Schaltung der Gatterzelle zu prüfen, da ein Prüfanschluß an einem Eingang der Gatterzelle nicht vorgesehen ist und die Prüfung durch die Logikschaltung ausgeführt wird. Demzufolge hängt die Prüfung von der Komplexität der Logikschaltung ab.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Hauptaufgabe der vorliegenden Erfindung ist es, eine integrierte Halbleiterschaltungsanordnung mit einer verbesserten Prüfschaltung vorzusehen.
Eine andere Aufgabe der vorliegenden Erfindung besteht darin, einen Gate-Array-LSI mit einer verbesserten Prüfschaltung vorzusehen, die ein leichtes Prüfen der Operation nicht nur der Logikschaltung sondern auch einer internen Schaltung der Gatterzelle ungeachtet der Komplexität der Logikschaltung ermöglicht.
Gemäß der vorliegenden Erfindung ist eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung vorgesehen, die enthält: eine Vielzahl von Basisgatterzellen, die in einer Matrix angeordnet sind; eine Verdrahtung, die zwischen den Basisgatterzellen verbunden ist, um eine Logikschaltung zu bilden; und eine Prüfschaltung zum Prüfen eines Betriebszustandes von jeder Gatterzelle und eines Verbindungszustandes zwischen Basisgatterzellen, wobei die Prüfschaltung umfaßt: eine Prüfeingangssektion, die eine Vielzahl von Reihenauswahldrähten hat, die längs der Basisgatterzellen in einer Reihenrichtung vorgesehen sind, eine Vielzahl von Spaltenauswahldrähten, die längs der Basisgatterzellen in einer Spaltenrichtung vorgesehen sind; wobei die Prüfschaltung ferner ein Zugriffsmittel umfaßt, das mit einem Eingangsabschnitt jeder Basisgatterzelle verbunden ist, zum zwingenden Steuern des Ausgangs der Basisgatterzelle in Abhängigkeit von den Pegeln, die den entsprechenden Reihen- und Spaltenauswahldrähten optional zugeführt wurden; und eine Prüfdetektionssektion, die eine Vielzahl von Überwachungsdrähten hat, die längs der Basisgatterzellen in der Reihenrichtung vorgesehene sind, und ein Schaltelement, das zwischen der Basisgatterzelle und dem Überwachungsdraht verbunden ist.
Es ist auch eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung vorgesehen, die enthält: eine Vielzahl von Basisgatterzellen, die in einer Matrix angeordnet sind; eine Verdrahtung, die zwischen den Basisgatterzellen verbunden ist, um eine Logikschaltung zu bilden; und eine Prüfschaltung zum Prüfen eines Operationszustandes von jeder Gatterzelle und eines Verbindungszustandes zwischen Basisgatterzellen, wobei die Prüfschaltung eine Prüfeingangssektion umfaßt, die eine Vielzahl von Spaltenauswahldrähten hat, die längs der Basisgatterzellen in einer Spaltenrichtung vorgesehen sind; wobei das Verdrahtungsmittel angeordnet ist, um eine Verbindung zwischen Basisgatterzellen, die längs einer Spaltenrichtung vorgesehen sind, zu verhindern, und wobei die Prüfschaltung ferner ein Zugriffsmittel umfaßt, das mit einem Eingangsabschnitt von jeder Basisgatterzelle verbunden ist, zum zwingenden Steuern des Ausgangs der Basisgatterzelle in Abhängigkeit von dem Pegel, der dem entsprechenden Spaltenauswahldraht optional zugeführt wurde; und eine Prüfdetektionssektion, die eine Vielzahl von Überwachungsdrähten hat, die längs der Basisgatterzellen in der Reihenrichtung vorgesehen sind, und ein Schaltelement, das zwischen der Basisgatterzelle und dem Überwachungsdraht verbunden ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Zu den Zeichnungen:
Fig. 1 ist ein scheinatisches Blockdiagramm eines Gate-Array-LSI mit einer Prüfschaltung gemäß der vorliegenden Erfindung;
Fig. 2 ist ein schematisches Blockdiagramm gemäß einer Ausführungsform der vorliegenden Erfindung;
Fig. 3 ist ein schematisches Teilblockdiagramm gemäß einer anderen Ausführungsform der vorliegenden Erfindung;
Fig. 4 ist ein schematisches Blockdiagramm zum Erläutern der zweiten Ausführungsform, die in Fig. 3 gezeigt ist;
Fig. 5A ist ein Schaltungsdiagramm einer NAND- Gatterschaltung mit zwei Eingängen, die die ersten und zweiten Zugriffsmittel gemäß der vorliegenden Erfindung enthält;
Fig. 5B und 5C sind Schaltungsdiagramme des ersten Zugriffsmittels gemäß einer anderen Ausführungsform der vorliegenden Erfindung;
Fig. 6 ist ein schematisches Blockdiagramm gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung;
Fig. 7 ist ein schematisches Blockdiagramm zum Erläutern der dritten Ausführungsform, die in Fig. 6 gezeigt ist; und
Fig. 8 ist ein Schaltungsdiagramm einer anderen NAND-Gatterschaltung mit zwei Eingängen, die das Zugriffsmittel gemäß der vorliegenden Erfindung enthält.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung gemäß der vorliegenden Erfindung wird unter Bezugnahme auf die Zeichnungen ausführlich erläutert.
In Fig. 1 zeigt dieser Schaltungsblock einen Gate- Array-LSI mit der Prüfschaltung als die integrierte Halbleiterschaltungsanordnung. Die Prüfschaltung gemäß der vorliegenden Erfindung ist im wesentlichen durch ein Prüfeingangsmittel und ein Prüfdetektionsmittel gebildet. Das Prüfeingangsmittel besteht aus einer Vielzahl von Zugriffsmitteln Ali, wovon jedes durch eine UND-Gatterschaltung gebildet ist, Reihenauswahldrähten Sci, Spaltenauswahldrähten Sli, einem Reihenauswahlmittel SC, einem Spaltenauswahlmittel SL. Das Prüfdetektionsmittel besteht aus Überwachungsdrähten Mi, dem Überwachungsmittel M und dem Schaltmittel DI.
Obwohl Gi eine Basisgatterzelle ist, die entweder durch eine NAND-Gatterschaltung oder eine NOR-Gatterschaltung gebildet ist, sind in diesem Fall alle Basisgatterzellen entweder als NAND-Gatterschaltung oder als NOR-Gatterschaltung in einer Matrix gleichförmig angeordnet. Jede Basisgatterzelle umfaßt eine Vielzahl von Eingangsanschlüssen IN&sub1; bis INn und einen Ausgangsanschluß OUT, und jeder Eingangsanschluß ist mit dem Ausgangsanschluß der Basisgatterzelle der vorhergehenden Stufe verbunden, um die gewünschte Logikoperation zu erreichen. Demzufolge wird die gewünschte Logikschaltung durch eine Verbindung zwischen jeder -der Basisgatterzellen gebildet. Jedes der Zugriffsmittel Ali besteht zum Beispiel aus einem UND-Gatter; dabei ist ein Eingangsanschluß des UND-Gatters mit dem Spaltenauswahldraht verbunden, und der andere Eingangsanschluß des UND-Gatters ist mit dem Reihenauswahldraht verbunden. Der Ausgang des UND-Gatters ist mit einem Eingangsabschnitt der Basisgatter- Zelle verbunden. Jeder der Reihenauswahldrähte Sci bis Scn wird beim Prüfen durch das Reihenauswahlmittel SC ausgewählt, und jeder der Spaltenauswahldrähte Sli bis Sln wird beim Prüfen durch das Spaltenauswahlmittel SL ausgewählt. Jeder der Überwachungsdrähte Mi bis Mn ist mit dem Überwachungsmittel M verbunden, und jede der Basisgatterzellen ist mit den Überwachungsdrähten Mi bis Mn durch das Schaltmittel (Diode) DI verbunden. Wenn der Ausgang von irgendeiner der Basisgatterzellen einen niedrigen Pegel annimmt, fließt der Strom von dem Überwachungsmittel M zu der entsprechenden Gatterzelle Gi durch den Überwachungsdraht Mi bis Mn. Demzufolge nimmt der Überwachungsdraht Mi bis Mn einen niedrigen Pegel an. Wenn der Ausgang einen hohen Pegel annimmt, fließt der Strom in dem Überwachungsdraht Mi bis Mn nicht, und der Überwachungsdraht Mi bis Mn wird auf dem hohen Pegel gehalten. Der niedrige Pegel oder der hohe Pegel des Überwachungsdrahtes Mi bis Mn wird durch das Überwachungsmittel M geprüft.
Bei der vorliegenden Erfindung ist es möglich, einen Ausgangspegel der Basisgatterzelle durch Einsatz eines Zugriffsmittels zwingend zu bestimmen, und der Ausgangspegel der Basisgatterzelle wird dann durch das Überwachungsmittel M zum Testen geprüft.
In Fig. 2 ist die Basisgatterzelle Gi in dem Fall eines NAND-Gatters gezeigt. Wie in der Zeichnung gezeigt, ist dieser Gate-Array-LSI durch eine Vielzahl von NAND-Gattern als Logikschaltung gebildet. Wie oben erläutert, ist es möglich, ein NOR-Gatter als Logikschaltung für alle Basisgatterzellen anstelle des NAND-Gatters zu verwenden. Die Anschlüsse T&sub1; und T&sub2; sind Eingangsanschlüsse des Zugriffsmittels. In diesem Fall ist das Zugriffsmittel in dem NAND- Gatter enthalten, wie in Fig. 5A detailliert gezeigt. Demzufolge sind die Anschlüsse T&sub1; und T&sub2; für jede Basisgatterzelle G&sub1;&sub1; bis Gnn vorgesehen und werden für deren Prüfung verwendet. Der Anschluß T&sub1; ist mit dem Reihenauswahldraht Sci verbunden, und der Anschluß T&sub2; ist mit dem Spaltenauswahldraht Sli verbunden. Bei dieser Ausführungsform ist die Prüfschaltung durch eine Vielzahl von Reihenauswahldrähten Sc&sub1; bis Scn, Spaltenauswahldrähten Sl&sub1; bis Sln Überwachungsdrähten M&sub1; bis Mn, einem Reihenauswahlmittel SC, einem Spaltenauswahlmittel SL und einem Überwachungsmittel M gebildet.
Die Operation der Prüfschaltung wird nachstehend eingehend erläutert. Bei der Prüfung sind vier Grundfehlermuster vorhanden; d. h., 1) Ausgangsfehler S0, 2) Ausgangsfehler S1, 3) Eingangsfehler S0 und 4) Eingangsfehler S1.
1). Der "Ausgangsfehler S0" wird detektiert, wenn alle Reihenauswahldrähte und Spaltenauswahldrähte niedrig sind. Wenn nämlich die Prüfanschlüsse T&sub1; und T&sub2; niedrig sind, muß der Ausgang aller NAND-Gatter hoch sein, falls sie normal arbeiten, da der Ausgang des NAND-Gatters hoch ist, wenn alle Eingangsanschlüsse davon nicht hoch sind. Demzufolge wird, falls der Ausgang des NAND-Gatters einen niedrigen Pegel annimmt, dieser niedrige Pegel durch das Überwachungsmittel M durch die Diode DI geprüft und als "Ausgangsfehler S0" detektiert. Dieser Fehler kann bei jedem Reihenauswahldraht detektiert werden.
2.) Der "Ausgangsfehler S1" wird detektiert, wenn beide Prüfanschlüsse T&sub1; und T&sub2; hoch sind. Das heißt, erstens werden ein Reihenauswahldraht und ein Spaltenauswahldraht auf den hohen Pegel gebracht. Demzufolge sind die ausgewählten Prüfanschlüsse T&sub1; und T&sub2; hoch. Zweitens wird ein anderer Reihenauswahldraht oder Spaltenauswahldraht auf den niedrigen Pegel gebracht. Demzufolge müssen andere NAND-Gatter einen Ausgang mit hohem Pegel haben, und diese hohen Pegel werden dem zu prüfenden ausgewählten NAND-Gatter eingegeben.
Zum Beispiel angenommen, daß die NAND-Gatterzelle G&sub2;&sub1; das zu prüfende Gatter ist. In diesem Fall werden der Reihenauswahldraht Sc&sub1; und der Spaltenauswahldraht Sl&sub2; auf den hohen Pegel gebracht. Demzufolge sind die Prüfanschlüsse der NAND-Gatterzelle G&sub2;&sub1; hoch. Falls der Spaltenauswahldraht Sl&sub1; hoch ist, ist jeder Ausgang der NAND-Gatter G&sub1;&sub1; und G&sub1;&sub2; hoch. Demzufolge sind beide Eingänge des NAND-Gatters hoch (durch gestrichelte Linien in Fig. 2 gezeigt). Falls die zu prüfende NAND-Gatterzelle G&sub2;&sub1; normal ist, nimmt der Ausgang davon in diesem Fall einen niedrigen Pegel an. Dieser Ausgang mit niedrigem Pegel wird durch das Überwachungsmittel M durch die Diode DI und den Überwachungsdraht M&sub1; geprüft, da der Überwachungsdraht M&sub1; den niedrigen Pegel angenommen hat, da Strom von dem Überwachungsmittel M zu der NAND-Gatterzelle G&sub2;&sub1; fließt. Falls der Überwachungsdraht M&sub1; auf dem hohen Pegel bleibt, wird festgestellt, daß die NAND- Gatterzelle G&sub2;&sub1; defekt ist.
3.) Der "Eingangsfehler S0" wird detektiert, wenn einer der Eingangsanschlüsse des NAND-Gatters niedrig ist. Das heißt, (wie in Punkt 2), einer der Eingangsanschlüsse der NAND-Gatterzelle G&sub2;&sub1; ist auf Grund irgendeines Fehlers nicht hoch. In diesem Fall gibt es zwei Typen eines Fehlermusters. Erstens ist der Ausgang des NAND-Gatters der vorhergehenden Stufe nicht hoch, und zweitens ist der Verbindungsdraht zwischen dem Ausgangsanschluß der vorhergehenden Stufe und dem Eingangsanschluß der nächsten Stufe auf dem Abschnitt des niedrigen Pegels kurzgeschlossen worden. In diesem Fall wird, da der Ausgang der NAND-Gatterzelle G&sub2;&sub1; einen hohen Pegel annimmt, dieser Ausgang mit hohem Pegel auch als Fehler bestimmt. Bei diesem Muster ist, da alle Eingänge hoch sind, der Ausgang niedrig, falls er normal arbeitet. Falls der Ausgang hoch ist, ist jeder Eingang ein "Eingangsfehler S0" oder jeder Ausgang ein "Ausgangsfehler S1", wie in Punkt 2 gezeigt.
4). Der "Eingangsfehler S1" wird detektiert, wenn der Ausgang der NAND-Gatterzelle, zum Beispiel G&sub1;&sub1; der vorhergehenden Stufe, von dem hohen Pegel zwingend auf den niedrigen Pegel geändert wird. In diesem Fall wird, da einer der Eingänge der NAND-Gatterzelle G&sub2;&sub1; einen niedrigen Pegel annimmt, der Ausgang davon von dem niedrigen Pegel auf den hohen Pegel geändert. Diese Veränderung des Ausgangs der NAND-Gatterzelle G&sub2;&sub1; wird durch das Überwachungsmittel M detektiert.
Demzufolge ist es möglich, alle NAND-Gatterzellen unter Verwendung der obigen vier "Fehlermuster" zu prüfen. In diesem Fall kann die Prüfung ungeachtet der Logikoperation der Logikschaltung ausgeführt werden.
Wie in Fig. 3 gezeigt, ist ein zusätzliches Zugriffsmittel A2i bei der Gatterzelle Gi neu vorgesehen. Außerdem sind zusätzliche Reihenauswahldrähte Sc&sub1;' bis Scn' bei dem Reihenauswahlmittel SC neu vorgesehen, und zusätzliche Spaltenauswahldrähte Sl&sub1;' bis Sln' sind bei dem Spaltenauswahlmittel SL auch neu vorgesehen. Die Eingänge des ersten Zugriffsmittels A1i sind mit dem Reihenauswahldraht Sci und dem Spaltenauswahldraht Sli verbunden. Die Eingänge des zweiten Zugriffsmittels A2i sind mit dem Reihenauswahldraht Sci' und dem Spaltenauswahldraht Sli' verbunden. Unter Verwendung des zweiten Zugriffsmittels A2i und der zusätzlichen Reihen- und Spaltenauswahldrähte ist es möglich, eine Detektion von "Eingangsfehler S1" leicht auszuführen, wie unten ausführlich erläutert ist.
In Fig. 4 wird angenommen, daß der Ausgang der Gatterzelle G&sub1;&sub1; mit dem Eingang der Gatterzelle Gin verbunden ist, wie durch die gestrichelte Linie gezeigt, dann ist, wenn sowohl der Reihenauswahldraht Sci als auch der Spaltenauswahldraht Sli hoch sind und andere Reihen- und Spaltenauswahldrähte, einschließlich Sln' und Scn', auf einen niedrigen Pegel gesetzt sind (d. h., nur Sci und Sli sind hoch), der Ausgang des ersten Zugriffsmittels A1i auf dem hohen Pegel, und das Gatter kann auf einen Freigabezustand eingestellt werden (diese Erscheinung ist in Fig. 5 erläutert). In diesem Fall muß ein Erwartungswert des Ausgangspegels der Gatterzelle Gin niedrig sein, falls diese Gatterzelle normal arbeitet. Die Erwartungswerte des Ausgangspegels aller Gatterzellen außer Gin sind hoch, da sich die Gatter im Prüfzustand von "Eingangsfehler S0" befinden, und demzufolge werden diese Ausgänge mit hohem Pegel den Eingangsanschlüssen der Gatterzelle Gin eingegeben.
Wenn sowohl der Reihenauswahldraht Sc&sub1;' als auch der Spaltenauswahldraht Sl&sub1;' auf den niedrigen Pegel eingestellt sind, nimmt der Ausgang des zweiten Zugriffsmittels A2&sub1; zu dieser Zeit einen hohen Regel an, und somit wird der Ausgang der Gatterzelle G&sub1;&sub1; von dem hohen Pegel zwingend auf den niedrigen Pegel geändert. Dieser niedrige Pegel der Gatterzelle G&sub1;&sub1; wird der Gatterzelle Gin eingegeben, und somit wird der Ausgang der Gatterzelle Gin von dem niedrigen Pegel auf den hohen Pegel geändert. Diese Veränderung des Ausgangs wird durch das Überwachungsmittel M durch das Schaltmittel DIin und den Überwachungsdraht Mi geprüft. Falls nämlich der Ausgang der Gatterzelle Gin geändert wird, wird bestimmt, daß wenigstens die Verbindung zwischen der Gatterzelle G&sub1;&sub1; und der Gatterzelle Gin normal ist.
Wenn der Eingang der Gatterzelle Gin trotz des niedrigen Pegels des Ausgangs der Gatterzelle G&sub1;&sub1; niedrig bleibt, da sich der Ausgang der Gatterzelle Gin nicht geändert hat, kann der Verbindungsfehler dennoch durch das Überwachungsmittel M detektiert werden. Dies wird nämlich als "Eingangsfehler S1" betrachtet.
Da alle Gatterzellen mit den Eingängen der Gatterzelle Gin verbunden sind, ist es möglich, wenn jedes zweite Zugriffsmittel aufeinanderfolgend ausgewählt und der Ausgangszustand davon von dem hohen Pegel zwingend auf einen niedrigen Pegel geändert wird, alle Verbindungen zwischen allen Gatterzellen, die mit der Gatterzelle Gin verbunden sind, und den Eingangsanschlüssen der Gatterzelle Gin zu prüfen.
Wie aus der obigen Erläuterung verständlich ist, werden beim Detektieren der obigen vier Fehlermuster die folgenden Verfahren ausgeführt. Und zwar werden bei dem ersten Schritt die ersten Zugriffsmittel A1&sub1; bis A1n, die Reihenauswahldrähte Sc&sub1; bis Scn und die Spaltenauswahldrähte Sc&sub1; bis Sln verwendet, um den "Ausgangsfehler S0", den "Ausgangsfehler S1" und den "Eingangsfehler S0" zu detektieren. Bei dem zweiten Schritt werden, nachdem diese Prüfungen beendet sind, die zweiten Zugriffsmittel A2&sub1; bis A2n, die Reihenauswahldrähte Sc&sub1;' bis Scn' und die Spaltenauswahldrähte Sl&sub1;' bis Sln' zum Detektieren von "Eingangsfehler S1" verwendet.
In Fig. 5A bezeichnet Gi ein NAND-Gatter mit zwei Eingängen, das das erste Zugriffsmittel Ali und das zweite Zugriffsmittel A2i hat, und Tr&sub1; bezeichnet einen Multiemittertransistor mit vier Emittern. Die Eingangsanschlüsse IN&sub1; und IN&sub2; sind mit den Ausgangsanschlüssen der NAND-Gatter der vorhergehenden Stufe verbunden. Die Anschlüsse T&sub1; und T&sub2; sind die Prüfanschlüsse. Demzufolge ist das Zugriffsmittel Ali durch die Emitter gebildet, die mit den Prüfanschlüssen T&sub1; und T&sub2; verbunden sind. Der Anschluß T&sub1; ist mit dem Reihenauswahldraht Sci verbunden, und der Anschluß T&sub2; ist mit dem Spaltenauswahldraht Sli verbunden. Das zweite Zugriffsmittel A2i ist durch die Basis des Transistors Tr&sub3; gebildet. In diesem Fall ist die Basis mit dem Spaltenauswahldraht Sli' verbunden; der Emitter des Transistors Tr&sub3; ist mit dem Reihenauswahldraht Sci' verbunden; und der Ausgangsanschluß OUT ist mit dem Eingangsanschluß des NAND- Gatters der nächsten Stufe verbunden.
Wenn entweder der Reihenauswahldraht Sci oder der Spaltenauswahldraht Sli niedrig ist, wird der Transistor Tr&sub1; EIN-geschaltet. Ob die Eingangsanschlüsse IN&sub1; und IN&sub2; hoch oder niedrig sind, hat in diesem Fall keinen Einfluß auf das EIN/AUS-Schalten des Transistors Tr&sub1;. Wenn der Transistor Tr&sub1; EIN-geschaltet wird, wird der Ausgangstransistor Tr&sub2; AUS-geschaltet, und der Ausgang nimmt einen hohen Pegel an, und wenn alle Eingangsanschlüsse hoch sind, wird der Transistor Tr&sub2; EIN-geschaltet, und der Ausgang nimmt einen niedrigen Pegel an.
In dem Zustand des hohen Pegels des Ausgangs wird, wenn der Spaltenauswahldraht Sli' auf den hohen Pegel und der Reihenauswahldraht Sci' auf den niedrigen Pegel gesetzt ist, der Multikollektortransistor Tr&sub3; EIN-geschaltet, da die Basis (das zweite Zugriffsmittel A2i) den hohen Pegel annimmt. Wenn der Transistor Tr&sub3; EIN-geschaltet ist, d. h., das Zugriffsmittel A2i ist ausgewählt, wird der hohe Pegel des Ausgangs in einen niedrigen Pegel geändert, da der erste Kollektor I des Transistors Tr&sub3; mit dem Ausgangsanschluß OUT verbunden ist. Wie oben erläutert, kann der Ausgangszustand des NAND-Gatters ansprechend auf den hohen oder niedrigen Pegel der Reihen- und Spaltenauswahldrähte Sci' und Sli' geändert werden. Der zweite Kollektor II des Transistors Tr&sub3; ist mit einer geeigneten Vorspannungsquelle verbunden. Der Transistor Tr&sub4; ist zwischen dem Überwachungsdraht Mi und dem Ausgangsanschluß OUT verbunden. Dieser Transistor Tr&sub4; wird anstelle der Diode DI verwendet. Wenn der Transistor Tr&sub3; EIN-geschaltet ist, fließt der Strom von der Vorspannungsquelle zu dem zweiten Kollektor II, so daß die Basis des Transistors Tr&sub4; einen niedrigen Pegel annimmt und der Transistor Tr&sub4; somit AUS-geschaltet wird. Demzufolge hat die Pegeländerung des Ausgangs keinen Einfluß auf den Überwachungsdraht Mi. Das heißt, wenn der Ausgangspegel durch das zweite Zugriffsmittel A2i von dem hohen Pegel in den niedrigen Pegel geändert wird, wird dieser niedrige Pegel durch das Überwachungsmittel M durch den Überwachungsdraht Mi nicht detektiert.
In Fig. 5B entspricht der Eingangstransistor Tr&sub1;' dem Eingangstransistor Tr&sub1;, der in Fig. 5A gezeigt ist. Das erste Zugriffsmittel A1i ist durch die Dioden D&sub1; und D&sub2; gebildet. Die Anschlüsse T&sub1; und T&sub2; werden als Prüfanschlüsse verwendet. Der Prüfanschluß T&sub1; ist mit dem Reihenauswahldraht Sci verbunden, und der Prüfanschluß T&sub2; ist mit dem Spaltenauswahldraht Sli verbunden. Die Dioden D&sub1; und D&sub2; sind in der wie in der Zeichnung gezeigten Richtung verbunden.
In Fig. 5C entspricht eine Vielzahl von PNP-Typ- Eingangstransistoren Q&sub1; bis Q&sub4; dem Eingangstransistor Tr&sub1;, der in Fig. 5A gezeigt ist. Jeder Emitter des Eingangstransistors ist mit dem Transistor Tr&sub2; verbunden, und jeder Kollektor davon ist mit Erde verbunden. Das logische Eingangssignal wird jeder Basis der Transistoren Q&sub1; und Q&sub2; eingegeben. Das erste Zugriffsmittel A1i ist durch jede Basis der Transistoren Q&sub3; und Q&sub4; gebildet. Der Prüfanschluß T&sub1; ist mit dem Reihenauswahldraht Sci verbunden, und der Prüfanschluß T&sub2; ist mit dem Spaltenauswahldraht Sli verbunden.
In Fig. 6 bezeichnet Ai ein Zugriffsmittel. Bei dieser Ausführungsform sind das Reihenauswahlmittel und die Reihenauswahldrähte aus der Prüfschaltung der ersten und zweiten Ausführungsformen weggelassen. Demzufolge ist die Prüfschaltung dieser Ausführungsform durch Spaltenauswahldrähte Si bis Sn, Überwachungsdrähte Mi bis Mn, Dioden Di, ein Spaltenauswahlmittel S und das Überwachungsmittel M gebildet. Der Eingangsanschluß des Zugriffsmittels Ai ist mit dem Spaltenauswahldraht Si verbunden, und sein Ausgang ist mit der Gatterzelle Gi verbunden.
In Fig. 7 bezeichnen G&sub1;&sub1; bis Gnn NAND-Gatter, wovon jedes das Zugriffsmittel enthält. T ist der Eingangsanschluß für das Zugriffsmittel, der als Prüfanschluß verwendet wird. Diese Gatterzellen können auch durch NOR-Gatter gebildet sein, wie bei den ersten und zweiten Ausführungsformen erläutert.
Beim Prüfen der Logikschaltung werden bei dieser Ausführungsform drei Fehlermuster verwendet, d. h., "Ausgangsfehler S0", "Ausgangsfehler S1" und "Eingangsfehler S0".
Bei der Detektion von "Ausgangsfehler S0" werden alle Spaltenauswahldrähte S&sub1; bis Sn auf einen niedrigen Pegel gebracht. Demzufolge wird bei allen Ausgängen der NAND- Gatter ein hoher Pegel erwartet. Falls irgendein Ausgang des NAND-Gatters niedrig ist, wird dieser Ausgang mit niedrigem Pegel durch das Überwachungsmittel M durch die Diode und den Überwachungsdraht detektiert.
Bei der Detektion von "Ausgangsfehler S1" wird jeder Spaltenauswahldraht S&sub1; bis Sn nacheinander auf einen hohen Pegel gesetzt. In diesem Fall sind die Eingangsanschlüsse aller NAND-Gatter, die zu dem ausgewählten Spaltenauswahldraht gehören, hoch. Demzufolge müssen die Ausgangsanschlüsse der obengenannten NAND-Gatter niedrig sein, falls sie normal arbeiten. Falls irgendeiner der Ausgangspegel des NAND-Gatters hoch ist, wird dieser hohe Pegel durch das Überwachungsmittel M durch die Diode und den Überwachungsdraht als Fehler der Gatterzelle detektiert.
Bei der Detektion von "Eingangsfehler S0" ist dieser Fall ähnlich dem "Ausgangsfehler S1" bezüglich der Detektion des hohen Pegel durch das Überwachungsmittel M. Aber in diesem Fall nehmen die Eingangsanschlüsse einen niedrigen Pegel an, falls ein Fehler der Verbindung zwischen der vorhergehenden Stufe und der nächsten Stufe vorhanden ist.
Bei dieser Ausführungsform ist es jedoch erforderlich, beim Konstruieren der Logikschaltung spezielle Verdrahtungsbedingungen vorzusehen. Das heißt, die Verbindung zwischen jeder der Gatterzellen, die an demselben Spaltenauswahldraht vorgesehen sind, wird verhindert. Zum Beispiel wird, wie durch die Strichpunktlinie und das Zeichen "X" in Fig. 7 gezeigt, die Verbindung zwischen dem Ausgang des NAND- Gatters G&sub1;&sub2; und dem Eingang des NAND-Gatters G&sub2;&sub2; verhindert, da die NAND-Gatter G&sub1;&sub2; und G&sub2;&sub2; an dem Spaltenauswahldraht S&sub2; vorgesehen sind. Auf der Grundlage dieser Verdrahtungsbedingung ist es möglich, den "Ausgangsfehler S0", den "Ausgangsfehler S1" und den "Eingangsfehler S0" zu detektieren.
Obwohl einige Bedingungen bezüglich des Verdrahtungsmusters der Logikschaltung vorhanden sind, ist es bei dieser Ausführungsform möglich, die Kosten der Prüfschaltung zu reduzieren, da das Reihenauswahlmittel und die Reihenauswahldrähte bei der Prüfschaltung weggelassen sind.
Fig. 8 zeigt eine NAND-Gatterschaltung mit zwei Eingängen. Hier ist Tr&sub1; der Multiemitter-Eingangstransistor und Tr&sub2; der Ausgangstransistor; T ist der Prüfanschluß und ist mit dem Spaltenauswahldraht Si verbunden; und das Zugriffsmittel Ai ist durch den Emitter des Transistors Tr&sub1; gebildet.
Wenn der Spaltenauswahldraht Si niedrig ist, wird der Transistor Tr&sub1; EIN-geschaltet und der Transistor Tr&sub2; AUS- geschaltet. Demzufolge nimmt der Ausgang einen hohen Pegel an. Umgekehrt nimmt der Ausgang einen niedrigen Pegel an, wenn entweder der Spaltenauswahldraht Si hoch ist oder beide Eingänge IN&sub1; und IN&sub2; hoch sind. In allen Zeichnungen bezeichnet VCC die erste Energiequelle (gewöhnlich die positive Seite) und GND die zweite Energiequelle (gewöhnlich die negative Seite).
Außerdem ist es möglich, als Reihenauswahlmittel und Spaltenauswahlmittel einen herkömmlichen Ringzähler mit Flipflop-Schaltungen zu verwenden. Es ist auch möglich, als Überwachungsmittel ein herkömmliches Schieberegister zu verwenden. Deshalb werden ausführliche Erläuterungen der Strukturen dieser Mittel bei dieser Beschreibung weggelassen.
Obwohl die Erläuterungen bei der Beschreibung nur eine NAND-Gatterschaltung als Basisgatterzelle betreffen, müssen, falls eine NOR-Gatterschaltung als Basisgatterzelle eingesetzt wird, alle Dioden (Schaltmittel) zwischen dem Überwachungsdraht und der Basisgatterzelle in umgekehrter Richtung verbunden sein. Außerdem ist es nötig, bei den Reihen- und Spaltenauswahldrähten umgekehrte Pegel (hoch → niedrig, niedrig → hoch) im Vergleich zu dem Fall der NAND- Gatterschaltung einzustellen.

Claims

1. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung, die umfaßt:

eine Vielzahl von Basisgatterzellen (Gi), die in einer Matrix angeordnet sind;

Verdrahtungsmittel, die zwischen den genannten Basisgatterzellen verbunden sind, um eine Logikschaltung zu bilden; und

eine Prüfschaltung zum Prüfen eines Betriebszustandes von jeder Gatterzelle und eines Verbindungszustandes zwischen Basisgatterzellen, wobei die genannte Prüfschaltung umfaßt: ein Prüfeingangsmittel, das eine Vielzahl von Reihenauswahldrähten (Sci) hat, die längs der genannten Basisgatterzellen (Gi) in einer Reihenrichtung vorgesehen sind, eine Vielzahl von Spaltenauswahldrähten (Sli), die längs der genannten Basisgatterzellen (Gi) in einer Spaltenrichtung vorgesehen sind, dadurch gekennzeichnet, daß die Prüfschaltung ferner ein Zugriffsmittel (A1i) umfaßt, das mit einem Eingangsabschnitt jeder genannten Basisgatterzelle (Gi) verbunden ist, zum zwingenden Steuern des Ausgangs der Basisgatterzelle in Abhängigkeit von den Pegeln, die den entsprechenden Reihen- und Spaltenauswahldrähten (Sci, Sli) optional zugeführt wurden; und ein Prüfdetektionsmittel, das eine Vielzahl von Überwachungsdrähten (Mi) hat, die längs der Basisgatterzellen (Gi) in der Reihenrichtung vorgesehen sind, und ein Schaltmittel (DI), das zwischen der genannten Basisgatterzelle und dem genannten Überwachungsdraht verbunden ist.

2. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung nach Anspruch 1, bei der die genannte Prüfschaltung ferner umfaßt ein Reihenauswahlmittel (SC), das mit den genannten Reihenauswahldrähten (Sci) operativ verbunden ist, zum Auswählen von irgendeinem der genannten Reihenauswahldrähte; ein Spaltenauswahlmittel (SL), das mit den genannten Spaltenauswahldrähten (Sli) operativ verbunden ist, zum Auswählen von irgendeinem der genannten Spaltenauswahldrähte; und ein Überwachungsmittel (M), das mit den genannten Überwachungsdrähten (Mi) operativ verbunden ist, zum Detektieren von Pegeln der genannten Überwachungsdrähte.

3. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung nach Anspruch 1, bei der das genannte Prüfeingangsmittel ferner umfaßt: eine Vielzahl von zusätzlichen Reihenauswahldrähten (Sci'), die längs der genannten Basisgatterzellen (Gi) in der Reihenrichtung vorgesehen sind, wobei jede der genannten Basisgatterzellen mit dem genannten zusätzlichen Reihenauswahldraht operativ verbunden ist; eine Vielzahl von zusätzlichen Spaltenauswahldrähten (Sli'), die längs der genannten Basisgatterzellen (Gi) in der Spaltenrichtung vorgesehen sind, wobei jede der genannten Basisgatterzellen mit dem genannten zusätzlichen Spaltenauswahldraht operativ verbunden ist; und ein zusätzliches Zugriffsmittel (A2i), das Eingangsanschlüsse hat, die mit dem genannten zusätzlichen Reihenauswahldraht (Sci') und dem genannten zusätzlichen Spaltenauswahldraht (Sli') verbunden sind, und einen Ausgangsanschluß, der mit der genannten Gatterzelle (Gi) verbunden ist.

4. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung nach Anspruch 1, bei der die genannte Basisgatterzelle (Gi) eine NAND-Gatter- oder eine NOR- Gatterschaltung umfaßt.

5. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung nach Anspruch 4, bei der das genannte Zugriffsmittel (Ali) durch wenigstens einen Emitter eines Multiemitter-Eingangstransistors (Tr1) in der genannten NAND-Gatterschaltung gebildet ist.

6. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung nach Anspruch 4, bei der das genannte Zugriffsmittel (A1i) durch wenigstens eine Diode (D1, D2) gebildet ist, die mit der Basis eines Multiemitter- Eingangstransistors (Tr1') in der genannten NAND-Gatterschaltung verbunden ist.

7. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung nach Anspruch 4, bei der das genannte Zugriffsmittel durch wenigstens eine Basis eines PNP-Typ- Eingangstransistors (Q3, Q4) in der genannten NAND-Gatterschaltung gebildet ist.

8. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung nach Anspruch 1, bei der das genannte Schaltmittel eine Diode (Di) umfaßt.

9. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung nach Anspruch 1, bei der das genannte Schaltmittel einen Transistor (Tr4) umfaßt.

10. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung nach den Ansprüchen 3 und 4, bei der das genannte zusätzliche Zugriffsmittel (A2i) durch die Basis eines Multikollektortransistors (Tr3) gebildet ist, der mit der genannten NAND-Gatterschaltung verbunden ist.

11. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung nach Anspruch 1, bei der das genannte Zugriffsmittel (A1i) die genannte Basisgatterzelle auf einen Freigabezustand einstellen kann.

12. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung nach den Ansprüchen 3 und 4, bei der das genannte zusätzliche Zugriffsmittel (A2i) den Ausgang der genannten Basisgatterzelle (Gi) entweder auf einen niedrigen oder auf einen hohen Pegel zwingend einstellen kann, d. h., wenn das NAND-Gatter verwendet wird, ist der Pegel niedrig, und wenn das NOR-Gatter verwendet wird, ist der Pegel hoch, und von dem genannten Überwachungsdraht (Mi) trennen kann.

13. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung, die umfaßt:

eine Vielzahl von Basisgatterzellen (Gi), die in einer Matrix angeordnet sind;

eine Prüfschaltung zum Prüfen eines Betriebszustandes von jeder Gatterzelle (Gi) und eines Verbindungszustandes zwischen Basisgatterzellen, wobei die genannte Prüfschaltung umfaßt: ein Prüfeingangsmittel, das eine Vielzahl von Spaltenauswahldrähten (Si) hat, die längs der genannten Basisgatterzellen (Gi) in einer Spaltenrichtung vorgesehen sind, dadurch gekennzeichnet, daß die genannten Verdrahtungsmittel angeordnet sind, um eine Verbindung zwischen Basisgatterzellen, die längs einer Spaltenrichtung vorgesehen sind, zu verhindern, und daß die Prüfschaltung ferner ein Zugriffsmittel (Ai) umfaßt, das mit einem Eingangsabschnitt jeder genannten Basisgatterzelle (Gi) verbunden ist, zum zwingenden Steuern des Ausgangs der Basisgatterzelle in Abhängigkeit von dem Pegel, der dem entsprechenden Spaltenauswahldraht (Si) optional zugeführt wurde; und ein Prüfdetektionsmittel, das eine Vielzahl von Überwachungsdrähten (Mi) hat, die längs der genannten Basisgatterzellen in der Reihenrichtung vorgesehen sind, und ein Schaltmittel (DI), das zwischen der genannten Basisgatterzelle (Gi) und dem genannten Überwachungsdraht (Mi) verbunden ist.

14. Eine integrierte Halbleiterschaltungsanordnung mit einer Prüfschaltung nach Anspruch 13, bei der die genannte Prüfschaltung ferner umfaßt: ein Spaltenauswahlmittel (S), das mit den genannten Spaltenauswahldrähten (Si) operativ verbunden ist, zum Auswählen von irgendeinem der genannten Spaltenauswahldrähte, und ein Überwachungsmittel (M), das mit den genannten Überwachungsdrähten (Mi) operativ verbunden ist, zum Detektieren eines Pegels des genannten Überwachungsdrahtes.