DE3537047A1 - Schnabelreduzierendes planox-verfahren fuer die herstellung integrierter elektronischer komponenten - Google Patents

Schnabelreduzierendes planox-verfahren fuer die herstellung integrierter elektronischer komponenten

Info

Publication number
DE3537047A1
DE3537047A1 DE19853537047 DE3537047A DE3537047A1 DE 3537047 A1 DE3537047 A1 DE 3537047A1 DE 19853537047 DE19853537047 DE 19853537047 DE 3537047 A DE3537047 A DE 3537047A DE 3537047 A1 DE3537047 A1 DE 3537047A1
Authority
DE
Germany
Prior art keywords
etching
nitride
oxide
zones
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19853537047
Other languages
English (en)
Other versions
DE3537047C2 (de
Inventor
Livio Agrate Brianza Mailand/Milano Baldi
Daniela Mailand/Milano Beardo
Marco Cairo Montenotte Savona Icardi
Adriana Mailand/Milano Rebora
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
SGS Microelettronica SpA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Microelettronica SpA filed Critical SGS Microelettronica SpA
Publication of DE3537047A1 publication Critical patent/DE3537047A1/de
Application granted granted Critical
Publication of DE3537047C2 publication Critical patent/DE3537047C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/117—Oxidation, selective
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/131—Reactive ion etching rie

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Description

Die Erfindung betrifft ein schnabelreduzierendes Planoxverfahren gemäß Oberbegriff des Patentanspruchs 1.
Die Planox-Technologie, bei der Oxid in ausgewählten Zonen einer ebenen Siliciumoberfläche aufwachsen gelassen wird, wird gewöhnlich für die Feldisolation in MOS- und CMOS-Verfahren verwendet, da sie eine Selbstausrichtung der Isolierungsimplantation schafft und steile Stufen am Rand verhindert.
Diese Technologie macht die folgende Folge von Herstellungsschritten erforderlich:
a. Das Aufwachsenlassen dünnen Oxids (30 bis 90 nm) auf einem Siliciumsubstrat;
b. das Aufbringen einer dünnen Schicht aus Siliciumnitrid (90 bis 300 nm);
c. das Aufbringen von Fotolack und eine Maskierung;
d. ein Ätzen des Siliciumnitrids, typischerweise in einem Plasma, das selektiv gegenüber dem darunterliegenden Oxid ist, mit einer Entfernung des Nitrids von der Zone, wo das Feldoxid wachsen soll;
e. das Entfernen des Fotolacks;
f. bei Bedarf das Entfernen des anfänglichen Oxids von der Zone, die nicht länger mit Nitrid bedeckt ist, und das Wachsenlassen des Feldoxids;
g. das Entfernen des restlichen Nitrids und des darunterliegenden anfänglichen Oxids und Festlegen der aktiven Zonen, die nicht mit Feldoxid versehen sind.
Der Hauptnachteil der derzeitigen Planox-Technologie liegt in dem sog. "Vogelschnabel", d.h., das Wachsen von Oxidkeilen unter dem Nitrid an den Rändern der damit bedeckten Zone. Dieses Phänomen bringt einen Verlust von 0,5 bis 1 μπι der Nennabmessungen der aktiven Zone mit sich und begrenzt somit die Schaltungsdichte.
Es ist aus der Literatur bekannt, daß die Länge des Planox-Schnabels direkt proportional zur Dünne des Nitrids und zur Dicke des darunterliegenden Oxids ist.
Gleichzeitig sind derzeitige Verfahren zum Ätzen von Nitrid in Plasma oder in RIE (reaktives Ionenätzen) etwas selektiv gegenüber dem Oxid, Ätzen jedoch Silicium viel schneller als sie Nitrid ätzen.
Das Verhältnis der Oxiddicke zur Nitriddicke kann daher nicht besonders stark reduziert werden, um nicht zu riskieren, daß während des Nitridätzens auch das gesamte Oxid weggeätzt wird, mit dem darauf folgenden Ätzen und ernsthaften Beschädigungen des darunterliegenden Siliciums.
Das chemische Ätzen des Nitrids schafft eine größere Selektivität, ist jedoch derzeit nicht in Gebrauch wegen der hohen Konzentration von Defekten und einer schlechten Abmessungssteuerung.
Derzeit richten sich die Anstrengungen auf diesem Gebiet hauptsächlich auf das Auffinden von Plasma- oder RIE-Nitridätzverfahren, die selektiver hinsichtlich des Oxids sind. Zufriedenstellende Lösungen des Problems sind jedoch nicht verfügbar.
Der Erfindung liegt die Aufgabe zugrunde, ein Planox-
Verfahren für integrierte elektronische Komponenten verfügbar zu machen, das die Ausmaße des Vogelschnabels und folglich die damit verbundenen Abmessungsverluste begrenzt, während eine gute Ausbeute und Steuerung der Abmessungen aufrecht erhalten wird.
Diese Aufgabe wird erfindungsgemäß mit einem Planox-Verfahren gelöst, bei dem dünnes Oxid auf einem Siliciumsubstrat wachsen gelassen wird, eine Nitridschicht aufgebracht wird, eine Fotolackschicht aufgebracht und maskiert wird, das Nitrid an den Seiten der Zonen geätzt wird, die dazu bestimmt sind, aktive Zonen der Komponente zu werden, der Fotolack entfernt wird, das Feldoxid rund um die genannten Zonen wachsen gelassen wird und das restliche Nitrid und das darunterliegende anfängliche Oxid von diesen Zonen entfernt wird, wobei dieses Verfahren dadurch gekennzeichnet ist, daß das Nitridätzen mit einer RIE-Ätztechnologie durchgeführt wird, die wenig selektiv gegenüber dem Oxid aber sehr selektiv gegenüber Silicium ist.
Dies gibt die Möglichkeit des Nitridätzen und bei Bedarf des Ätzens des darunterliegenden Oxids ohne die Gefahr einer Beschädigung des Siliciums. Die Oxidschicht kann daher dünner sein (weniger als 10 nm) und verursacht folglich einen sehr kleinen Vogelschnabel. Abmessungsverluste werden daher vernachlässigbar und es gibt keine unerwünschten Verluste an Ausbeute und Abmessungskontrolle.
Eine geeignete RIE-Ätzmethode mit hoher Selektivität gegenüber Silicium wird kommerziell zum Ätzen von Kontakten verwendet. Es hat sich gezeigt, daß diese Technologie eine Nitridätzung verfügbar macht, die nur wenig langsamer als die Oxidätzung ist, während das Ätzen
spontan auf dem Silicium aufhört.
Insbesondere kann ein Gerät für die RIE-Ätzung verwendet werden, das unter dem Namen A.M.E. 8111 bekannt ist und ein CHF3 + CO2-Plasma mit 75 cm3/min CHF3 und 6 cm3/min CO7 verwendet. Die verwendete Leistung beträgt 1300 W bei 13,5 MHz und der Druck beträgt 60 mTorr. Die Oxidätzgeschwindigkeit ist 450 A/min und die Siliciumätzgeschwindigkeit beträgt 15 A/min. Die Oxid/Silicium-Selektivität ist daher 30:1.
Die Erfindung und Weiterbildungen der Erfindung werden nun anhand einer Ausführungsform näher erläutert.
Die Fig. 1 bis 7 zeigen verschiedene Herstellungsschritte der Reihe nach.
Fig. 1 zeigt ein Siliciumsubstrat 1, auf dem als erstes ein dünnes Oxid 2 gewachsen ist, das vorzugsweise eine Dicke von weniger als 10 nm aufweist.
Auf dem Oxid 2 wird dann eine Schicht aus Siliciumnitrid 3 (Fig. 2) niedergeschlagen, die vorzugsweise dicker als 200 nm ist.
Nach dem Aufbringen eines Fotolacks 4 (Fig. 3) auf derjenigen Zone, die dazu bestimmt ist, eine aktive Fläche der Komponente zu werden, und nach einem geeigneten Maskieren wird eine Ätzung des Nitrids 3 und des Oxids 2 mit einer RIE-Technologie (reaktives Ionenätzen) durchgeführt, das hochgradig selektiv gegenüber Silicium ist. Insbesondere kann das zuvor genannte Gerät A.M.E. 8111 mit CHF3 + CO~-Plasma verwendet werden.
Dies ergibt die in Fig. 4 gezeigte Struktur, die bei Bedarf einer Ionenimplantation unterzogen werden kann, um die Dotierstoffkonzentration auf der Oberfläche der ungeschützten Zonen zu korrigieren.
Nach dem Entfernen des Fotolacks 4 nimmt die Struktur das in Fig. 5 gezeigte Aussehen an, d.h., das Siliciumsubstrat ist mit einer dünnen Oxidschicht 2 und einer Nitridschicht 3 lediglich in derjenigen Zone, die dazu bestimmt ist, der aktive Bereich zu werden, bedeckt.
Nach einer bei Bedarf durchzuführenden Reinigung der Siliciumoberflache wird Feldoxid 5 an den Seiten der zuvor genannten Zone wachsen gelassen und dringt teilweise in das Siliciumsubstrat ein. Dies gibt der Komponente die in Fig. 6 gezeigte Konfiguration, bei der praktisch kein Oxid unter das Nitrid 3 gewachsen ist. Diese letztere Eigenschaft ist klar das Ergebnis des dünneren Oxids 2.
Restliches Nitrid 3 und das darunterliegende anfängliche Oxid 2 werden dann entfernt, um eine entgültige Komponente wie die in Fig. 7 gezeigte zu schaffen, die einen wohldefinierten aktiven Bereich 6 mit minimalem Abmessungsverlust aufgrund der Bildung eines Vogelschnabels 7 aufweist.
- Leerseite -

Claims (2)

NKER scHMiTT-MLsoN ιhiksch * Patentanwälte \ SGS MICROELETTRONICA S.p.A. Priorität: 23. Oktober 1984,Italien, Nr. 23283 A/84 K 30 138 SM6 Schnabelreduzierendes Planox-Verfahren für die Herstellung integrierter elektronischer Komponenten Patentansprüche
1. Schnabelreduzierendes Planox-Verfahren für die Herstellung integrierter elektronischer Komponenten, mit den Schritten des Aufwachsenlassens dünnen Oxids auf einem Siliciumsubstrat, Aufbringens einer Nitridschicht, Aufbringens von Fotolack, Maskierens, Nitrid-Ätzens an den Seiten derjenigen Zonen, welche aktive Zonen der Komponente werden sollen, Aufwachsenlassens von Feldoxid rund um diese Zonen und Entfernens des restlichen Nitrids und des darunterliegenden anfänglichen Oxids von den genannten Zonen,
dadurch gekennzeichnet,
daß das Nitridätzen mit einer RIE-Ätzmethode (reaktives Ionenätzen) mit hoher Selektivität gegenüber Silicium durchgeführt wird.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß bei der Ätzmethode CHF, + CO2 enthaltendes Plasma in einer Zusammensetzung und unter Betriebsbedingungen für ein schnelles Ätzen von Nitrid und Oxid und ein langsames Ätzen von Silicium verwendet wird.
DE3537047A 1984-10-23 1985-10-17 Verfahren zur lokalen Oxidation von Silizium Expired - Fee Related DE3537047C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT8423283A IT1213230B (it) 1984-10-23 1984-10-23 Processo planox a becco ridotto per la formazione di componenti elettronici integrati.

Publications (2)

Publication Number Publication Date
DE3537047A1 true DE3537047A1 (de) 1986-04-24
DE3537047C2 DE3537047C2 (de) 1995-06-01

Family

ID=11205638

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3537047A Expired - Fee Related DE3537047C2 (de) 1984-10-23 1985-10-17 Verfahren zur lokalen Oxidation von Silizium

Country Status (7)

Country Link
US (1) US4897365A (de)
JP (1) JPS61101047A (de)
DE (1) DE3537047C2 (de)
FR (1) FR2572217B1 (de)
GB (1) GB2165992B (de)
IT (1) IT1213230B (de)
NL (1) NL193393C (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
EP0792516B1 (de) * 1994-11-18 1999-03-10 Advanced Micro Devices, Inc. Verfahren zum ätzen von siliziumnitrid mit verstärkung der kritischen abmessung
US5983828A (en) * 1995-10-13 1999-11-16 Mattson Technology, Inc. Apparatus and method for pulsed plasma processing of a semiconductor substrate
US6253704B1 (en) 1995-10-13 2001-07-03 Mattson Technology, Inc. Apparatus and method for pulsed plasma processing of a semiconductor substrate
US6794301B2 (en) 1995-10-13 2004-09-21 Mattson Technology, Inc. Pulsed plasma processing of semiconductor substrates
US5861339A (en) * 1995-10-27 1999-01-19 Integrated Device Technology, Inc. Recessed isolation with double oxidation
US5882993A (en) 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
KR19980064466A (ko) * 1996-12-23 1998-10-07 윌리엄비.켐플러 이산화탄소로 실리콘 산화물을 에칭하는 공정
US5926730A (en) * 1997-02-19 1999-07-20 Micron Technology, Inc. Conductor layer nitridation
US5962914A (en) * 1998-01-14 1999-10-05 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
JPH11214355A (ja) * 1998-01-20 1999-08-06 Nec Corp 異方性ドライエッチング方法
US6531364B1 (en) 1998-08-05 2003-03-11 Advanced Micro Devices, Inc. Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer
US20050287916A1 (en) * 2004-01-23 2005-12-29 Sheltman David A Pneumatically actuated stunt device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4354897A (en) * 1980-02-14 1982-10-19 Fujitsu Limited Process for forming contact through holes
US4374698A (en) * 1980-07-11 1983-02-22 U.S. Philips Corporation Method of manufacturing a semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4080718A (en) * 1976-12-14 1978-03-28 Smc Standard Microsystems Corporation Method of modifying electrical characteristics of MOS devices using ion implantation
US4283249A (en) * 1979-05-02 1981-08-11 International Business Machines Corporation Reactive ion etching
JPS5691446A (en) * 1979-12-25 1981-07-24 Seiko Epson Corp Forming of element segregation region of semiconductor integrated circuit
US4349409A (en) * 1980-05-12 1982-09-14 Fujitsu Limited Method and apparatus for plasma etching
JPS56158873A (en) * 1980-05-14 1981-12-07 Hitachi Ltd Dry etching method
US4324611A (en) * 1980-06-26 1982-04-13 Branson International Plasma Corporation Process and gas mixture for etching silicon dioxide and silicon nitride
JPS5775429A (en) * 1980-10-28 1982-05-12 Toshiba Corp Manufacture of semiconductor device
US4330931A (en) * 1981-02-03 1982-05-25 Intel Corporation Process for forming metal plated regions and lines in MOS circuits
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
US4376672A (en) * 1981-10-26 1983-03-15 Applied Materials, Inc. Materials and methods for plasma etching of oxides and nitrides of silicon
US4563227A (en) * 1981-12-08 1986-01-07 Matsushita Electric Industrial Co., Ltd. Method for manufacturing a semiconductor device
US4484979A (en) * 1984-04-16 1984-11-27 At&T Bell Laboratories Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer
US4551910A (en) * 1984-11-27 1985-11-12 Intel Corporation MOS Isolation processing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4354897A (en) * 1980-02-14 1982-10-19 Fujitsu Limited Process for forming contact through holes
US4374698A (en) * 1980-07-11 1983-02-22 U.S. Philips Corporation Method of manufacturing a semiconductor device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Chang, J.S.: Selective Reactive Ion etching of Silicon Dioxide. In: Solid State Technology, April 1984, pp. 214-218 *
Mosfets mit eingesenkter Oxidschicht. In: Electronik 1970, Bd. 36, H. 2, S. 105 *

Also Published As

Publication number Publication date
NL193393C (nl) 1999-08-03
GB8524041D0 (en) 1985-11-06
GB2165992B (en) 1988-11-09
IT1213230B (it) 1989-12-14
GB2165992A (en) 1986-04-23
FR2572217A1 (fr) 1986-04-25
US4897365A (en) 1990-01-30
JPS61101047A (ja) 1986-05-19
DE3537047C2 (de) 1995-06-01
IT8423283A0 (it) 1984-10-23
NL193393B (nl) 1999-04-01
FR2572217B1 (fr) 1990-03-30
NL8502733A (nl) 1986-05-16

Similar Documents

Publication Publication Date Title
DE3537047A1 (de) Schnabelreduzierendes planox-verfahren fuer die herstellung integrierter elektronischer komponenten
DE69111731T2 (de) Verfahren zur Herstellung von Markierungen zum Alignieren von Marken.
EP0010624B1 (de) Verfahren zur Ausbildung sehr kleiner Maskenöffnungen für die Herstellung von Halbleiterschaltungsanordnungen
DE3485880T2 (de) Verfahren zur herstellung von halbleiteranordnungen.
DE3855861T2 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit einer isolierten Gitterstruktur
DE2745857C2 (de)
EP0020998B1 (de) Verfahren zum Herstellen eines bipolaren Transistors mit ionenimplantierter Emitterzone
DE2718894C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE3784758T2 (de) Herstellungsverfahren für EPROM-Zellen mit Oxid-Nitrid-oxid-Dielektrikum.
DE69231655T2 (de) Verfahren zur Herstellung einer Graberstruktur in einem Halbleitersubstrat
EP0111086A2 (de) Verfahren zum Herstellen von Strukturen mit Abmessungen im Submikrometerbereich und die Anwendung dieses Verfahrens zur Herstellung einer tiefen dielektrischen Isolation mit Submikrometerbreite in einem Siliciumkörper
DE2933849A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE2644939A1 (de) Aetzverfahren zum abflachen eines siliciumsubstrats
DE3540422C2 (de) Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen
DE19817486A1 (de) Reinigungszusammensetzung für die Herstellung von Halbleitervorrichtungen und ein Verfahren zur Herstellung von Halbleitervorrichtungen mittels derselben
DE69511877T2 (de) Feldemittiervorrichtung mit selbstjustierter torelektrode und verfahren zu deren herstellung
DE60034265T2 (de) Halbleiterbauelement mit SOI-Struktur und dessen Herstellungsverfahren
DE3340143A1 (de) Vergrabene durchbruchdiode in einer integrierten schaltung und verfahren zur herstellung derselben
WO2007147790A1 (de) Verfahren zur selektiven entspiegelung einer halbleitergrenzfläche durch eine besondere prozessführung
DE69611632T2 (de) Planare Isolation für integrierte Schaltungen
EP0218039B1 (de) Verfahren zur Übertragung feinster Fotolackstrukturen
DE3128629A1 (de) Rueckaetzverfahren fuer integrierte schaltkreise
DE19645440C2 (de) Verfahren zur Isolierung von Bauelementen einer Halbleiter-Vorrichtung
DE69509698T2 (de) Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate und kurzem Kanal, und entsprechender Transistor
DE2157633A1 (de) Verfahren zur planaren diffusion von zonen einer monolithisch integrierten festkoerperschaltung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee