NL193393C - Werkwijze voor de vervaardiging van een halfgeleiderinrichting. - Google Patents

Werkwijze voor de vervaardiging van een halfgeleiderinrichting. Download PDF

Info

Publication number
NL193393C
NL193393C NL8502733A NL8502733A NL193393C NL 193393 C NL193393 C NL 193393C NL 8502733 A NL8502733 A NL 8502733A NL 8502733 A NL8502733 A NL 8502733A NL 193393 C NL193393 C NL 193393C
Authority
NL
Netherlands
Prior art keywords
silicon
layer
oxide
nitride
etching
Prior art date
Application number
NL8502733A
Other languages
English (en)
Other versions
NL193393B (nl
NL8502733A (nl
Original Assignee
Sgs Microelettronica Spa
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sgs Microelettronica Spa filed Critical Sgs Microelettronica Spa
Publication of NL8502733A publication Critical patent/NL8502733A/nl
Publication of NL193393B publication Critical patent/NL193393B/nl
Application granted granted Critical
Publication of NL193393C publication Critical patent/NL193393C/nl

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/117Oxidation, selective
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/131Reactive ion etching rie

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Description

1 193393
Werwijze voor de vervaardiging van een halfgeleiderinrichting
De uitvinding heeft betrekking op een werkwijze voor de vervaardiging van een halfgeleiderinrichting, omvattende de stappen van het op een substraat van silicium aanbrengen van een laag van siliciumoxyde, 5 het aanbrengen van een laag van siliciumnitride op de laag van siliciumoxyde, het aanbrengen van een laklaag op de laag van siliciumnitride op de plaatsen die voorbestemd zijn actieve gebieden van de inrichting te worden, het plasma-etsen van de niet door fotolak bedekte delen van de laag van siliciumnitride, het verwijderen van de laklaag, het doen groeien van veldoxyde in de geëtste gebieden en het verwijderen van de nog resterende laag van siliciumnitride en de zich daaronder bevindende laag van 10 siliciumoxyde.
Een dergelijke werkwijze is bekend uit de in Nederland ter inzage gelegde octrooiaanvrage 8004005. Bij deze bekende werkwijze varieert de verhouding in etssnelheid van het siliciumnitride ten opzichte van het siliciumoxyde afhankelijk van de volumeverhouding van de componenten van het plasma. In het geschrift worden verhoudingen genoemd van 2:1 tot 12:1. De dikte van de siliciumoxydelaag kan dientengevolge 15 gekozen worden in een gebied van 20 tot 100 nm zonder dat bij het etsen beschadigingen van het substraat van silicium plaatsvindt.
Een probleem, dat zich bij de bekende werkwijze kan voordoen is het optreden van het "vogelsnavel-’’verschijnsel. Dit houdt in de groei van oxydewiggen onder het nitride bij de randen van het gebied waar het veldoxyde wordt gegroeid. Dit verschijnsel kan leiden tot een verlies van 0,5 - 1,0 pm van nomimale 20 afmetingen van het actieve gebied en het beperkt aldus de dichtheid van de te vormen ketens.
Het doel van de uitvinding is het verschaffen van een werkwijze waarbij het ’’vogelsnavel” verschijnsel zich niet, althans in veel geringe mate, voordoet. Dit doel wordt bereikt met een werkwijze van een in de aanhef genoemde soort, welke volgens de uitvinding wordt gekenmerkt, doordat de laag van siliciumoxyde een dikte van minder dan 20 nm heeft en het esten van de laag van siliciumnitride geschiedt met behulp 25 van een RIE (reactieve ionen-ets)-techniek, die voorziet in een hogere selectiviteit en opzichte van het silicium. Bij voorkeur wordt volgens de uitvinding de RIE-etstechniek uitgevoerd met een plasma van CHF3 en C02 in zodanige samenstelling en onder zodanige omstandigheden dat een snelle etsing van de lagen van siliciumnitride en siliciumoxyde en een trage etsing van de lagen van silicium wordt bewerkstelligd.
Door toepassing volgens de uitvinding van een RIE-etstechniek, die een slechte selectiviteit ten opzichte 30 van siliciumoxyde heeft, maar zeer selectief is ten aanzien van silicium kan het esten van het nitride en het zich daaronder bevindende oxyde geschieden, zonder dat het gevaar bestaat, dat het silicium wordt beschadigd. Dit brengt mee, dat de oxydelaag zeer dun, volgens de uitvinding minder dan 20 nm, moet zijn, waardoor het verschijnsel van de ’’vogensnavel” niet of nauwelijks kan optreden.
Opgemerkt wordt, dat uit het Amerikaanse octrooischrift 4.376.672 een RIE-etstechniek bekend is, 35 waarbij een gasmengsel van CHF3 en C02 wordt toegepast, waarbij een hoge mate van anisotroop etsen en dientengevolge weinig onderetsing wordt verkregen. Over het "vogensnavel” verschijnsel wordt in deze publicatie niet gesproken.
Voor het RIE-esten bij de werkwijze volgens de uitvinding kan een inrichting worden gebruikt, waarbij gebruik wordt gemaakt van een CHF3 + C02-plasma met 75 cm3/min CHF3 en 6 cm3/min C02. Het 40 gebruikte vermogen is 1300 watt bij 13,5 MHz en de druk bedraagt 8 Pa. De oxideëtssnelheid bedraagt 45 nm/min en de siliciumetssnelheid bedraagt 1,5 nm/min. De oxyde/siliciumselectiviteit is derhalve 30:1.
De uitvinding zal onderstaand nader worden toegelicht onder verwijzing naar de tekening waarin de figuren 1-7 achtereenvolgens de verschillende stappen van de werkwijze volgens de uitvinding tonen.
45
Uit figuur 1 blijkt, dat op een siliciumsubstraat 1 initieel een dun oxyde 2 wordt gegroeid, bij voorbeeld met een dikte minder dan 10 nm.
Op het oxyde 2 wordt dan een laag siliciumnitride 3 (figuur 2) aangebracht, bij voorbeeld dikker dan 200 nm.
50 Na het aanbrengen van een fotolak 4 (figuur 3) op het gebied, dat bestemd is om een actief gebied van de component te worden, en een geschikte maskering, vindt een etsing van het nitride 3 en het oxyde 2 plaats onder gebruik van een RIE (reactief ionenets-)methode, welke sterk selectief is ten aanzien van silicium. Meer in het bijzonder kan gebruik worden gemaakt van de bovengenoemde A.M.E. 8111-inrichting met een CHF3 + C02-plasma.
55 Hierdoor verkrijgt men het stelsel, weergegeven in figuur 4, dat optioneel kan worden onderworpen aan een ionenimplantatie voor een correctie van de doteerconcentratie aan het oppervlak van niet-beschermde gebieden.

Claims (2)

193393 2 Na het verwijderen van de fotolak 4 neemt het stelsel de vorm aan weergegeven in figuur 5, dat wil zeggen, dat de siliciumsubstraat slechts in het gebied, dat bestemd is om het actieve gebied te worden, is bekleen met een dunne oxydelaag 2 en een nitridelaag 3. < Na het optioneel reinigen van het siliciumoppervlak wordt op de zijden van het genoemde gebied 5 veldoxyde 5 gegroeid en dit dringt gedeeltelijk in de siliciumsubstraat 1 binnen, waardoor de component de in figuur 6 afgebeelde vorm verkrijgt, praktisch zonder een oxydegroei onder het nitride 3. Het is duidelijk, dat deze laatste eigenschap het gevolg is van het dunnere oxyde 2. Het resterende nitride 3 en het zich daaronder bevindende initiële oxyde 2 worden dan verwijderd voor het verschaffen van een uiteindelijke component, zoals die, weergegeven in figuur 7, voorzien van een goed 10 bepaald actief gebied 6 met een minimaal dimensioneel verlies tengevolge van de vorming van de ’’vogelsnavel” 7. 15
1. Werkwijze voor de vervaardiging van een halfgeleiderinrichting, omvattende de stappen van het op een substraat van silicium aanbrengen van een laag siliciumoxyde, het aanbrengen van een laag van silicium-nitride op de laag van siliciumoxyde, het aanbrengen van een laklaag op de laag van siliciumnitride op de plaatsen die voorbestemd zijn actieve gebieden van de inrichting te worden, het plasma-etsen van de niet 20 door fotolak bedekte delen van de laag van siliciumnitride, het verwijderen van de laklaag, het doen groeien van veldoxyde in de geëtste gebieden en het verwijderen van de nog resterende laag van siliciumnitride en de zich daaronder bevindende siliciumoxyde, met het kenmerk, dat de laag van siliciumoxyde een dikte van minder dan 20 nm heeft en dat het esten van de laag van siliciumnitride geschiedt met behulp van een RIE (reactieve ionen-ets)-techniek, die voorziet in een hogere selectiviteit ten opzichte van het silicium.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat de RIE-techniek wordt uitgevoerd met een plasma van CHF3 en C02 in zodanige samenstelling en onder zodanige omstandigheden, dat een snelle etsing van de lagen van siliciumnitride en siliciumoxyde en een trage etsing van de lagen van silicium wordt bewerkstelligd. Hierbij 1 blad tekening
NL8502733A 1984-10-23 1985-10-07 Werkwijze voor de vervaardiging van een halfgeleiderinrichting. NL193393C (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT2328384 1984-10-23
IT8423283A IT1213230B (it) 1984-10-23 1984-10-23 Processo planox a becco ridotto per la formazione di componenti elettronici integrati.

Publications (3)

Publication Number Publication Date
NL8502733A NL8502733A (nl) 1986-05-16
NL193393B NL193393B (nl) 1999-04-01
NL193393C true NL193393C (nl) 1999-08-03

Family

ID=11205638

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8502733A NL193393C (nl) 1984-10-23 1985-10-07 Werkwijze voor de vervaardiging van een halfgeleiderinrichting.

Country Status (7)

Country Link
US (1) US4897365A (nl)
JP (1) JPS61101047A (nl)
DE (1) DE3537047C2 (nl)
FR (1) FR2572217B1 (nl)
GB (1) GB2165992B (nl)
IT (1) IT1213230B (nl)
NL (1) NL193393C (nl)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
WO1996016437A1 (en) * 1994-11-18 1996-05-30 Advanced Micro Devices, Inc. Silicon nitride etch process with critical dimension gain
US6253704B1 (en) 1995-10-13 2001-07-03 Mattson Technology, Inc. Apparatus and method for pulsed plasma processing of a semiconductor substrate
US6794301B2 (en) 1995-10-13 2004-09-21 Mattson Technology, Inc. Pulsed plasma processing of semiconductor substrates
US5983828A (en) * 1995-10-13 1999-11-16 Mattson Technology, Inc. Apparatus and method for pulsed plasma processing of a semiconductor substrate
US5861339A (en) * 1995-10-27 1999-01-19 Integrated Device Technology, Inc. Recessed isolation with double oxidation
US5882993A (en) 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
KR19980064466A (ko) * 1996-12-23 1998-10-07 윌리엄비.켐플러 이산화탄소로 실리콘 산화물을 에칭하는 공정
US5926730A (en) * 1997-02-19 1999-07-20 Micron Technology, Inc. Conductor layer nitridation
US5962914A (en) * 1998-01-14 1999-10-05 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
JPH11214355A (ja) * 1998-01-20 1999-08-06 Nec Corp 異方性ドライエッチング方法
US6531364B1 (en) 1998-08-05 2003-03-11 Advanced Micro Devices, Inc. Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer
US20050287916A1 (en) * 2004-01-23 2005-12-29 Sheltman David A Pneumatically actuated stunt device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4080718A (en) * 1976-12-14 1978-03-28 Smc Standard Microsystems Corporation Method of modifying electrical characteristics of MOS devices using ion implantation
US4283249A (en) * 1979-05-02 1981-08-11 International Business Machines Corporation Reactive ion etching
JPS5691446A (en) * 1979-12-25 1981-07-24 Seiko Epson Corp Forming of element segregation region of semiconductor integrated circuit
JPS56114319A (en) * 1980-02-14 1981-09-08 Fujitsu Ltd Method for forming contact hole
US4349409A (en) * 1980-05-12 1982-09-14 Fujitsu Limited Method and apparatus for plasma etching
JPS56158873A (en) * 1980-05-14 1981-12-07 Hitachi Ltd Dry etching method
US4324611A (en) * 1980-06-26 1982-04-13 Branson International Plasma Corporation Process and gas mixture for etching silicon dioxide and silicon nitride
NL8004005A (nl) * 1980-07-11 1982-02-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JPS5775429A (en) * 1980-10-28 1982-05-12 Toshiba Corp Manufacture of semiconductor device
US4330931A (en) * 1981-02-03 1982-05-25 Intel Corporation Process for forming metal plated regions and lines in MOS circuits
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
US4376672A (en) * 1981-10-26 1983-03-15 Applied Materials, Inc. Materials and methods for plasma etching of oxides and nitrides of silicon
US4563227A (en) * 1981-12-08 1986-01-07 Matsushita Electric Industrial Co., Ltd. Method for manufacturing a semiconductor device
US4484979A (en) * 1984-04-16 1984-11-27 At&T Bell Laboratories Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer
US4551910A (en) * 1984-11-27 1985-11-12 Intel Corporation MOS Isolation processing

Also Published As

Publication number Publication date
GB2165992B (en) 1988-11-09
IT8423283A0 (it) 1984-10-23
FR2572217B1 (fr) 1990-03-30
GB2165992A (en) 1986-04-23
US4897365A (en) 1990-01-30
IT1213230B (it) 1989-12-14
GB8524041D0 (en) 1985-11-06
FR2572217A1 (fr) 1986-04-25
JPS61101047A (ja) 1986-05-19
DE3537047C2 (de) 1995-06-01
NL193393B (nl) 1999-04-01
DE3537047A1 (de) 1986-04-24
NL8502733A (nl) 1986-05-16

Similar Documents

Publication Publication Date Title
NL193393C (nl) Werkwijze voor de vervaardiging van een halfgeleiderinrichting.
US7022586B2 (en) Method for recycling a substrate
US4021276A (en) Method of making rib-structure shadow mask for ion implantation
EP0000316B1 (fr) Procédé de fabrication de dispositifs semi-conducteurs comportant des régions d&#39;oxyde de silicium encastrées
FR2876220A1 (fr) Procede d&#39;elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
EP2828888B1 (fr) Procédé comprenant la fabrication d&#39;au moins un plot d&#39;assemblage sur un support et l&#39;auto-assemblage d&#39;une puce de circuit integré sur le support avec formation d&#39;un matériau fluorocarboné entourant le plot et exposition du plot et du matériau fluorocarboné à un traitement ultraviolet en présence d&#39;ozone
EP3506336A1 (fr) Procédé de gravure d&#39;une couche diélectrique tridimensionnelle
KR0165664B1 (ko) 반도체구조의 금속선 형성방법
JPH0416936B2 (nl)
JPH0744153B2 (ja) 集積回路ウエハ上にシリコン物質の欠陥のない膜を大量生産する方法
US6197656B1 (en) Method of forming planar isolation and substrate contacts in SIMOX-SOI.
JP5497626B2 (ja) 複合基板を製造するための工程
US4863556A (en) Method for transferring superfine photoresist structures
EP1883953B1 (fr) Traitement de surface apres gravure selective
US4655874A (en) Process for smoothing a non-planar surface
JP2644069B2 (ja) 半導体装置の製造方法
EP1229575A3 (en) Nanotopography removing method
JP2970217B2 (ja) Soi基板におけるsoi膜厚均一化方法
KR930000876B1 (ko) 질화막을 이용한 고에너지 이온 주입 저지방법
Furio et al. Graphenic carbon as etching mask: patterning with laser lithography and KOH etching
WO2023078692A1 (fr) Procede de traitement de surface
Ooi et al. Study of C2F6 overetch induced damage and the effects of overetch on subsequent SiCl4 etch of GaAs/AlGaAs
TW202129740A (zh) 半導體晶圓切割製程
JP2001085387A (ja) 半導体装置の製造方法
JPS5919325A (ja) エツチング方法

Legal Events

Date Code Title Description
BA A request for search or an international-type search has been filed
BB A search report has been drawn up
BC A request for examination has been filed
V1 Lapsed because of non-payment of the annual fee

Effective date: 20030501