NL8502733A - Planox proces met gereduceerde "snavel" voor de vorming van geintegreerde elektronische componenten. - Google Patents
Planox proces met gereduceerde "snavel" voor de vorming van geintegreerde elektronische componenten. Download PDFInfo
- Publication number
- NL8502733A NL8502733A NL8502733A NL8502733A NL8502733A NL 8502733 A NL8502733 A NL 8502733A NL 8502733 A NL8502733 A NL 8502733A NL 8502733 A NL8502733 A NL 8502733A NL 8502733 A NL8502733 A NL 8502733A
- Authority
- NL
- Netherlands
- Prior art keywords
- etching
- nitride
- oxide
- silicon
- electronic components
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 14
- 230000015572 biosynthetic process Effects 0.000 title description 4
- 150000004767 nitrides Chemical class 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000001020 plasma etching Methods 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 6
- 210000003323 beak Anatomy 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims description 4
- 241000293849 Cordylanthus Species 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/117—Oxidation, selective
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/131—Reactive ion etching rie
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Drying Of Semiconductors (AREA)
Description
« > ——i VO 7419
Titel: Planox proces met gereduceerde "snavel" voor de vorming van geïntegreerde elektronische componenten.
De uitvinding heeft betrekking op een planox proces met gereduceerde "snavel" voor de vorming van geïntegreerde elektronische componenten.
De planox technologie dat wil zeggen waarbij een oxyde in de geko-5 zen zones van een plat oppervlak van silicium wordt gegroeid, wordt gewoonlijk gebruikt voor veldisolatie bij MOS- en CMOS-processen omdat hierbij wordt voorzien in een eigen centrering van isolatieimplantatie en steile overgangen bij de rand worden vermeden.
Deze technologie vereist de volgende reeks stappen: 10 a. het groeien van een dun oxyde (30-90 nm) op een silicium- sub straat? b. het aanbrengen van een dunne laag siliciumnitride (90-300 nm); c. het aanbrengen van een fotolak en maskeren; d. het etsen van het siliciumnitride, meer in het bijzonder in 15 een plasma, op een selectieve wijze jiaar het ondergelegen oxyde, waarbij nitride uit het gébied wordt verwijderd, waar het veldoxyde moet worden gegroeid; e. het verwijderen van de fotolak; f. het optioneel verwijderen van het initiële oxyde van het 20 gebied, dat niet langer is bedekt met nitride en groei van het veldoxyde; g. het verwijderen van het resterende nitride en het daaronder gelegen initiële oxyde en het bepalen van de actieve gebieden, die niet van het veldoxyde zijn voorzien.
Het voornaamste bezwaar van de huidige planox technologie is 25 gelegen in de zogenaamde "vogelsnavel" dat wil zeggen de groei van oxyde-wiggen onder het nitride bij de randen van het gebied, dat hierdoor wordt bedekt. Dit verschijnsel brengt een verlies aan 0,5-1 micron van de nominale afmetingen van het actieve gebied met zich mede en beperkt derhalve de dichtheid van de ketens.
30 Het is uit de literatuur bekend, dat de lengte van de planox "snavel" recht evenredig is met de dikte van het nitride en de dikte van het zich daaronder bevindende oxyde.
f532 733 V S, - 2 -
Tegelijkertijd zijn de huidige methoden van het etsen van het nitride in plasma of in RIE (reactief ionen etsen) enigszins selectief naar het oxyde doch wordt het silicium veel sneller geëtst dan het nitride.
5 De verhouding van de dikte van het oxyde tot de dikte van het nitride kan derhalve niet sterk worden gereduceerd in verband met de kans, dat tijdens het etsen van het nitride ook alle oxyde wordt geëtst, waardoor het zich daaronder bevindende silicium kan worden geëtst en op een ernstige wijze kan worden beschadigd.
10 Het chemisch etsen van het nitride voorziet in een grote selec tiviteit doch wordt op dit moment niet toegepast in verband met de grote concentratie aan de defecten en de slechte regeling van de afmetingen.
Op dit moment zijn de inspanningen op dit terrein hoofdzakelijk gericht naar het zoeken van plasma- of R.I.E. nitride etsprocessen, 15 die meer selectief zijn naar het oxyde. Bevredigende oplossingen voor dit probleem worden evenwel niet gegeven.
Het doel van de uitvinding is het verkrijgen van een planox proces voor geïntegreerde elektronische componenten, waarbij de grootte van de "vogelsnavel" wordt beperkt en derhalve de bijbehorende dimen-20 sionele verliezen worden beperkt, terwijl een goede opbrengst en afme-tingsregeling behouden blijft.
Volgens de uitvinding wordt dit doel bereikt door een planox proces, dat de stappen omvat van het groeien van een dun oxyde op een siliciumsubstraat, het aanbrengen van een nitridelaag, het aanbrengen 25 van een fotolak en maskeren, het etsen van het nitride aan de zijden van de zones, welke bestemd zijn om actieve gebieden van de component te worden, het verwijderen van de fotolak, het groeien van het veldoxyde om de genoemde zones, en het verwijderen van het resterende nitride en het zich daaronder bevindende initiële Oxyde van de genoemde gebieden 30 met het kenmerk, dat het etsen van het nitride geschiedt onder gebruik van een RIE-etsmethode, welke een slechte selectiviteit naar het oxyde heeft doch zeer selectief is ten aanzien van het silicium.
Hierdoor wordt een nitrideëtsing en een optionele etsing van het zich daaronder bevindende oxyde mogelijk zonder dat het gevaar bestaat, 35 dat het silicium wordt beschadigd. De oxydelaag kan derhalve dunner 85 0 2 713 - 3 - zijn (minder dan 20 nm) en derhalve ontstaat een zeer geringe "vogel-snavel". De dimensionele verliezen worden derhalve verwaarloosbaar en er treden geen ongewenste verliezen in opbrengst en dimensieregeling op.
Een geschikte RIE-etsmethode met grote selectiviteit ten aanzien 5 van silicium wordt commercieel toegepast voor het etsen van kontakten.
Het is gebleken, dat volgens deze technologie een nitrideëtsing wordt verkregen, welke slechts iets trager verloopt dan de oxideëtsing, terwijl het etsen spontaan bij het silicium wordt beëindigd.
Meer in het bijzonder kan voor het RIE-etsen een inrichting worden 10 gebruikt, welke in de handel verkrijgbaar is onder de naam A.M.E. 8111, waarbij gebruik wordt gemaakt van een CHF^ + CO^-plasma met 75 cm3/min CHF^ en 6 cm3/min CO2. Het gebruikte vermogen is 1300 watt bij 13,5 MHz en de druk bedraagt 60 m Torr. De oxideëtssnelheid bedraagt 450 A /min en de siliciumetssnelheid bedraagt 15 A/min. De oxyde/silicium-15 selectiviteit is derhalve 30:1.
De uitvinding zal onderstaand nader worden toegelicht onder verwijzing naar de tekening waarin de figuren 1-7 achtereenvolgens de verschillende stappen van de werkwijze volgens de uitvinding tonen.
Uit fig. 1 blijkt, dat op een siliciumsubstraat 1 initieel een 20 dun oxyde 2 wordt gegroeid, bij voorkeur met een dikte minder dan 10 nm.
Op het oxyde 2 wordt dan een laag siliciumnitride 3 (fig. 2) aangebracht, bij voorkeur dikker dan 200 nm.
Na het aanbrengen van een fotolak 4 (fig. 3) op het gebied, dat bestemd is om een actief gebied van de component te worden, en een 25 geschikte maskering, vindt een etsing van het nitride 3 en het oxyde 2 plaats onder gebruik van een RIE (reactief ionenets-)methode, welke sterk selectief is ten aanzien van silicium. Meer in het bijzonder kan gebruik worden gemaakt van de bovengenoemde A.M.E. 8111-inrichting met een CHF^ + CO^-plasma.
30 Hierdoor verkrijgt men het stelsel, weergegeven in fig. 4, dat optioneel kan worden onderworpen aan een ionenimplantatie voor een correctie van de doteerconcentratie aan het oppervlak van niet-beschermde gebieden.
Na het verwijderen van de fotolak 4 neemt het stelsel de vorm aan 35 weergegeven in fig. 5, dat wil zeggen, dat de siliciumsubstraat slechts . . ‘-J L / .,· * %, - 4 - in het gebied, dat bestemd is om het actieve gebied te worden, is bekleed met een dunne oxydelaag 2 en een nitridelaag 3.
Na het optioneel'reinigen van het siliciumoppervlak wordt op de zijden van het genoemde gebied veldoxyde 5 gegroeid en dit dringt 5 gedeeltelijk in de siliciumsubstraat 1 binnen, waardoor de component de in fig. 6 afgebeelde vorm verkrijgt, praktisch zonder een oxydegroei onder het nitride 3. Het is duidelijk,dat deze laatste eigenschap het gevolg is van het dunnere oxyde 2.
Het resterende nitride 3 en het zich daaronder bevindende initiële 10 oxyde 2 worden dan verwijderd voor het verschaffen van een uiteindelijke component, zoals die, weergegeven in fig. 7, voorzien van een goed-bepaald actief gebied 6 met een minimaal dimensioneel verlies tengevolge van de vorming van de "vogelsnavel" 7.
i s O 2 7 3 ί
Claims (2)
1. Planox-werkwijze met gereduceerde "snavel" voor het vormen van geïntegreerde elektronische componenten, omvattende de stappen van een dunne-oxydegroei op de siliciumsubstraat, het aanbrengen van een nitride-laag, het aanbrengen van een fotolak en maskering, een nitrideëtsing 5 bij de zijden van de zones, welke bestemd zijn om actieve gebieden van de component te worden, het verwijderen van de fotolak, het groeien van veldoxyde om de genoemde zones , en het verwijderen van het resterende nitride en het zich daaronder bevindende initiële oxyde vein de genoemde zones met het kenmerk, dat de nitrideëtsing plaatsvindt onder gebruik 10 van een RIE (reactieve ionenets-}technologie met een grote selectiviteit ten aanzien van het silicium.
2. Werkwijze volgens conclusie 1 met het kenmerk, dat de etstechnolo-gie het gebruik van CHF^ + CC^-plasma met zich mede brengt in een samenstelling en onder bedrijfsomstandigheden, die op een geschikte wijze 15 zodanig zijn gekozen, dat een snelle etsing van het nitride en oxyde en een trage etsing van het silicium wordt verzekerd.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT2328384 | 1984-10-23 | ||
| IT8423283A IT1213230B (it) | 1984-10-23 | 1984-10-23 | Processo planox a becco ridotto per la formazione di componenti elettronici integrati. |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL8502733A true NL8502733A (nl) | 1986-05-16 |
| NL193393B NL193393B (nl) | 1999-04-01 |
| NL193393C NL193393C (nl) | 1999-08-03 |
Family
ID=11205638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8502733A NL193393C (nl) | 1984-10-23 | 1985-10-07 | Werkwijze voor de vervaardiging van een halfgeleiderinrichting. |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4897365A (nl) |
| JP (1) | JPS61101047A (nl) |
| DE (1) | DE3537047C2 (nl) |
| FR (1) | FR2572217B1 (nl) |
| GB (1) | GB2165992B (nl) |
| IT (1) | IT1213230B (nl) |
| NL (1) | NL193393C (nl) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5413966A (en) * | 1990-12-20 | 1995-05-09 | Lsi Logic Corporation | Shallow trench etch |
| US5290396A (en) * | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
| US5225358A (en) * | 1991-06-06 | 1993-07-06 | Lsi Logic Corporation | Method of forming late isolation with polishing |
| US5248625A (en) * | 1991-06-06 | 1993-09-28 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5252503A (en) * | 1991-06-06 | 1993-10-12 | Lsi Logic Corporation | Techniques for forming isolation structures |
| WO1996016437A1 (en) * | 1994-11-18 | 1996-05-30 | Advanced Micro Devices, Inc. | Silicon nitride etch process with critical dimension gain |
| US6253704B1 (en) | 1995-10-13 | 2001-07-03 | Mattson Technology, Inc. | Apparatus and method for pulsed plasma processing of a semiconductor substrate |
| US6794301B2 (en) | 1995-10-13 | 2004-09-21 | Mattson Technology, Inc. | Pulsed plasma processing of semiconductor substrates |
| US5983828A (en) * | 1995-10-13 | 1999-11-16 | Mattson Technology, Inc. | Apparatus and method for pulsed plasma processing of a semiconductor substrate |
| US5861339A (en) * | 1995-10-27 | 1999-01-19 | Integrated Device Technology, Inc. | Recessed isolation with double oxidation |
| US5882993A (en) | 1996-08-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Integrated circuit with differing gate oxide thickness and process for making same |
| US6033943A (en) * | 1996-08-23 | 2000-03-07 | Advanced Micro Devices, Inc. | Dual gate oxide thickness integrated circuit and process for making same |
| KR19980064466A (ko) * | 1996-12-23 | 1998-10-07 | 윌리엄비.켐플러 | 이산화탄소로 실리콘 산화물을 에칭하는 공정 |
| US5926730A (en) * | 1997-02-19 | 1999-07-20 | Micron Technology, Inc. | Conductor layer nitridation |
| US5962914A (en) * | 1998-01-14 | 1999-10-05 | Advanced Micro Devices, Inc. | Reduced bird's beak field oxidation process using nitrogen implanted into active region |
| JPH11214355A (ja) * | 1998-01-20 | 1999-08-06 | Nec Corp | 異方性ドライエッチング方法 |
| US6531364B1 (en) | 1998-08-05 | 2003-03-11 | Advanced Micro Devices, Inc. | Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer |
| US20050287916A1 (en) * | 2004-01-23 | 2005-12-29 | Sheltman David A | Pneumatically actuated stunt device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4080718A (en) * | 1976-12-14 | 1978-03-28 | Smc Standard Microsystems Corporation | Method of modifying electrical characteristics of MOS devices using ion implantation |
| US4283249A (en) * | 1979-05-02 | 1981-08-11 | International Business Machines Corporation | Reactive ion etching |
| JPS5691446A (en) * | 1979-12-25 | 1981-07-24 | Seiko Epson Corp | Forming of element segregation region of semiconductor integrated circuit |
| JPS56114319A (en) * | 1980-02-14 | 1981-09-08 | Fujitsu Ltd | Method for forming contact hole |
| US4349409A (en) * | 1980-05-12 | 1982-09-14 | Fujitsu Limited | Method and apparatus for plasma etching |
| JPS56158873A (en) * | 1980-05-14 | 1981-12-07 | Hitachi Ltd | Dry etching method |
| US4324611A (en) * | 1980-06-26 | 1982-04-13 | Branson International Plasma Corporation | Process and gas mixture for etching silicon dioxide and silicon nitride |
| NL8004005A (nl) * | 1980-07-11 | 1982-02-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JPS5775429A (en) * | 1980-10-28 | 1982-05-12 | Toshiba Corp | Manufacture of semiconductor device |
| US4330931A (en) * | 1981-02-03 | 1982-05-25 | Intel Corporation | Process for forming metal plated regions and lines in MOS circuits |
| US4454647A (en) * | 1981-08-27 | 1984-06-19 | International Business Machines Corporation | Isolation for high density integrated circuits |
| US4376672A (en) * | 1981-10-26 | 1983-03-15 | Applied Materials, Inc. | Materials and methods for plasma etching of oxides and nitrides of silicon |
| US4563227A (en) * | 1981-12-08 | 1986-01-07 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing a semiconductor device |
| US4484979A (en) * | 1984-04-16 | 1984-11-27 | At&T Bell Laboratories | Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer |
| US4551910A (en) * | 1984-11-27 | 1985-11-12 | Intel Corporation | MOS Isolation processing |
-
1984
- 1984-10-23 IT IT8423283A patent/IT1213230B/it active
-
1985
- 1985-09-30 GB GB08524041A patent/GB2165992B/en not_active Expired
- 1985-10-07 NL NL8502733A patent/NL193393C/nl not_active IP Right Cessation
- 1985-10-17 DE DE3537047A patent/DE3537047C2/de not_active Expired - Fee Related
- 1985-10-22 JP JP60234661A patent/JPS61101047A/ja active Pending
- 1985-10-23 FR FR858515760A patent/FR2572217B1/fr not_active Expired - Lifetime
-
1987
- 1987-11-23 US US07/124,440 patent/US4897365A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2165992B (en) | 1988-11-09 |
| IT8423283A0 (it) | 1984-10-23 |
| FR2572217B1 (fr) | 1990-03-30 |
| GB2165992A (en) | 1986-04-23 |
| US4897365A (en) | 1990-01-30 |
| IT1213230B (it) | 1989-12-14 |
| GB8524041D0 (en) | 1985-11-06 |
| FR2572217A1 (fr) | 1986-04-25 |
| JPS61101047A (ja) | 1986-05-19 |
| NL193393C (nl) | 1999-08-03 |
| DE3537047C2 (de) | 1995-06-01 |
| NL193393B (nl) | 1999-04-01 |
| DE3537047A1 (de) | 1986-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL8502733A (nl) | Planox proces met gereduceerde "snavel" voor de vorming van geintegreerde elektronische componenten. | |
| US5618760A (en) | Method of etching a pattern on a substrate using a scanning probe microscope | |
| EP0766296A3 (en) | Method of manufacturing a thin film transistor | |
| EP0779649A3 (en) | Fabrication process and fabrication apparatus of SOI substrate | |
| CN1989620A (zh) | Soi基板及其制造方法 | |
| CA1258141A (en) | Integrated circuits having stepped dielectric regions | |
| US4876216A (en) | Semiconductor integrated circuit manufacturing process providing oxide-filled trench isolation of circuit devices | |
| US5629230A (en) | Semiconductor processing method of forming field oxide regions on a semiconductor substrate utilizing a laterally outward projecting foot portion | |
| JPH0734428B2 (ja) | 半導体素子の製造方法 | |
| JP2001148349A (ja) | 第ｉｉｉ族の窒化物をベースとする半導体に対する選択的成長プロセス | |
| US5858256A (en) | Method of forming small aperture | |
| US8986835B2 (en) | Growth process for gallium nitride porous nanorods | |
| US6867143B1 (en) | Method for etching a semiconductor substrate using germanium hard mask | |
| DE3774036D1 (de) | Verfahren zur stabilisierung von pn-uebergaengen. | |
| KR100197651B1 (ko) | 반도체 소자의 소자 분리막 제조방법 | |
| Ankudinov et al. | Nanorelief of an oxidized cleaved surface of a grid of alternating Ga 0.7 Al 0.3 As and GaAs heterolayers | |
| EP0424018A2 (en) | Integrated circuit field isolation process | |
| JP2896072B2 (ja) | 半導体素子のフィールド酸化膜の形成方法 | |
| US5846596A (en) | Methods of forming field oxide isolation regions having sloped edges | |
| US5962914A (en) | Reduced bird's beak field oxidation process using nitrogen implanted into active region | |
| US5269877A (en) | Field emission structure and method of forming same | |
| KR100321154B1 (ko) | 반도체 장치의 소자 분리막 형성방법 | |
| KR100192540B1 (ko) | 반도체 소자의 격리영역 형성방법 | |
| EP0833379A3 (en) | Semiconductor device and manufacturing method thereof | |
| KR960006974B1 (ko) | 반도체 소자의 필드산화막 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BA | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 20030501 |