DE3132555A1 - Iii-v-halbleiterbauelement und verfahren zu seiner herstellung - Google Patents

Iii-v-halbleiterbauelement und verfahren zu seiner herstellung

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    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0144142A3 (en) * 1983-11-30 1986-08-20 Kabushiki Kaisha Toshiba Dry etching method of compound semiconductor
US4640737A (en) * 1983-11-30 1987-02-03 Kabushiki Kaisha Toshiba Dry etching method of compound semiconductor
DE4010370A1 (de) * 1989-04-12 1990-10-18 Mitsubishi Electric Corp Halbleiterbauteil mit plattierter waermesenke und verfahren zu dessen herstellung
DE4312529A1 (de) * 1992-04-16 1993-10-21 Kobe Steel Ltd Elektronische Vorrichtung mit Diamantfilm und Verfahren zu deren Herstellung

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4713678A (en) * 1984-12-07 1987-12-15 Texas Instruments Incorporated dRAM cell and method
US4842699A (en) * 1988-05-10 1989-06-27 Avantek, Inc. Method of selective via-hole and heat sink plating using a metal mask
US4808273A (en) * 1988-05-10 1989-02-28 Avantek, Inc. Method of forming completely metallized via holes in semiconductors
US4978639A (en) * 1989-01-10 1990-12-18 Avantek, Inc. Method for the simultaneous formation of via-holes and wraparound plating on semiconductor chips
JP2839376B2 (ja) * 1991-02-05 1998-12-16 三菱電機株式会社 半導体装置の製造方法
DE19632626A1 (de) * 1996-08-13 1998-02-19 Siemens Ag Verfahren zum Herstellen von Halbleiterkörpern mit MOVPE-Schichtenfolge
US6908845B2 (en) * 2002-03-28 2005-06-21 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US20030183943A1 (en) * 2002-03-28 2003-10-02 Swan Johanna M. Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6848177B2 (en) * 2002-03-28 2005-02-01 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
JP2019121750A (ja) * 2018-01-11 2019-07-22 東京エレクトロン株式会社 エッチング方法およびエッチング装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986196A (en) * 1975-06-30 1976-10-12 Varian Associates Through-substrate source contact for microwave FET
US4162337A (en) * 1977-11-14 1979-07-24 Bell Telephone Laboratories, Incorporated Process for fabricating III-V semiconducting devices with electroless gold plating
DE2930290A1 (de) * 1978-07-31 1980-02-28 Western Electric Co Verfahren zum herstellen eines gegenstandes

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7310279A (https=) * 1972-07-31 1974-02-04
US4171234A (en) * 1976-07-20 1979-10-16 Matsushita Electric Industrial Co., Ltd. Method of fabricating three-dimensional epitaxial layers utilizing molecular beams of varied angles
JPS5367374A (en) * 1976-11-27 1978-06-15 Nec Corp Manufacture of schottky barrier field effect transistor
JPS54163688A (en) * 1978-06-15 1979-12-26 Nippon Electric Co Preparation of semiconductor element

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986196A (en) * 1975-06-30 1976-10-12 Varian Associates Through-substrate source contact for microwave FET
US4162337A (en) * 1977-11-14 1979-07-24 Bell Telephone Laboratories, Incorporated Process for fabricating III-V semiconducting devices with electroless gold plating
DE2930290A1 (de) * 1978-07-31 1980-02-28 Western Electric Co Verfahren zum herstellen eines gegenstandes

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BURTON, Randolph H. et al: Plasma separation of In GaAsP/In P light-emitting diodes. In: Applied Physics Letters, 1980, Vol. 37, Nr. 4, S. 411-412 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0144142A3 (en) * 1983-11-30 1986-08-20 Kabushiki Kaisha Toshiba Dry etching method of compound semiconductor
US4640737A (en) * 1983-11-30 1987-02-03 Kabushiki Kaisha Toshiba Dry etching method of compound semiconductor
US5138439A (en) * 1989-04-04 1992-08-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
DE4010370A1 (de) * 1989-04-12 1990-10-18 Mitsubishi Electric Corp Halbleiterbauteil mit plattierter waermesenke und verfahren zu dessen herstellung
DE4312529A1 (de) * 1992-04-16 1993-10-21 Kobe Steel Ltd Elektronische Vorrichtung mit Diamantfilm und Verfahren zu deren Herstellung
US5432357A (en) * 1992-04-16 1995-07-11 Kabushiki Kaisha Kobe Seiko Sho Diamond film electronic devices
DE4312529C2 (de) * 1992-04-16 1998-05-28 Kobe Steel Ltd Thermistor

Also Published As

Publication number Publication date
JPS5771185A (en) 1982-05-01
US4403241A (en) 1983-09-06
JPH0552058B2 (https=) 1993-08-04

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