DE3140890A1 - Verfahren zum herstellen einer integrierten schaltungsvorrichtung - Google Patents

Verfahren zum herstellen einer integrierten schaltungsvorrichtung

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Description

3140830
- 4 Beschreibung
Verfahren zum Herstellen einer integrierten Schaltungs-
vorrichtung
Die Erfindung bezieht sich auf ein Verfahren zum Herstellen einer integrierten Schaltungsvorrichtung der im Oberbegriff des Anspruches 1 angegebenen Art.
Ein besonders vorteilhaftes Herstellungsverfahren für höchstintegrierte Schaltungsvorrichtungen, mit dem Submikrometer-Auflösung bei ausgezeichneter Linienbreitensteuerung und Stufenbedeckung realisierbar ist, ist als das Dreiniveau-Verfahren bekannt. Siehe die Arbeit von J. M. Moran und D. Maydan "High Resolution, Steep Profile, Resist Patterns", The Bell System Technical Journal, Bd. 58, Nr. 5, Mai-Juni 1979, Seiten 1027-1036. Beim Dreiniveau-Verfahren muß eine relativ dünne Schicht selektiv geätzt werden, und zwar unter Verwendung eines dünnen Resistmusters mit hoher Auflösung als Maske hierfür. Die relativ dünne Schicht ist beispielsweise eine 0,12 _nm dicke Schicht aus Siliziumdioxid (SiO2).
Wenn der Dreiniveau-Prozeß zur Übertragung von Mikrometer- und Submikrometermuster verwendet wird, dann ist das Material, das zur Erzeugung des erforderlichen dünnen Hochauflösungsresistmusters hierin benutzt wird, typischer v/eise
ein elektronenstrahlungsempfindlicher polymerer Resist wie Poly(glycidylmethacrylat-co-äthylacrylat), das auch als COP bekannt ist, oder Poly(olefinsulfon), das auch als PBS bekannt ist, oder ein röntgenstrahlungsempfindlicher Resist wie eine Mischung aus Poly(2,3-dichloro-1-propylacrylat) und Poly(glycidylmethacrylat—co-äthylacrylat), das auch als DCOPA bekannt ist. Als Maskiermaterialien haben aber diese Hochauflösungsresist 's nicht immer eine ausreichend hohe Beständigkeit gegenüber den Trockenätz-Verfahren, die üblicherweise zur Ätzung der darunterliegenden SiO2-Schicht benutzt werden. Wenn daher beispielsweise resistmaskiertes SiO2 in einem reaktiven Zerstäubungsätzschritt in einem CHF^-Plasma bemustert wird, dann ist das SiOpJ Resist-Ätzverhältnis (Ätzselektivität) in der Praxis manchmal so niedrig, daß der Linienbreiten-Verlust, der von einer Resisterosion während der Musterübertragung herrührt, bei der Herstellung bestimmter höchstintegrierter Schaltungsvorrichtungen (sogenannte VLSI-Bauelemente) nicht mehr akzeptabel ist.
Demgemäß sind fortlaufend Anstrengungen auf dem Gebiet der VLSI-Bauelementherstellung dahingehend gemacht worden, diese Ätzselektivität zu verbessern. Es wurde erkannt, daß, wenn jene Anstrengungen erfolgreich wären, es dadurch möglich wird, extrem dünne Resistmasken bei der Herstellung integrierter Schaltungsvorrichtungen mit Hochauflösungsmerkmalen bei ausgezeichneter Linienbreitenkontrolle zu verwenden.
Diese Aufgabe ist erfindungsgemäß mit den kennzeichnenden Merkmalen des Anspruches 1 gelöst.
Nachstehend ist die Erfindung an Hand der Zeichnung beschrieben; es zeigen:
Figur 1 eine schematische Schnittansicht eines Teils eines bekannten integrierten Schaltungsaufbaues, der eine zu ätzende, resistmaskierte Schicht aufweist,
Figur 2 die Anordnung nach Figur 1 nach der Ätzung der resistmaskierten Schicht in einem üblichen Verfahren,
Figur 3 eine schematische Ansicht einer Apparatur zum Ätzen von integrierten Schaltungsstrukturen, insbesondere VLSI-Bauelementen, und
Figur 4 die Anordnung nach Fig. 1 nach Ätzen deren resistmaskierter Schicht im vorliegenden Verfahren.
Figur 1 zeigt (in nicht maßstabsgerechter Darstellung) einen Teil einer üblichen integrierten Schaltungsanordnung in einem Herstellungszwischenstadium, in dessen Verlauf das erwähnte Dreiniveau-Verfahren angewandt wird.
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— Ύ —
Eine dicke organische Schicht 10 ist auf einem Siliziumsubstrat 12 aufgebracht. Beispielsweise ist die Schicht eine 2,6 pm dicke Schicht eines üblichen polymeren Fotoresist 's, z. B. HPR-206 der Hunt Chemical Company. Auf der Schicht 10 befindet sich eine relativ dünne Zwischenschicht beispielsweise aus einer 0,12 pm dicken im Plasma niedergeschlagenen Siliziumdioxidschicht. Schließlich befindet sich ein Maskierungsmuster aus Elementen 16 und 18 auf der Zwischenschicht.
Die zu ätzenden Zonen der Zwischenschicht 14 sind nicht vom Resistmaterial bedeckt. Wie in Fig. 1 dargestellt, ist eine solche zu ätzende Zone zwischen den Resistelementen 16 und 18 definiert. Diese Zone hat eine vorgeschriebene Breite w. Im Idealfall sollten die anisotrop in die Schicht 14 zu ätzende Zone und nachfolgend der anisotrop in die relativ dicke Schicht 10 zu ätzende Teil Je dieselbe Breite w haben. Wenn Abweichungen von dieser Breite auftreten, wird die in solcher Art hergestellte integrierte Schaltungsvorrichtung von vorgeschriebenen Kennwerten abweichen.
Beispielsweise wird das die Elemente 16 und 18 umfassende Muster hergestellt durch anfängliches Niederschlagen einer 0,7 /um dicken Schicht eines üblichen Hochauflösungsresist's wie DCOPA auf die Schicht 14. Nach üblicher mustermäßiger Belichtung und Entwicklung ist die Dicke des anfänglich niedergeschlagenen Resist's reduziert auf beispielsweise Oj, 35 /im. Darüberhinaus verbleiben nach diesen Verfahrensschritten nur die Maskierungselemente 16 und 18 (Fig. 1) auf der Schicht 14.
In der Praxis s.ind die Kanten der Elemente 16 und 18, die das beschriebene Resistmuster bilden, typischerweise abgeschrägt. Bei einem Resist wie DCOPA beträgt der Winkel a in Fig. 1 etwa 45 °. Die Ätzbeständigkeit von DCOPA und einigen anderen Hochauflösungsresist's wie PBS und COP im Vergleich zu der von SiO^ in einem üblichen Ätzplasma aus beispielsweise CHF, ist relativ niedrig. Folglich werden, während die Zwischenschicht in einem solchen Plasma anisotrop geätzt wird, Seitenteile der Resistelemente ebenfalls entfernt. Dieses führt natürlich zu einer unerwünschten Verringerung des Linien- oder Leitungsbreitenbeibehaltungsvermögens.
Figur 2 zeigt die Art und Weise, auf die das Ätzen der Seitenteile der Resistelemente 16 und 18 verursacht, daß die von der Schicht 14 zwischen den Elementen entfernte Zone eine Breite W erhält, die größer als die vorgeschriebene Breite w (Fig. 1) ist. (Die anderen Zonen, die durch die Resistmaske in der Schicht 14 definiert sind, sind naturgemäß in ähnlicher Weise beeinträchtigt.) In einem tatsächlichen Beispiel war die vorgeschriebene Breite w=.0,7,um, während die in der Schicht 14 als Ergebnis der Plasmaätzung erhaltene Breite W = 1,OxUm war. In Fig. 2 sind die Seitenteile 19, 20, 21 und 22, die von den Elementen 16 bzw. 18 abgeätzt sind, gestrichelt dargestellt.
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Entsprechend dem vorliegenden Verfahren erodiert praktisch nichts von der gemusterten Resistschicht im Verlauf der Trockenätzung der durch die Maske definierten Zonen der Schicht. Dieses erfolgt in neuartiger Weise durch Ausbilden und Beibehalten einer Schutzschicht nur auf den Elementen des Resistmusters während des Ätzvorganges. Die freiliegenden Teile der Schicht 14 sind nicht so geschützt und werden demgemäß weggeätzt. Im Ergebnis ist das von der Resistmaskenschicht in die Schicht 14 tatsächlich übertragene Muster ein getreueres Replikat des im Resist definierten Musters als dieses bisher in der Praxis erreichbar war.
Beispielsweise wird der vorliegende Ätzprozeß ausgeführt in einem Reaktivzerstäubungsätzsystem mit parallelen Platten der in Fig. 3 schematisch dargestellten Art. Das dargestellte System umfaßt eine Ätzkammer 22 mit einem zylindrischen leitenden Glied 24 und zwei leitenden Endplatten 26 und 28. Eine wassergekühlte leitende Werkstückhalterung oder Kathode 30 ist in der Kammer 22 befestigt. Wafers 32, deren untere Oberflächen zu ätzen sind, sind auf der Unterseite einer leitenden Platte 34 befestigt die ihrerseits an der Kathode 30 mit Hilfe des üblichen Instrumentariums (nicht dargestellt) wie Klemmen oder Schrauben befestigt ist» Die Wafers 32 v/erden auf der Platte 34 durch eine mit Öffnungen versehene Abdeckplatte 36 in Stellung gehalten.
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Vorteilhaft ist die Platte 36 aus einem schwach zerstäubenden Material, das mit dem Ätzgas chemisch nicht reagiert, um ein nicht flüchtiges Material zu bilden. Geeignete Materialien sind Quarzglas und Plexiglas (Acrylglas). Die Platte 36 kann auch ein metallisches Glied sein, beispielsweise siliziumbeschichtetes Aluminium.
Die Öffnungen in der Platte 36 sind mit den Wafern 32 ausgerichtet und im Durchmesser je etwas kleiner als die ¥afers. Auf diese Weise liegt der Hauptteil der Oberfläche jedes Wafers für die Ätzung frei. Die Platte 36 ist an der Platte 34 mit üblichen Mitteln festgelegt.
In der Ätzkammer 32 befindet sich ebenfalls eine leitende Anode 35. Die Anode 35 wird mechanisch von der Endplatte 26 getragen und ist zugleich mit dieser elektrisch verbunden durch einen leitenden Bolzen 37.
Die Kathode 30 ist über eine Hochfrequenz-Abstimmschaltung 38 mit einem Hochfrequenzgenerator 40 kapazitiv gekoppelt, der beispielsweise dafür vorgesehen ist, die Kathode 30 bei einer Frequenz von 13,56 MHz zu treiben. Desweiteren ist die Kathode 30 über eine Filterschaltung aus einer Induktivität 42 und einer Kapazität 44 mit einem Meßgerät 46 verbunden, das den Spitzenwert der der Kathode 30 zugeführten HF-Spannung anzeigt.
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Die Endplatten 26 und 28 sind in Fig. 3 mit Bezugspotential, beispielsweise Erde, verbunden. Demgemäß ist auch die Anode 35 geerdet. Der sich durch die Platte 28 erstreckende Ortsteil der Kathode 30 ist gegen die Platte 28 durch eine nichtleitende Buchse 50 elektrisch isoliert. Zusätzlich ist eine nach unten offene zylindrische Abschirmung 34· vorgesehen, die die Kathode 30 umgibt und mit der Platte 28 verbunden und damit geerdet ist.
Bei einer speziellen Ausführungsform der Apparatur nach Fig. 3 zur Durchführung des vorliegenden Verfahrens war der Anoden-Kathoden-Abstand etwa 10 cm. Bei jenem Reaktor war der Durchmesser der Platte 34 etwa 25 cm und betrug der Durchmesser der Anode 35 etwa 43 cm. Die Unterseite der Platte 34 war zur Aufnahme von sieben zu ätzenden Plättchen eines Durchmessers von etwa 7,6 cm ausgebildet.
In der Kammer nach Fig. 3 wird eine vorgeschriebene Gasatmosphäre hergestellt. Eine Gaszufuhr 52 liefert eine gesteuerte Gasströmung in die Kammer. Zusätzlich wird ein vorgeschriebener niedriger Druck in der Kammer mit Hilfe eines üblichen Pumpensystems 54 aufrecht erhalten.
Durch Einführen eines bestimmten Gases oder einer bestimmten Gasmischung in die Kammer 22 und Erzeugen eines elektrischen Feldes zwischen Kathode 30 und Anode 35 entsprechend den
nachstehend angegebenen Details wird ein reaktives Plasma in der Kammer 22 erzeugt. Während des Ätzprozesses an den Werkstückoberflächen erzeugte flüchtige Produkte werden aus der Kammer durch das System 54 abgezogen.
Entsprechend dem vorliegenden Verfahren wird ein polymeres Material auf den vorstehend beschriebenen Resistelementen 16 und 18, jedoch nicht auf den freiliegenden Zonen der Schicht 14, erzeugt und aufrecht erhalten während der Plasmaätzung. Dieses geschieht durch.Einstellen spezieller Prozeßbedingungen in der Reaktionskammer.
Bei einem Ausführungsbeispiel erfolgte die Plasmaätzung einer resistmaskierten SiOp-Schicht mit vernachlässigbarer Erosion des Resistmusters. Die SiOp-Schicht war etwa 0,12 pin dick und die Resistmaskierelemente waren aus annähernd 0,35,UiB dickem DCOPA oder PBS oder COP. Beispielsweise umfaßten die in die Kammer 22 von der Gaszufuhr 52 eingeführten Gase eine Mischung von CHF^, H„ und Np. In einem speziellen Beispiel betrugen die in die Kammer 22 eingeführten Gasdurchsätze
11,6 cnr/min.
2,4 cnr/min. H
0,6 ciir/niin. N
po
Weiterhin war der Druck in der Kammer 22 auf etwa 42 (- 7 Millitorr) eingestellt und die Eingangsleistung bei
der Kathodenoberfläche betrug etwa 0,2 Watt/cm . Unter
diesen Bedingungen wurde die SiO^-Schicht mit einer Geschwindigkeit von etwa 21,5 nm/min. geätzt. Bezeichnenderweise blieben die Resistelemente während des Ätzvorgangs dimensioneil praktisch intakt.
Der selektive Niederschlag einer polymeren Schicht auf die Resistelemente während des vorliegenden Ätzverfahrens ist in Fig. 4 dargestellt. Dünne, typischerweise etwa 40 - 50 nm (400 - 500 Angström) dicke Schutzschichten und 62 befinden sich, wie dargestellt, auf den Oberseiten der oben beschriebenen Resistelemente 16 und 18. In der Mitte während des anisotropen Ätzprozesses ist etwa die Hälfte der niedergeschlagenen SiQg-Schicht 14 von der zu bearbeitenden Struktur entfernt worden. Diese teilweise entfernten Zonen der Schicht 14 sind in Fig. 4 mit 14a, 14b und 14c bezeichnet. Wie in Fig. 4 dargestellt, existiert keine polymere Schicht auf den unmaskierten Zonen 14a, 14b und 14c während des Ätzens.
Nachfolgend v/erden als Ergebnis des oben angegebenen Ätzprozesses die SiOp-Zonen 14a, 14b und 14c vollständig entfernt, wodurch die Oberflächen der vorgesehenen Zonen der darunterliegenden Schicht 10 zur Bearbeitung freiliegen. Wesentlich ist, da das die Resistelemente 16 und 18 umfassende Maskenmuster praktisch keinem. Abmessungsabbau während des Ätzens unterliegt, daß die SiOp-Zonen, die unter diesen Maskierungselementen liegen, praktisch keiner seitlichen Erosion unterworfen sind. Demgemäß
entsprechen die Breiten der freiliegenden Zonen der Schicht IO praktisch genau den Abmessungen, wie diese ursprünglich durch das Resistmuster definiert sind. Folglich wird, wenn das Ätzen der Schicht 10 nachfolgend unter Verwendung der restlichen SiOp-Zonen als eine Maske ausgeführt wird, das in die Schicht 10 übertragene Muster ein hochgetreues Replikat des ursprünglich vorgegebenen Resistmusters sein.
Das anisotrope Ätzen der Schicht 10 von Fig. 4 erfolgt beispielsweise in einem üblichen reaktiven Zerstäubungsätzschritt unter Verwendung einer reinen Sauerstoffatmosphäre bei einem Druck von etwa -y ,nbar (= 5 Millitorr), einem Sauerstoffgasdurchsatz von etwa 12 cnr/min. und einer Eingangsleistung zum oben erwähnten Reaktor von etwa 0,2 Watt/cm . Bei diesem Schritt wird das Resistmuster mit den Elementen 16 und 18 und den Schutzschichten 60 und 62 hierauf entfernt, während das durch die SiOp-Schicht 14 definierte Muster in die relativ dicke Schicht 10 übertragen wird. Hierdurch wird eine Submikrometerauflösung mit im wesentlichen vertikalen Wänden in der Schicht erreicht. Die sich anschließende Weiterbearbeitung des Substrates 12 (oder einer nicht dargestellten, zwischen Schicht 10 und Substrat 12 gelegenen Schicht) erfolgt unter Verwendung der gemusterten dicken Schicht 10 als Maske hierfür in üblicher Weise. Eine solche Weiterbearbeitung umfaßt beispielsweise Ionenimplantation, Diffusion, Ätzen, Metallisieren usw.
Eine genaue Theorie, die die Grundlage für das vorliegend gefundene Phänomen eines selektiven Niederschlages erklärt, ist noch nicht formuliert worden. Eine mögliche Erklärung für dieses Phänomen liegt darin, daß während des Ätzens eine polymere Schicht, die aus Fluor- und Wasserstoffkomponenten im Plasma erhalten wird, tatsächlich auf sowohl den Maskierresistelementen als auch den unraaskierten oder exponierten SiC^-Zonen entsteht. Die Schicht aber, die sich auf dem SiO2 auszubilden sucht, wird kontinuierlich von den exponierten Zonen durch reaktives und nicht-reaktives Zerstäuben abgeätzt, wodurch die Si02~Zonen dem Plasmaätzprozeß ausgesetzt sind. Andererseits tritt auf der Oberfläche des Resistmaterials (das selbst ein Polymer ist) eine verstärkte Schichtbildung auf, so daß eine resultierende Schichtdicke trotz des Umstandes zurückbleibt, daß auch ein reaktives oder nicht-reaktives Zerstäuben der Schicht während des Ätzens fortlaufend auftritt. Die auf dem Resistmuster verbleibende Polymerschichtdicke dient dann ihrerseits als eine effektive Schutzschicht hierfür.
Die Erfindung ist jedoch nicht von der vorstehend gegebenen Erklärung abhängig. Gleichgültig, ob sich jene Erklärung als tatsächlich zutreffend herausstellt oder nicht, beruht die Erfindung auf der Tatsache, daß selektive Polymerbildung und -aufrechterhaltung defacto auftreten und in der
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Praxis zuverlässig und reproduzierbar zur signifikanten Verbesserung eines wichtigen Verfahrensablaufes bei der Herstellung integrierter Schaltungsvorrichtungen verwendet werden kann.
Der fundamentale Gesichtspunkt des vorliegenden . Verfahrens ist die Erzeugung sowohl von Fluor- als auch von Wasserstoffkomponenten in einem Ätzplasma unter gesteuerten Bedingungen, die dahingehend entworfen sind, eine schützende polymere Schicht nur auf den Oberflächen eines maskierenden Resistmusters niederzuschlagen und aufrecht zu halten. Sonach ist, obgleich die Einführung von Stickstoff in die Ätzkammer aus der Gaszufuhr generell als vorteilhaft angesehen wird, die Gegenwart von Stickstoff in der Gasmischung nicht notwendig. Tatsächlich reicht CHF^ allein aus, um einen selektiven- polymeren Niederschlag der in Rede stehenden Art bei Verwendung von Resist's wie beispielsweise DCOPA, PBS oder COP, zu erhalten. Für CHF, allein ist es vorteilhaft, die folgenden Bedingungen in der Reaktionskammer nach Fig. 3 für den Erhalt eines solchen Niederschlages einzustellen:
- einen Druck von etwa -^-jabar (10 Millitorr),
- einen Gasdurchsatz von etwa 14 cnr/min. und
- eine Eingangsleistung von etwa 0,15 Watt/cm .
in
Alternativ können CHF7 + Hp oder CHF-, + IL5 e in er Anordnung nach Fig. 3 benutzt v/erden, um das beschriebene Phänomen eines selektiven Polymerniederschlages zu erhalten. Für CHF-, + H2 sind die folgenden Bedingungen vorteilhaft:
- ein CHF^-Gasdurchsatz von etwa 11,6 cnr/min.»
- ein Hp-Gasdurchsatz von etwa 2,4 cm /min.,
- ein Druck von etwa -*r- ,ubar (= 7 Millitorr) und
- eine Eingangsleistung von etwa 0,2 Watt/cm .
Für CHF-z + No sind die entsprechenden Parameter
- CHF^-Gasdurchsatz von 14 cnr/min.»
- N2-Durchsatz von 2 cnr/min.,
- Druck von 20 ^bar (= 15 Millitorr)
- Eingangsleistung von 0,2 Watt/cm .
Zahlreiche Abwandlungen sind möglich. Beispielsweise versteht es sich, obgleich im Vorstehenden das Hauptgewicht auf der Verbesserung der Ätzselektivität zwischen einem Resistmaskenmuster und einer darunterliegenden SiOp-Schicht liegt, daß das vorliegende Verfahren auch zum Ätzen einer darunterliegenden Schicht aus einem anderen Material, beispielsweise Siliziumnitrid, Bornitrid oder bordotiertes Polysilizium geeignet ist. Desweiteren versteht es sich, obgleich das Hauptanwendungsgebiet des vorliegenden Verfahrens das erwähnte Dreiniveau-Verfahren sein wird, daß das Verfahren auch für andere Zwecke eingesetzt werden kann. Beispielsweise kann das vorliegende selektive Polymerniederschlagsverfahren immer dort angewandt werden, wo eine resistmaskierte Schicht aus SiOp oder einem der anderen angegebenen alternativen Materialien mit hoher Auflösung in einem plasmaunterstützten Prozeß zu ätzen ist. Das beschriebene Verfahren ist auch nicht auf die als Beispiel
3H08S0
speziell angegebenen elektronenstrahlungsempfindliche und röntgenstrahlungsempfindliche Resist's beschränkt. Das Verfahren ist generell bei jedem Herstellungsverfahren für sehr hochintegrierte Bauelemente anwendbar, wenn immer ein dünnes Hochauflösungsresistmaterial zur Bildung einer Ätzmaske selektiv bestrahlt und bemustert wird.
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Claims (8)

BLUMBACH · WESER · BERGEN · KRAMER ZWIRNER · HOFFMANN "M PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN * Patentconsult Radeckestraße 43 8000 München 60 Telefon (089) 8B3603/883604 Telex 05-212313 Telegramme Patentconsuli Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186237 Telegramme Patenlconsuli Western Electric Company LIFSHITZ 1 Incorporated New York N. Y. Patentansprüche
1.)Verfahren zum Herstellen einer integrierten Schaltungsvorrichtung mit den Verfahrensschritten
- Erzeugen einer zu bemusternden Schicht (14),
- Aufbringen einer polymeren Resistschicht auf die zu *
bemusternde Schicht, %
- Bemustern der Resistschicht zur Definition von Merkmalen hierin und
- Trockenätzen der zu bemusternden Schicht in einem plasmaunterstützten Ätzschritt unter Verwendung der gemusterten Resistschicht als Maske,
dadurch gekennzeichnet, daß
- im Verlauf des Ätzschrittes eine polymere Schutzschicht (60, 62) erzeugt und nur auf der gemusterten Resistschicht während der der Vorrichtungsmerkmaldefinition dienenden Ätzung der zu bemusternden Schicht (14) beibehalten wird.
München: R. Kramer Dipl.-Ing. · W. Weser Dipl.-Phyo. Dr. rer. nat. · E. Hoffmann Dipl.-Ing. Wiesbaden: P. G. Blumbach Dipl.-Ing. · P. Bergen Prof. Dr. jur. Dipl.-Ing., Pot.-Ass.. Pat.-Anw.bis 1979 · G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Verlauf des Ätzschrittes in einer Reaktionskammer ein Plasma, das Fluor- und Wasserstoff-Komponenten aufweist, gebildet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß im Verlauf des Ätzschrittes in die Kammer gasförmiges CHF^5 oder gasförmiges CHF^, + Hp eingeführt wird.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß im Verlauf des Ätzschrittes in der Kammer desweiteren eine Stickstoffkomponente gebildet wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß im Verlauf des Ätzschrittes gasförmiges CHF, + Np oder gasförmiges CHF^ + Hp + N2 in die Kammer eingeführt wird.
6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß
- die herzustellende Vorrichtung auf einer Kathodenelektrode innerhalb der Kammer montiert wird,
- die zu bemusternde Schicht aus SiOp hergestellt wird und
- im Verlauf des Ätzschrittes CHF^ + H2 + N2 in die Kammer eingeführt wird, wobei
3U0890
- folgende Gasdurchsätze in der Kammer erzeugt werden
etwa 11,6 cnr/min. CHF, etwa 2,4 cmJ/min. Hp und etwa 0,6 cm /min. N2,
pn
ein Druck von etwa -r-/U bar (= 7 Millitorr) in der Kammer erzeugt wird und
eine Leistungsdichte von etwa 0,2 Watt/cm an der Oberfläche der Vorrichtung durch Treiben der Kathodenelektrode über einen kapazitiv angekoppelten Hochfrequenzgenerator erzeugt wird.
7. Verfahren nach Anspruch 6,
dadurch gekennzeichnet, daß
- die SiOg-Schicht etwa 0,12 pm dick ist,
- die Resistschicht etwa 0,35 pm dick ist und aus der Resistmaterialgruppe DCOPA, PBS, COP ausgewählt wird und
- die Schutzschicht etwa 40 - 50 nm (400 - 500 Angstrom) dick ist.
8. Verfahren nach Anspruch 7,
dadurch gekennzeichnet, daß
-■ die SiOp-Schicht auf einer etwa 2,6^m dicken organischen Schicht angeordnet wird und
- auf den Ätzschritt folgend, die organische Schicht in der Kammer in einem reinen Sauerstoffplasmaätzschritt anisotrop geätzt wird, um die in der SiOp-Schicht definierten Vorrichtungsmerkmale in die organische Schicht zu übertragen.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3318566A1 (de) * 1982-05-24 1983-11-24 Hitachi, Ltd., Tokyo Plasma-aetzverfahren
DE3615519A1 (de) * 1986-05-07 1987-11-12 Siemens Ag Verfahren zum erzeugen von kontaktloechern mit abgeschraegten flanken in zwischenoxidschichten

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3173581D1 (en) * 1980-10-28 1986-03-06 Toshiba Kk Masking process for semiconductor devices using a polymer film
US4397724A (en) * 1981-08-24 1983-08-09 Bell Telephone Laboratories, Incorporated Apparatus and method for plasma-assisted etching of wafers
US4375385A (en) * 1982-03-25 1983-03-01 Rca Corporation Plasma etching of aluminum
US4372807A (en) * 1982-03-25 1983-02-08 Rca Corporation Plasma etching of aluminum
US4422897A (en) * 1982-05-25 1983-12-27 Massachusetts Institute Of Technology Process for selectively etching silicon
US4451349A (en) * 1983-04-20 1984-05-29 International Business Machines Corporation Electrode treatment for plasma patterning of polymers
JPH0622212B2 (ja) * 1983-05-31 1994-03-23 株式会社東芝 ドライエッチング方法
US4452665A (en) * 1983-10-12 1984-06-05 International Business Machines Corporation Polymeric halocarbons as plasma etch barriers
US4470871A (en) * 1983-12-27 1984-09-11 Rca Corporation Preparation of organic layers for oxygen etching
US4534826A (en) * 1983-12-29 1985-08-13 Ibm Corporation Trench etch process for dielectric isolation
US4601913A (en) * 1984-06-27 1986-07-22 International Business Machines Corporation Underlay surface modification to control resin glass polymerization
US4528066A (en) * 1984-07-06 1985-07-09 Ibm Corporation Selective anisotropic reactive ion etching process for polysilicide composite structures
US4613400A (en) * 1985-05-20 1986-09-23 Applied Materials, Inc. In-situ photoresist capping process for plasma etching
US5332653A (en) * 1992-07-01 1994-07-26 Motorola, Inc. Process for forming a conductive region without photoresist-related reflective notching damage
US5562801A (en) * 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
JP3073906B2 (ja) * 1995-03-27 2000-08-07 財団法人国際超電導産業技術研究センター 超電導デバイスの製造方法
KR100327346B1 (ko) * 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
US6699792B1 (en) * 2001-07-17 2004-03-02 Advanced Micro Devices, Inc. Polymer spacers for creating small geometry space and method of manufacture thereof
CN100451831C (zh) * 2001-10-29 2009-01-14 旺宏电子股份有限公司 减小图案间隙或开口尺寸的方法
US6573177B1 (en) * 2002-02-19 2003-06-03 Macronix International Co., Ltd. Protection layer to prevent under-layer damage during deposition
US9159561B2 (en) * 2013-12-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for overcoming broken line and photoresist scum issues in tri-layer photoresist patterning

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3692655A (en) * 1971-04-05 1972-09-19 Rca Corp Method of radiofrequency sputter etching
US3816196A (en) * 1971-06-07 1974-06-11 Gen Electric Passivation of photoresist materials used in selective plasma etching
GB1417085A (en) * 1973-05-17 1975-12-10 Standard Telephones Cables Ltd Plasma etching
DE2862150D1 (en) * 1977-10-06 1983-02-17 Ibm Method for reactive ion etching of an element
JPS5454578A (en) * 1977-10-11 1979-04-28 Fujitsu Ltd Gas plasma etching method
JPS5470772A (en) * 1977-11-16 1979-06-06 Cho Lsi Gijutsu Kenkyu Kumiai Dry etching method
US4226896A (en) * 1977-12-23 1980-10-07 International Business Machines Corporation Plasma method for forming a metal containing polymer
US4244799A (en) * 1978-09-11 1981-01-13 Bell Telephone Laboratories, Incorporated Fabrication of integrated circuits utilizing thick high-resolution patterns
US4275286A (en) * 1978-12-04 1981-06-23 Hughes Aircraft Company Process and mask for ion beam etching of fine patterns

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
Coburn, J.W. and Kay, E.: Some Chemical Aspects..., In: Solid-State Technology, April 1979, S. 117-124 *
Kalter, H. and van de Ven, E.P.G.T., In: Philips Technische Rundschau, Bd. 38, Nr. 7/8, 1979, S. 203-214 *
Lehmann, H.W. and Widmer, R.: Dry etching for pattern transfer, In: J.Vac.Sci.Technol., 17(5), Sept./Okt. 1980, S. 1177-1183 *
Moran, J.M. and Maydan, D.: High Resolution, Steep Profile, Resist Patterns, In: The Bell System Technical Journal, Bd. 58, Nr. 5, May/June 1979, S. 1027-1036 *
Vossen, J.L.: Glow Charge Phenomens..., In: J.Electrochem.Soc.: Solid-State Science a. Technol., Febr. 1979, S. 319-324 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3318566A1 (de) * 1982-05-24 1983-11-24 Hitachi, Ltd., Tokyo Plasma-aetzverfahren
DE3615519A1 (de) * 1986-05-07 1987-11-12 Siemens Ag Verfahren zum erzeugen von kontaktloechern mit abgeschraegten flanken in zwischenoxidschichten

Also Published As

Publication number Publication date
NL8104741A (nl) 1982-05-17
JPS5799745A (en) 1982-06-21
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US4333793A (en) 1982-06-08
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BE890772A (fr) 1982-02-15
ES506354A0 (es) 1982-09-01
CA1160759A (en) 1984-01-17
GB2085809A (en) 1982-05-06
SE8105859L (sv) 1982-04-21
IT8124559A0 (it) 1981-10-19
FR2492591B1 (de) 1984-12-21

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