DE3123865A1

DE3123865A1 - Signalformerschaltung fuer digital-signale

Info

Publication number: DE3123865A1
Application number: DE19813123865
Authority: DE
Inventors: Kentaro Tokyo Odaka; Nobuyuki Yasuda
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1980-06-17
Filing date: 1981-06-16
Publication date: 1982-03-25
Also published as: DE3123865C2; AT383920B; AU542935B2; NL8102923A; JPS577627A; GB2079084B; CA1185331A; GB2079084A; FR2484737A1; US4449061A; AU7149281A; JPH0157530B2; FR2484737B1; ATA270981A

Description

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BESCHREIBUNG

Die Erfindung betrifft eine Signalformerschaltung für Digitalsignale, die insbesondere auf ein magnetisches Speichermedium aufgezeichnet und später zu übertragungszwecken über ein entsprechendes Wiedergabegerät wieder abgegriffen werden.

Es ist ein mit Puls-Code-Modulation("PCM" im folgenden) arbeitendes Aufzeichnungs/Wiedergabegerät bekannt, bei dem die Aufzeichnung der codierten Tonsignale (PCM-Signal) mit einem Videobandgerät ("VTR-Gerät" im folgenden) in Schrägspuraufzeichnung erfolgt. Bei der Aufzeichnung dieser Signale in PCM-Codierung kommt die Frequenz der PCM-codierten Daten (beispielsweise 1,3 bis 1,4 MHz) sehr nahe an die maximale Übertragungsfrequenz des Aufzeichnungs/Wiedergabegeräts heran, um eine gute Qualität mit hoher Auflösung gewährleisten zu können, d.h. die Digitalsignale weisen eine hohe Anzahl von Bits auf. In diesem Fall einer verlangten hohen Auflösung ist die Signalform der wiedergegebenen PCM-Signale nicht rechteckförmig, also im Sinne einer Schaltfunktion schwankend zwischen "0" und "1", sondern eher sinusförmig. Außerdem enthält das wiedergegebene PCM-Signal mehr oder weniger große Zeitbasisfehlerkomponenten (Jitter-Komponenten) aufgrund von Schwankungen der Bandlaufgeschwindigkeit und der Drehzahl der Magnetkopftrommel. Auch ändern sich der Pegel des wiedergegebenen PCM-Signals in Abhängigkeit vom Obertragungs-Verstärkungsgrad (Übertragungsgewinn) in Abhängigkeit von der Zeit oder allgemeiner ausgedrückt, von der Übertragungskennlinie des elektromagnetischen Übertragungssystems.

Um eine bessere Signalqualität bei der Wiedergabe zur Verfügung zu haben, ist es erforderlich, das vom Speichermedium ausge-

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lesene Signal in bezug auf einen genauen Schwellenpegel zu begrenzen, um die gewünschte Form eines eindeutigen Digitalsignals zu erhalten.

Bei einer Art einer bekannten Signalformerschaltung wird der Pegel des wiedergegebenen Signals über eine AGC-Schaltung festgelegt (AGC = Automatic Gain £ontrol = Automatische Verstärkungsregelung), und das wiedergegebene Signal wird unter bezug auf einen festen Schwellenpegel begrenzt. Bei einer anderen bekannten Signalformerschaltung werden die Bezugs- oder Grundpegelabschnitte des wiedergegebenen Signals, die das Format von Videosignalen aufweisen, auf einen festen Pegel geklemmt; der Spitzenwert des wiedergegebenen Signals wird abgefragt und das auf festen Pegel fixierte wiedergegebene Signal wird auf 50% des Spitzenwertes begrenzt.

Bei der einen Art von bekannten Wellenformschaltungen ergeben sich Probleme aus der Spannungsprüfung für die AGC-Schaltung. und über den AGC-Verstärker entstehen Fehler, so daß sich ein Digitalsignal mit genauer Pulsbreite nicht gewährleisten läßt. Insbesondere spricht die AGC-Spannungsprüfschaltung nur mit einiger Verzögerung aufgrund von unvermeidbaren Zeitkonstanten an. Diese Schaltung ist insbesondere beim Suchbetrieb mit hoher Geschwindigkeit nicht in der Lage, großen Pegeländerungen ausreichend rasch zu folgen.

Bei der anderen Art von bekannten Signalformerschaltungen für den hier in Rede stehenden Zweck spricht der Spitzendetektor nur mit einiger Verzögerung auf das wiedergegebene Signal an. Dementsprechend sollte das zu begrenzende,vom Speichermedium ausgelesene Signal verzögert sein; es wird also eine Verzögerungsleitung erforderlich, welche die Gesamtschaltung komplizierter

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macht. Dabei wird ein Pseudosignal, und zwar ein Doppelsignal in das wiedergegebene PCM-Signal im Format des Videosignals eingeblendet, das einigen Einfluß auf den Schwellenpegel hat. Eine befriedigend genaue Signalformung läßt sich dann nicht erreichen. Außerdem ist die Übertragungskennlinie des Aufzeichnungsmediums nicht-linear. Wird das wiedergegebene Signal auf einen Schwellenpegel von 50% des Spitzenwerts des wiedergegebenen Signals begrenzt, so sind die Pulsbreiten der Digitalsignalabschnitte "1" und "0" einander nicht gleich.

Da der Begrenzerpegel für das wiedergegebene Signal nicht genau stimmt, ist die Anzahl der Fehlerbits (Fehleranteile) größer. Das daraus gewönne wiederaugebende Analogsignal zeigt Verzerrungen und Schalt-Rauschanteile und dergleichen.

Der Erfindung liegt damit die Aufgabe zugrunde, eine Wellenoder Signalformerschaltung für Digitalsignale zu schaffen, mit welcher sich die durch das übertragungssystem mit einem magnetischen Aufzeichnungs- und Wiedergabegerät verzerrten Digitalsignale auf einen genauen Schwellenpegel hin begrenzen lassen, so daß Digitalsignale gewonnen werden, deren hohe bzw. niedrige Signalabschnitte regelmäßige gleichmäßige Pulsbreiten aufweisen. Insbesondere soll die zu schaffende Signalformerschaltung auch für Digitalsignale geeignet sein, die erhebliche Pegelschwankungen aufweisen und es soll auch im Süchbetrieb bei raschem Durchlauf des Speichermediums eines Aufzeichnungs- und Wiedergabegeräts ein genaues Digitalsignal gewonnen werden können.

Die erfindungsgemäße Lösung ist im Patentanspruch 1 angegeben.

Vorteilhafte Weiterbildungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.

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Die Lösung der gestellten Aufgabe wird erfindungsgemäß dadurch erreicht, daß die Signalformerschaltung der im Oberbegriff von Patentanspruch 1 genannten Art eine die Pulsbreiten der einen hohen und der einen niedrigen Pegel aufweisenden Signalabschnitte des begrenzten Digitalsignals überwachende Prüfschaltung und ferner eine Steuerschaltung besitzt, welche den Schwellenpegel der Begrenzerschaltung, je nach dem ob die Pulsbreiten der Signalabschnitte mit dem hohen oder dem niedrigen Pegel kurzer als beim normalisierten Digitalsignal sind, entweder absenkt oder anhebt.

Nachstehend werden einige die Merkmale der Erfindung aufweise: Ausführungsbeispiele unter Bezugnahme auf eine Zeichnung näher erläutert. Darin zeigen:

Fig. 1 ein schematisches Schaltbild zu einem ersten Ausführungsbeispiel einer erfindungsgemäßen Signalformerschaltung für reproduzierte PCM-Signale, Fig. 2A und 2B an bestimmten Schaltungspunkten in Fig.

auftretende Signalformen,

Fig. 3A, 3B und 3C ein unbeschnittenes eingehendes bzw. beschnittene PCM-Signale, und

Fig. 4 ein schematisches Schaltbild zu einem anderen Ausführungsbeispiel der Erfindung.

Dem Eingang der in Fig. 1 schematisch dargestellten erfindungsgemäßen Signalformerschaltung wird ein mittels eines VTR-Gerätes reproduziertes PCM-Signal a im Format des VIDEO-Signa] zugeführt. Obwohl derartige Signale als Rechteck-Digitalsignal aufgezeichnet werden, sind die in Fig. 2A dargestellten wieder gegebenen PCM-Signale a sinusförmig. Bei dem vorliegenden Ausführungsbeispiel ist das wiedergegebene PCM-Signal ein sog.

NRZ-Signal (= Non-Return to Zero) mit nur einer Polarität.

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Pie so zugeführten PCM-Signale a gelangen in eine Klemmstufe 1, welche den Fußpegel der wiedergegebenen Signale auf einen festen Pegelwert klemmt und ihren Ausgang an eine Begrenzerschaltung 3 abgibt, die in sich einen Pegelkomparator 2 sowie weiter unten beschriebenen Schwellenpegel enthält und in Fig. 2B dargestellte normalisierte PCM-Signale b ausgibt, die bei annähernd gleichen Pulsbreiten fortlaufend zwischen NULL und EINS wechseln.

Dieser Ausgang b der Begrenzerschaltung 3 gelangt in ein Schieberegister 4 für 8 Bits, dem Taktsignale CP von Ve ^der Dauer T des in Fig. 2B dargestellten PCM-Signals an seinem Takteingang zugeführt werden. Durch die Taktsignale mit der achtfachen Frequenz des PCM-Bit-Taktes werden die Bit-Daten des PCM-Signals im Schieberegister 4 gespeichert und in acht bitparallele Ausgänge unterteilt,welche die Länge eines Bit des PCM-Signals bestimmen. Daraus ist erkennbar ob der Begrenzungspegel in Ordnung ist oder nicht. Hier sei angenommen, daß der EINS-Pegel eine kürzere Pulsbreite als die NULL-Pegel haben. Beim Durchgang eines EINS-Signals durch das Schieberegister 4 enthalten dessen Ausgänge ein oder mehrere NULL-Bits.

Die Parallelausgänge des Schieberegisters 4 gelangen in einen wie dargestellt aus Invertern I₁ bis I. sowie UND-Gliedern G. und G- gebildeten Diskriminator 5, der je nachdem ob die Bit-Länge des PCM-Signals kürzer oder langer als die normale Zeitdauer ist ein Prüfsignal g₁ oder g« an eine Latch- oder Speicherschaltung 6 abgibt, welche dafür je ein Flip-Flop F₁ bzw. F₂ enthält. F₁ gibt ein Steuersignal DWN zur Absenkung des Schwellenpegels, und F₂ ein Steuersignal UP zur Hebung des Schwellenpegels der Begrenzerschaltung 3 ab. Diese Steuersignale DWN und UP werden über je einen Pufferverstärker 7 bzw. 8 an einen zugeordneten Steueranschluß einer Schaltstufe 9 bzw. 10 abgegeben,

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deren beweglicher Kontakt jeweils mit einer negativen bzw. positiven Stromquelle -V bzw. +V verbunden ist. Die feststehenden Kontakte der Schaltstufen 9 und 10 sind jeweils über einen Widei stand 11 bzw. 12 an den negativen Bezugseingang des Komparators .2 angeschlossen, der außerdem über einen Kondensator 13 mit Mass verbunden ist. Wenn das Steuersignal DWN hoch geht wird die Schaltstufe 9 durchgeschaltet und gleichzeitig der negative Eingang des Komparators 2 mit einer Zeitkonstante abgesenkt, die von dem Kondensator 13 sowie dem Widerstand 11 abhängt und etwa einige -zig Millisekunden dauern kann. Wenn dagegen das Steuersignal UP hochgeht', dann schließt di'e andere Schaltstufe 10 und erhöht dabei den Schwellenpegel mit einer von dem Kondensator 12 und Widerstand 12 abhängigen Zeitkonstante.

Fehlen die Steuersignale DWN und UP, dann erhält der Negativeingang des Komparators 2 eine Schwellenspannung, die durch einen aus Widerständen 15 und 16 bestehenden sowie mit einer definier ten Spannungsquelle verbundenen Spannungsteiler festgelegt ist.

Dieser negative Komparator-Eingang kann auch mit 50% vom Spitzen wert des Ausgangs der Klemmstufe 1 gespeist werden. In dem Fall 0 hält ein nicht dargestellter Spitzenwertdetektor diesen Ausgangs spitzenwert der Schaltung 1 fest und gibt ihn an den Eingang 17 der Spannungsteilerschaltung .15,16 ab.

Nachstehend wird in Verbindung mit Fig. 3 die Funktion der Signalformerschaltung aus Fig. 1 erläutert. Für das vergrößert dargestellte wiedergegebene PCM-Signal a können durch den Komparato 2 verschiedene, in Fig. 3A mit unterbrochenen Linien dargestellte Schwellenpegel L₁ bis L vorgegeben werden. Das Signal a hat eine positive Seite EINS und eine negative Seite NULL. Wenn das reproduzierte PCM-Signal a am höheren Schwellenpegel L₂ abgeschnitten wird, gibt die Begrenzerschaltung 3 das beschnittene Ausgangssignal b (PCM-Signal) an das Schieberegister 4 ab, wo es mit der 8-fachen Frequenz des Bit-Takts verschoben wird.

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Jedesmal wenn der EINS-Abschnitt des PCM-Signals b von Fig. 3B das Schieberegister 4 passiert gibt dieses für je acht Verschiebungen als parallele Ausgänge die Bits b₁ bis b_R in der Form "00111100" aus. In diesem Zustand sind die Ausgänge der der 1. und 8. Bits b.. und bg = NULL und die Ausgänge der 4. und 5. Bits b. und b₅ = EINS.

Der Diskriminator 5 liefert die Ausgänge der 1. und 8. Bits b₁ und b„ des Schieberegisters über die Inverter I₁ und I.

an zwei der Eingänge von UND-Glied G₁, und ferner die Ausgänge der 4. und 5. Bits b. und b_ an die anderen beiden Eingänge von UND-Glied G₁, so daß dessen Ausgang hoch geht und als Prüfsignal g₁ an den Takteingang CK des Flip-Flop F₁ gelangt. Dieses liest einen Dateneingang mit hohem Pegel (+V) aus und wird gesetzt. Jetzt steht am Q-Ausgang von F₁ das Steuersignal DWN bereit, um durch Schließen der Schaltstufe 9 den Schwellenpegel des Komparators 2 zu senken.

Mit jedem Durchgang des PCM-Signals b durch das Schieberegister 4 ändern sich die Ausgänge der Schieberegister-Bits b₁ bis b« laufend "11110000", "00001111",.und so fort. Da bei diesem Ablauf immer entweder das erste oder achte Bit b.. oder bg nicht NULL ist, entsteht kein Prüfsignal g₁.

Wenn das Beschneiden des PCM-Signals a auf einen der Schwellenpegel L. bis L- erfolgt und der NULL-Abschnitt dieses Signals das Schieberegister 4 passiert, dann werden sämtliche parallelen Bit-Ausgänge b,. bis b„ des Schieberegisters NULL. Wenn • mehr als zwei aufeinanderfolgende NULL-Abschnitte des PCM-Signals a auf einen der Schwellenpegel L₇ bis L_g beschnitten werden und das Schieberegister passieren, dann werden sämtliche parallelen Bit-Ausgänge b.. bis bg ebenfalls NULL. In beiden Fällen sollte das pagelsenkend wirkende Steuersignal

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gesperrt und nicht erzeugt werden. Deshalb werden zu gleicher Zeit die 4. und 5. Bit-Ausgänge b. und b^ des Schieberegisters 4 EINS, und durch deren Addition entsteht das Prüfsignal g₁· Bei Beschneidung des PCM-Signals auf einen der Schwellenpegel L₁ bis L entsteht das Steuersignal DWN

Im Fall der Beschneidung des PCM-Signals a auf den zu niedrigen Schwellenpegel L« entsteht das PCM-Signal b in Fig. 3C, un d wenn dessen EINS-Abschnitt das Schieberegister 4 passiert, entsteht das Steuersignal DWN nicht, vielmehr werden beim Durchgang des NüLL-Abschnitts dieses Signals b die parallelen Bit-Ausgänge des Schieberegisters b bis b_Q = "11000011". Es werden vom Diskriminator 5 an zwei der Eingänge des UND-Gliedes G₂ der 1. und 8. Bit-Ausgang b^ und b , und an die anderen beiden Eingänge von G₃ der 4. und 5. Bit-Ausgang b₄ und b₅ über den Inverter I₂ bzw. I₃ geleitet. Daraufhin gibt das UND-Glied G₀ das Prüfsignal g~ an den Takteingang CK des Flip-Flop F» ab, um es zu setzen und an dessen Q-Ausgang das Steuersignal UP entstehen zu lassen, welches durch Schließen der Schaltstufe den Schwellenpegel der Begrenzerschaltung 3 anhebt.

0 Das Steuersignal UP kann im Bereich der Schwellenpegel L₇ bis L_q entstehen. Die Bedingungen für eine Abgabe des Prüfsignals g durch UND-Glied G„ ähneln denen beim Durchgang des EINS-Abschnitts des PCM-Signals a durch das Schieberegister 4.

In der erläuterten Weise werden abwechselnd die Signalabschnitt( EINS und NULL des der Schaltung 3 entnommenen PCM-Signals b ausgewertet und abhängig von dem Auswerteergebnis so angepaßt, daß die Signalabschnitte EINS und NULL gleiche Impulsbreiten bekommen.

Die Steuersignale DWN und UP aus den Flip-Flops F₁ und F₃ der Schaltung 6 werden einem NAND-Glied G₃ zugeführt, welches

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in dem Fall daß beide Signale DWN und UP auf EINS hochliegen, einen tiefen Ausgang NULL an ein nachgeschaltetes UND-Glied G abgibt, dessen Ausgang dadurch ebenfalls NULL wird und die

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Flip-Flops F₁ und F„ rücksetzt. Wenn das PCM-Signal auf dem Schwellenpegel L- (Fig. 3A) beschnitten wird, erfolgt über das wie erläutert erzeugte Steuersignal eine Absenkung, und wenn dagegen auf dem tiefen Schwellenpegel L₇ beschnitten wird, erfolgt durch das Steuersignal UP eine Anhebung des Schwellenpegelwertes. Mit der Löschung bzw. Rücksetzung von F. und F₂ werden die Steuersignale DWN und UP wieder NULL.

Der Arbeitsbereich liegt zwischen den Schwellenpegelwerten L_ und L_, die Steuersignale DWN und UP werden darin nicht erzeugt, aber bei einer Überschreitung entsteht das Steuersignal DWN, und bei einer Unterschreitung entsteht UP. Solange keines der Signale DWN oder UP vorhanden ist, wird das PCM-Signal auf einen Schwellenpegel begrenzt, der durch die am (-) Eingang des Komparators 2 liegende Spannungsteilerschaltung 15, 16 festgelegt ist.

Falls bei ausbleibendem PCM-Signal a ( = durchgehend NULL) das 0 eine der Steuersignale DWN oder UP vorhanden ist, wird es nicht gelöscht und bleibt wirksam. Zur Vermeidung dieser Steuerbedingung wird das vorhandene Signal DWN oder UP durch Anlegen des Vertikal- oder Horizontal-Synchronsignals SYNC an einen Eingang von UND-Glied G. gelöscht.

Bei der Aufzeichnung eines PCM-Signals in dem betreuten VTR-Gerät geht dieses Signal direkt und unter Umgehung eines elektromechanischen Wandlersystems (Kopf + Band) in die Signalformerschaltung von Fig. 1. Obwohl das aufzuzeichnende PCM-Signal normalisiert ist enthält es im Vorder- und Hinterflankenbereich Störkomponenten aus der Stromversorgung o. dgl., die bei Höhen oder Tiefen des PCM-Signals oft zur Vorgabe falscher Schwellen-

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Pegelwerte durch die Signalformerschaltung von Fig. 1 führen. Bei ungewöhnlich lang anhaltendem Digitalsignalniveau EINS oder NULL des PCM-Signals erfolgt die Schwellenpegelregelung einseitig, und das System arbeitet unstabil.

In dem Ausführungsbeispiel von Fig. 4 wird dem aufzuzeichnenden PCM-Signal ein Fehlerprüf-Code wie z.B. ein CRC (= Cyclic Redundancy Check) zugesetzt, welches dann in den Wiedergabe-Signalen enthalten ist, aufgespürt und zum Löschen der Steuersignale DWN oder UP benutzt wird. Zu diesem Zweck ist bei der Ausführung in Fig. 4 an den Ausgang der Begrenzerschaltung 3, die das PCM-Signal b abgibt, eine Datenprüfschaltung 17 angeschlossen, deren Ausgang in Verbindung mit dem im beschnittenen PCM-Signal b enthaltenen Fehlerprüf-Bit niedrig wird, falls falls der dem Komparator 2 der Schaltung 3 zugeleitete Schwellenpegel aus den zuvor genannten Gründen falsch liegt. Dieser Ausgang c der Datenprüfschaltung 17 geht an das UND-Glied G., senkt dessen Ausgang ab und veranlaßt auf diesem Wege das Rücksetzen der die Signale DWN bzw. UP erzeugenden Flip-Flops

F. und F₂.

Abweichend von den zuvor erläuterten Ausführungsbeispielen kann z.B. der Pegel des PCM-Signals mittels einer AGC-Schaltung fixiert und danach dieses Signal der Signalformerschaltung nach Fig. 1 oder 4 zugeleitet werden.

Bei den besprochenen Ausführungen erfolgt das Senken oder Heben des Schwellenpegels durch das Steuersignal DWN bzw. UP mit einei gegebenen Zeitkonstante. Ersatzweise kann durch das Signal DWN oder UP auch ein vorbereiteter und jeweils unterschiedlicher Schwellenpegel ausgewählt werden. Ferner kann in dem Schieberegister 4 von Fig. 1 oder 4 auch ein Zähler zur Messung der EINS- oder NULL-Perioden des digitalen PCM-Signals b in Verbindung mit gegebenen Taktimpulsen vorhanden sein; dann werden die Steuersignale DWN und UP auf der Basis dieser Messung erzeugt.

Claims

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Beim Europaischen Patentamt zugelassene Vertreter — Professional Representatives before the European Patent Office Mandataires agrees pros I'OHIca europeen des brevets

Dipl.-Chem. Dr. N. ter Meer Dipl.-lng. H. Steinmeister

Dipl.-Ing, F. E. Müller _o. . .. _

Triftstrasse 4, S.ekerwall 7,

D-8OOO MÜNCHEN 22 D-48OO BIELEFELD 1

Case: S81P100 15. Juni 1981

Mü/Gdt²

SONY CORPORATION 7-35 Kitashinagawa 6-chome, Shinagawa-ku, Tokyo, Japan

Signalformerschaltung für Digital-Signale Priorität: 17. Juni 1980, Japan, No. 82306/1980

PATENTANSPRÜCHE

Ί,) Signalformerschaltung für Digitalsignale, mit einer ein digitales Eingangssignal auf einen vorgebbaren Schwellenpegel begrenzenden Eegrenzerschaltung, gekennzeichnet durch

- eine Prüfschaltung (4,5) zum Abfragen der Pulsbreiten von Signalabschnitten mit hohem und niedrigem Signalpegel des pegelbegrenzten Digitalsignals (b) und

- eine Steuerschaltung (6...13), welche in Abhängigkeit davon, ob die Pulsbreiten der Signalabschnitte mit hohem Pegel oder die mit niedrigem Pegel kürzer als beim normalisierten Digitalsignal sind, den Schwellenpegel (L₄..) der Begrenzerschaltung (3) dementsprechend absenkt oder anhebt.

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2. Signalformerschaltung nach Anspruch 1,

dadurch gekennzeichnet, daß die Prüfschaltung ein n-Bit-Schieberegister (4), das den Ausgang der Begrenzerschaltung (3) nacheinander und abhängig von einem Schiebetaktsignal (CP) verschiebt, und einen die Parallelausgänge des Schieberegisters dekodierenden Dekodierer (5) umfaßt.
3. Signalformerschaltung nach Anspruch 2,

dadurch gekennzeichnet, daß ein 8-Bit-Schieberegister verwendet ist.
4. Signalformerschaltung nach Anspruch 2,

dadurch gekennzeichnet, daß das Schiebetaktsignal (CP) für das Schieberegister eine Periodendauer von 1/_n der Periodendauer (T) des Eingangs-Digitalsignals hat.
5. Signalformerschaltung nach Anspruch 2,

dadurch gekennzeichnet, daß der Dekodierer (5) Inverter (I-.. ..I.) und Torschaltungen (GwG-) enthält, damit kodierte Signale, bei denen sämtliche Parallelbitausgänge des Schieberegisters (4) EINS oder NULL sind_fermittelt und abhängig davon, ob die Bits höchster oder geringster Signifikanz in den Parallelbitausgängen des Schieberegisters NULL und mindestens zwei mittlere Bits darin EINS sind, oder ob entweder das Bit höchster oder geringster Signifikanz in den Parallelbitausgängen des Schieberegisters EINS sowie mind, zwei mittlere Bits darin NULL sind, entweder ein erstes Prüfsignal (g..) oder ein zweites Prüfsignal (g-) erzeugt.
6. Signalformerschaltung nach Anspruch 1,

dadurch gekennzeichnet, daß die Steuerschaltung eine den Ausgang der Prüfschaltung (4,5) speichernde Speicherschaltung (6) enthält.

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7. Signalformerschaltung nach Anspruch 6,

dadurch gekennzeichnet, daß die Speicherschaltung zwei Flip-Flops (F₁,F_) enthält, von denen das erste (F₁) durch das erste Prüfsignal (g..) gesetzt wird, um durch Abgabe eines ersten Steuersignals (DWN) den Schwellenpegel der Begrenzerschaltung zu senken, und das zweite (F„) durch das zweite Prüfsignal (g„) gesetzt wird um durch Abgabe eines zweiten Steuersignals (UP) den Schwellenpegel der Begrenzerschaltung anzuheben.
8. Signalformerschaltung nach Anspruch 7,

dadurch gekennzeichnet, daß die Steuerschaltung eine Stufe (G^) zum Löschen der beiden Flip-Flops (F₁,F„), wenn diese beide gesetzt sind, enthält.
9. Signalformerschaltung nach Anspruch 8,

dadurch gekennzeichnet, daß die Steuerschaltung ferner eine Stufe (G₄) zum Löschen der beiden Flip-Flops (F₁,F„) mit dem Synchronsignal (SYNC) des Eingangs-Digitalsignals (a) enthält.
10. Signalformerschaltung nach Anspruch 1,

gekennzeichnet durch einen Komparator (2) in der Begrenzerschaltung (3), der an einem ersten Eingang (+) das Eingangs-Digitalsignal (a) und an einem zweiten Eingang (-) das Schwellenpegelsignal aufnimmt.
11. Signalformerschaltung nach Anspruch 9,

dadurch gekennzeichnet, daß die Steuerschaltung jeweils an eine negative bzw. eine positive Stromquelle (-V;+V). erste und zweite Schaltstufen (9,10) zur Änderung des Schwellenpegels und eine zwischen den Ausgangsanschlüssen dieser beiden Schaltstufen und dem zweiten Eingang (-) des !Comparators (2) angeschlossene Stufe (11,12,13) mit einer einstellbaren Zeitkonstante enthält.

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12. Signalformerschaltung nach Anspruch 11,

dadurch gekennzeichnet, daß die erste Schaltstufe (9) durch das erste Steueraignal (DWN) zur Absenkung des Schwellenpegels mit der Zeitkonstante des Gliedes (11,13) in Richtung auf die negative Stromquelle (-V) geschlossen, und die zweite Schaltstufe (10) durch das zweite Steuersignal (UP) zur Anhebung des Schwellenpegels mit der Zeitkonstante des anderen Gliedes (12,13) in Richtung auf das Potential der positiven Stromquelle (+V) geschlossen wird.
13. Signalformerschaltung nach Anspruch 10,

dadurch gekennzeichnet, daß mit dem ersten Eingang (+) des Komparators (2) eine Klemmstufe (1) verbunden ist, welche den Fußpegel des Eingangs-Digitalsignals (a) auf ein vorgebbares Potential klemmt.
14. Signalformerschaltung nach Anspruch 6,

gekennzeichnet durch eine Datenprüfschaltung (17) zur Ermittlung von im Ausgang der Begrenzerschaltung enthaltenen Codefehlern und eine Löschstufe (G.) zum Löschen der Speicherschaltung mit einem Prüfausgang (c) der Datenprüfschaltung.