DE3123865C2 - - Google Patents

Description

Die Erfindung betrifft eine Signalformerschaltung für Digitalsignale, die insbesondere auf ein magnetisches Speichermedium aufgezeichnet und später zu Übertragungs­ zwecken über ein entsprechendes Wiedergabegerät wieder abgegriffen werden.

Es ist ein mit Puls-Code-Modulation("PCM" im folgenden) ar­ beitendes Aufzeichnungs/Wiedergabegerät bekannt, bei dem die Aufzeichnung der codierten Tonsignale (PCM-Signal) mit einem Videobandgerät ("VTR-Gerät" im folgenden) in Schräg­ spuraufzeichnung erfolgt. Bei der Aufzeichnung dieser Sig­ nale in PCM-Codierung kommt die Frequenz der PCM-codierten Daten (beispielsweise 1,3 bis 1,4 MHz) sehr nahe an die maximale Übertragungsfrequenz des Aufzeichnungs/Wiedergabe­ geräts heran, um eine gute Qualität mit hoher Auflösung gewährleisten zu können, d. h. die Digitalsignale weisen eine hohe Anzahl von Bits auf. In diesem Fall einer verlangten hohen Auflösung ist die Signalform der wiedergegebenen PCM- Signale nicht rechteckförmig, also im Sinne einer Schalt­ funktion schwankend zwischen "0" und "1", sondern eher sinus­ förmig. Außerdem enthält das wiedergegebene PCM-Signal mehr oder weniger große Zeitbasisfehlerkomponenten (Jitter-Kompo­ nenten) aufgrund von Schwankungen der Bandlaufgeschwindigkeit und der Drehzahl der Magnetkopftrommel. Auch ändern sich der Pegel des wiedergegebenen PCM-Signals in Abhängigkeit vom Übertragungs-Verstärkungsgrad (Übertragungsgewinn) in Abhängig­ keit von der Zeit oder allgemeiner ausgedrückt, von der Über­ tragungskennlinie des elektromagnetischen Übertragungssystems.

Um eine bessere Signalqualität bei der Wiedergabe zur Verfügung zu haben, ist es erforderlich, das vom Speichermedium ausge­ lesene Signal in bezug auf einen genauen Schwellenpegel zu begrenzen, um die gewünschte Form eines eindeutigen Digital­ signals zu erhalten.

Bei einer Art einer bekannten Signalformerschaltung wird der Pegel des wiedergegebenen Signals über eine AGC-Schal­ tung festgelegt (AGC = Automatic Gain Control = Automatische Verstärkungsregelung), und das wiedergegebene Signal wird unter bezug auf einen festen Schwellenpegel begrenzt. Bei einer anderen bekannten Signalformerschaltung werden die Bezugs- oder Grundpegelabschnitte des wiedergegebenen Sig­ nals, die das Format von Videosignalen aufweisen, auf einen festen Pegel geklemmt; der Spitzenwert des wiedergegebenen Signals wird abgefragt, und das auf festen Pegel fixierte wiedergegebene Signal wird auf 50% des Spitzenwertes be­ grenzt.

Bei der einen Art von bekannten Wellenformschaltungen ergeben sich Probleme aus der Spannungsprüfung für die AGC-Schaltung, und über den AGC-Verstärker entstehen Fehler, so daß sich ein Digitalsignal mit genauer Pulsbreite nicht gewährleisten läßt. Insbesondere spricht die AGC-Spannungsprüfschaltung nur mit einiger Verzögerung aufgrund von unvermeidbaren Zeitkon­ stanten an. Diese Schaltung ist insbesondere beim Suchbetrieb mit hoher Geschwindigkeit nicht in der Lage, großen Pegelände­ rungen ausreichend rasch zu folgen.

Bei der anderen Art von bekannten Signalformerschaltungen für den hier in Rede stehenden Zweck spricht der Spitzendetektor nur mit einiger Verzögerung auf das wiedergegebene Signal an. Dem­ entsprechend sollte das zu begrenzende, vom Speichermedium aus­ gelesene Signal verzögert sein; es wird also eine Verzögerungs­ leitung erforderlich, welche die Gesamtschaltung komplizierter macht. Dabei wird ein Pseudosignal, und zwar ein Doppelsig­ nal in das wiedergegebene PCM-Signal im Format des Video­ signals eingeblendet, das einigen Einfluß auf den Schwellen­ pegel hat. Eine befriedigend genaue Signalformung läßt sich dann nicht erreichen. Außerdem ist die Übertragungskennlinie des Aufzeichnungsmediums nicht-linear. Wird das wiedergegebene Signal auf einen Schwellenpegel von 50% des Spitzenwerts des wiedergegebenen Signals begrenzt, so sind die Pulsbreiten der Digitalsignalabschnitte "1" und "0" einander nicht gleich.

Da der Begrenzerpegel für das wiedergegebene Signal nicht ge­ nau stimmt, ist die Anzahl der Fehlerbits (Fehleranteile) größer. Das daraus gewonnene wiederzugebende Analogsignal zeigt Verzerrungen und Schalt-Rauschanteile und dergleichen.

Es ist ferner eine Begrenzerschaltung mit automatischer Symmetrierung bekannt (US- Patent 37 21 835) die aus zwei hintereinander geschalteten Operationsverstärkern und einem Differenzverstärker sowie aus einem Symmetriesensorkreis besteht, der im Rück­ kopplungszweig zwischen den Ausgängen des Differenzverstärkers und dem nichtinver­ tierenden Eingang des ersten der Operationsverstärker liegt, dessen invertierendem Ein­ gang die zu begrenzenden Signale zugeführt werden. Der Symmetriesensorkreis enthält zwei Transistorschaltstufen, die von den Ausgangssignalen des Differenzverstärkers je­ weils gegenläufig in den Durchlaß- oder in den Sperrzustand gesteuert werden. Sie enthält ferner einen von den Ausgangssignalen dieser Transistorschaltstufen beaufschlagten, als Integrator geschalteten Operationsverstärker, dessen Ausgangssignal das Rückkop­ plungssignal an den ersten Operationsverstärker liefert. Durch Integration der Recht­ eckimpulse der einen und der anderen Polarität, die sich aus Eingangssignalen mit auf­ einanderfolgenden Halbwellen unterschiedlicher Polarität ergeben, wird durch diesen Symmetriesensor ein Rückkopplungssignal erzeugt, dessen Amplitude und Polarität davon abhängig ist, ob beim Eingangssignal die Halbwelle der einen oder der anderen Pola­ rität länger ist, um eine dementsprechende Verschiebung des Nullpunktes des weiterzuge­ benden geformten Signals zu bewirken. Eine solche Nullpunktverschiebung wird durch diese Schaltungsanordnung auch dann vorgenommen, wenn es sich bei den zu begrenzen­ den Signalen um im NRZ-Code codierte Signale handelt und ein Signalverlauf vorliegt, der dem mehrfachen Aufeinanderfolgen von EINS-Bits oder NULL-Bits entspricht, also erwünschterweise die Halbwelle der einen Polarität länger als diejenige der anderen ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Signalformerschaltung für Digitalsignale beliebiger Codierung zu schaffen, mit welcher sich die durch das Übertragungssystem mit einem magnetischen Aufzeichnungs- und Wiedergabegerät verzerrten Digitalsignale auf einen genauen Schwellenpegel hin begrenzen lassen, so daß Digitalsignale gewonnen werden, bei denen die Bits unabhängig von ihrem Binärwert gleiche Pulsbreiten aufwei­ sen. Insbesondere soll die zu schaffende Signalformerschaltung auch für Digitalsignale geeignet sein, die erhebliche Pegelschwankungen aufweisen. Außerdem soll auch im Suchbetrieb bei raschem Durchlauf des Speichermediums eines Aufzeichnungs- und Wie­ dergabegeräts ein genaues Digitalsignal gewonnen werden können.

Die erfindungsgemäße Lösung ist im Patentanspruch 1 angegeben.

Vorteilhafte Weiterbildungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.

Die Lösung der gestellten Aufgabe wird erfindungsgemäß da­ durch erreicht, daß die Signalformerschaltung der im Ober­ begriff von Patentanspruch 1 genannten Art eine die Puls­ breiten der einen hohen und der einen niedrigen Pegel auf­ weisenden Signalabschnitte des begrenzten Digitalsignals überwachende Prüfschaltung und ferner eine Steuerschaltung besitzt, welche den Schwellenpegel der Begrenzerschaltung, je nachdem, ob die Pulsbreiten der Signalabschnitte mit dem hohen oder dem niedrigen Pegel kürzer als beim normali­ sierten Digitalsignal sind, entweder absenkt oder anhebt.

Nachstehend werden einige die Merkmale der Erfindung aufweisende Ausführungsbeispiele unter Bezugnahme auf eine Zeichnung näher erläutert. Darin zeigt

Fig. 1 ein schematisches Schaltbild zu einem ersten Aus­ führungsbeispiel einer erfindungsgemäßen Signal­ formerschaltung für reproduzierte PCM-Signale,

Fig. 2A und 2B an bestimmten Schaltungspunkten in Fig. 1 auftretende Signalformen,

Fig. 3A, 3B und 3C ein unbeschnittenes eingehendes bzw. beschnittene PCM-Signale und

Fig. 4 ein schematisches Schaltbild zu einem anderen Ausführungsbeispiel der Erfindung.

Dem Eingang der in Fig. 1 schematisch dargestellten erfin­ dungsgemäßen Signalformerschaltung wird ein mittels eines VTR- Gerätes reproduziertes PCM-Signal a im Format des VIDEO-Signals zugeführt. Obwohl derartige Signale als Rechteck-Digitalsignale aufgezeichnet werden, sind die in Fig. 2A dargestellten wieder­ gegebenen PCM-Signale a sinusförmig. Bei dem vorliegenden Aus­ führungsbeispiel ist das wiedergegebene PCM-Signal ein sog. NRZ-Signal (= Non-Return to Zero) mit nur einer Polarität.

Die so zugeführten PCM-Signale a gelangen in eine Klemmstufe 1, welche den Fußpegel der wiedergegebenen Signale auf einen festen Pegelwert klemmt und ihren Ausgang an eine Begrenzer­ schaltung 3 abgibt, die in sich einen Pegelkomparator 2 sowie weiter unten beschriebenen Schwellenpegel enthält und in Fig. 2B dargestellte normalisierte PCM-Signale b ausgibt, die bei annähernd gleichen Pulsbreiten fortlaufend zwischen NULL und EINS wechseln.

Dieser Ausgang b der Begrenzerschaltung 3 gelangt in ein Schie­ beregister 4 für 8 Bits, dem Taktsignale CP von ⅛ der Dauer T des in Fig. 2B dargestellten PCM-Signals an seinem Takteingang zugeführt werden. Durch die Taktsignale mit der achtfachen Frequenz des PCM-Bit-Taktes werden die Bit-Daten des PCM-Signals im Schieberegister 4 gespeichert und in acht bitparallele Aus­ gänge unterteilt, welche die Länge eines Bit des PCM-Signals bestimmen. Daraus ist erkennbar, ob der Begrenzungspegel in Ord­ nung ist oder nicht. Hier sei angenommen, daß der EINS-Pegel eine kürzere Pulsbreite als die NULL-Pegel haben. Beim Durch­ gang eines EINS-Signals durch das Schieberegister 4 enthalten dessen Ausgänge ein oder mehrere NULL-Bits.

Die Parallelausgänge des Schieberegisters 4 gelangen in einen wie dargestellt aus Invertern I₁ bis I₄ sowie UND-Gliedern G₁ und G₂ gebildeten Diskriminator 5, der je nachdem, ob die Bit- Länge des PCM-Signals kürzer oder länger als die normale Zeit­ dauer ist, ein Prüfsignal g₁ oder g₂ an eine Latch- oder Speicher­ schaltung 6 abgibt, welche dafür je ein Flip-Flop F₁ bzw. F₂ enthält. F₁ gibt ein Steuersignal DW N zur Absenkung des Schwel­ lenpegels, und F₂ ein Steuersignal UP zur Hebung des Schwellen­ pegels der Begrenzerschaltung 3 ab. Diese Steuersignale DW N und UP werden über je einen Pufferverstärker 7 bzw. 8 an einen zu­ geordneten Steueranschluß einer Schaltstufe 9 bzw. 10 abgegeben, deren beweglicher Kontakt jeweils mit einer negativen bzw. po­ sitiven Stromquelle -V bzw. +V verbunden ist. Die feststehenden Kontakte der Schaltstufen 9 und 10 sind jeweils über einen Wider­ stand 11 bzw. 12 an den negativen Bezugseingang des Komparators 2 angeschlossen, der außerdem über einen Kondensator 13 mit Masse verbunden ist. Wenn das Steuersignal DW N hoch geht, wird die Schaltstufe 9 durchgeschaltet und gleichzeitig der negative Ein­ gang des Komparators 2 mit einer Zeitkonstante abgesenkt, die von dem Kondensator 13 sowie dem Widerstand 11 abhängt und etwa einige -zig Millisekunden dauern kann. Wenn dagegen das Steuer­ signal UP hochgeht, dann schließt die andere Schaltstufe 10 und erhöht dabei den Schwellenpegel mit einer von dem Kondensator 13 und Widerstand 12 abhängigen Zeitkonstante.

Fehlen die Steuersignale DW N und UP, dann erhält der Negativein­ gang des Komparators 2 eine Schwellenspannung, die durch einen aus Widerständen 15 und 16 bestehenden sowie mit einer definier­ ten Spannungsquelle verbundenen Spannungsteiler festgelegt ist. Dieser negative Komparator-Eingang kann auch mit 50% vom Spitzen­ wert des Ausgangs der Klemmstufe 1 gespeist werden. In dem Fall hält ein nicht dargestellter Spitzenwertdetektor diesen Ausgangs­ spitzenwert der Schaltung 1 fest und gibt ihn an den Eingang 17 der Spannungsteilerschaltung 15, 16 ab.

Nachstehend wird in Verbindung mit Fig. 3 die Funktion der Sig­ nalformerschaltung aus Fig. 1 erläutert. Für das vergrößert dar­ gestellte wiedergegebene PCM-Signal a können durch den Komparator 2 verschiedene, in Fig. 3A mit unterbrochenen Linien dargestell­ te Schwellenpegel L₁ bis L₉ vorgegeben werden. Das Signal a hat eine positive Seite EINS und eine negative Seite NULL. Wenn das reproduzierte PCM-Signal a am höheren Schwellenpegel L₂ abge­ schnitten wird, gibt die Begrenzerschaltung 3 das beschnittene Ausgangssignal b (PCM-Signal) an das Schieberegister 4 ab, wo es mit der 8fachen Frequenz des Bit-Takts verschoben wird.

Jedesmal wenn der EINS-Abschnitt des PCM-Signals b von Fig. 3B das Schieberegister 4 passiert gibt dieses für je acht Ver­ schiebungen als parallele Ausgänge die Bits b₁ bis b₈ in der Form "00111100" aus. In diesem Zustand sind die Ausgänge der 1. und 8. Bits b₁ und b₈ = NULL und die Ausgänge der 4. und 5. Bits b₄ und b₅ = EINS.

Der Diskriminator 5 liefert die Ausgänge der 1. und 8. Bits b₁ und b₈ des Schieberegisters über die Inverter I₁ und I₄ an zwei der Eingänge von UND-Glied G₁, und ferner die Ausgänge der 4. und 5. Bits b₄ und b₅ an die anderen beiden Eingänge von UND-Glied G₁, so daß dessen Ausgang hoch geht und als Prüf­ signal g₁ an den Takteingang CK des Flip-Flop F₁ gelangt. Dieses liest einen Dateneingang mit hohem Pegel (+V) aus und wird gesetzt. Jetzt steht am Q-Ausgang von F₁ das Steuersignal D WN bereit, um durch Schließen der Schaltstufe 9 den Schwellen­ pegel des Komparators 2 zu senken.

Mit jedem Durchgang des PCM-Signals b durch das Schieberegister 4 ändern sich die Ausgänge der Schieberegister-Bits b₁ bis b₈ laufend "11110000", "00001111", und so fort. Da bei diesem Ab­ lauf immer entweder das erste oder achte Bit b₁ oder b₈ nicht NULL ist, entsteht kein Prüfsignal g₁.

Wenn das Beschneiden des PCM-Signals a auf einen der Schwellen­ pegel L₄ bis L₇ erfolgt und der NULL-Abschnitt dieses Signals das Schieberegister 4 passiert, dann werden sämtliche paralle­ len Bit-Ausgänge b₁ bis b₈ des Schieberegisters NULL. Wenn mehr als zwei aufeinanderfolgende NULL-Abschnitte des PCM- Signals a auf einen der Schwellenpegel L₇ bis L₉ beschnitten werden und das Schieberegister passieren, dann werden sämt­ liche parallelen Bit-Ausgänge b₁ bis b₈ ebenfalls NULL. In beiden Fällen sollte das pegelsenkend wirkende Steuersignal gesperrt und nicht erzeugt werden. Deshalb werden zu gleicher Zeit die 4. und 5. Bit-Ausgänge b₄ und b₅ des Schieberegisters 4 EINS, und durch deren Addition entsteht das Prüfsignal g₁. Bei Beschneidung des PCM-Signals auf einen der Schwellenpegel L₁ bis L₃ entsteht das Steuersignal DW N.

Im Fall der Beschneidung des PCM-Signals a auf den zu niedri­ gen Schwellenpegel L₈ entsteht das PCM-Signal b in Fig. 3C, und wenn dessen EINS-Abschnitt das Schieberegister 4 passiert, entsteht das Steuersignal D WN nicht, vielmehr werden beim Durchgang des NULL-Abschnitts dieses Signals b die parallelen Bit-Ausgänge des Schieberegisters b₁bis b₈ = "11000011". Es werden vom Diskriminator 5 an zwei der Eingänge des UND-Gliedes G₂ der 1. und 8. Bit-Ausgang b₁ und b₈, und an die anderen beiden Eingänge von G₂ der 4. und 5. Bit-Ausgang b₄ und b₅ über den Inverter I₂ bzw. I₃ geleitet. Daraufhin gibt das UND- Glied G₂ das Prüfsignal g₂ an den Takteingang CK des Flip-Flops F₂ ab, um es zu setzen und an dessen Q-Ausgang das Steuersig­ nal UP entstehen zu lassen, welches durch Schließen der Schalt­ stufe den Schwellenpegel der Begrenzerschaltung 3 anhebt.

Das Steuersignal UP kann im Bereich der Schwellenpegel L₇ bis L₉ entstehen. Die Bedingungen für eine Abgabe des Prüfsignals g₂ durch UND-Glied G₂ ähneln denen beim Durchgang des EINS- Abschnitts des PCM-Signals a durch das Schieberegister 4.

In der erläuterten Weise werden abwechselnd die Signalabschnitte EINS und NULL des der Schaltung 3 entnommenen PCM-Signals b ausgewertet und abhängig von dem Auswerteergebnis so angepaßt, daß die Signalabschnitte EINS und NULL gleiche Impulsbreiten bekommen.

Die Steuersignale D WN und UP aus den Flip-Flops F₁ und F₂ der Schaltung 6 werden einem NAND-Glied G₃ zugeführt, welches in dem Fall, daß beide Signale DW N und UP auf EINS hochliegen, einen tiefen Ausgang NULL an ein nachgeschaltetes UND-Glied G₄ abgibt, dessen Ausgang dadurch ebenfalls NULL wird und die Flip-Flops F₁ und F₂ rücksetzt. Wenn das PCM-Signal auf dem Schwellenpegel L₂ (Fig. 3A) beschnitten wird, erfolgt über das wie erläutert erzeugte Steuersignal eine Absenkung, und wenn dagegen auf dem tiefen Schwellenpegel L₇ beschnitten wird, erfolgt durch das Steuersignal UP eine Anhebung des Schwellen­ pegelwertes. Mit der Löschung bzw. Rücksetzung von F₁ und F₂ werden die Steuersignale DW N und UP wieder NULL.

Der Arbeitsbereich liegt zwischen den Schwellenpegelwerten L₃ und L₇, die Steuersignale D WN und UP werden darin nicht erzeugt, aber bei einer Überschreitung entsteht das Steuersig­ nal DW N, und bei einer Unterschreitung entsteht UP. Solange keines der Signale DW N oder UP vorhanden ist, wird das PCM- Signal auf einen Schwellenpegel begrenzt, der durch die am (-)-Eingang des Komparators 2 liegende Spannungsteilerschal­ tung 15, 16 festgelegt ist.

Falls bei ausbleibendem PCM-Signal a (= durchgehend NULL) das eine der Steuersignale DW N oder UP vorhanden ist, wird es nicht gelöscht und bleibt wirksam. Zur Vermeidung dieser Steuerbe­ dingung wird das vorhandene Signal DW N oder UP durch Anlegen des Vertikal- oder Horizontal-Synchronsignals SY NC an einen Eingang vom UND-Glied G₄ gelöscht.

Bei der Aufzeichnung eines PCM-Signals in dem betreuten VTR- Gerät geht dieses Signal direkt und unter Umgehung eines elek­ tromechanischen Wandlersystems (Kopf + Band) in die Signal­ formerschaltung von Fig. 1. Obwohl das aufzuzeichnende PCM-Signal normalisiert ist enthält es im Vorder- und Hinterflankenbereich Störkomponenten aus der Stromversorgung o. dgl., die bei Höhen oder Tiefen des PCM-Signals oft zur Vorgabe falscher Schwellen­ Pegelwerte durch die Signalformerschaltung von Fig. 1 führen. Bei ungewöhnlich lang anhaltendem Digitalsignalniveau EINS oder NULL des PCM-Signals erfolgt die Schwellenpegelregelung einseitig, und das System arbeitet unstabil.

In dem Ausführungsbeispiel von Fig. 4 wird dem aufzuzeichnenden PCM-Signal ein Fehlerprüf-Code wie z. B. ein CRC (= Cyclic Redundancy Check) zugesetzt, welches dann in den Wiedergabe- Signalen enthalten ist, aufgespürt und zum Löschen der Steuer­ signale DWN oder UP benutzt wird. Zu diesem Zweck ist bei der Ausführung in Fig. 4 an den Ausgang der Begrenzerschaltung 3, die das PCM-Signal b abgibt, eine Datenprüfschaltung 17 angeschlossen, deren Ausgang c in Verbindung mit dem im beschnittenen PCM-Signal b enthaltenen Fehlerprüf-Bit niedrig wird, falls der dem Komparator 2 der Schaltung 3 zugeleitete Schwel­ lenpegel aus den zuvor genannten Gründen falsch liegt. Dieser Ausgang c der Datenprüfschaltung 17 geht an das UND-Glied G₄, senkt dessen Ausgang ab und veranlaßt auf diesem Wege das Rücksetzen der die Signale DW N bzw. UP erzeugenden Flip-Flops F₁ und F₂.

Abweichend von den zuvor erläuterten Ausführungsbeispielen kann z. B. der Pegel des PCM-Signals mittels einer AGC-Schaltung fixiert und danach dieses Signal der Signalformerschaltung nach Fig. 1 oder 4 zugeleitet werden.

Bei den besprochenen Ausführungen erfolgt das Senken oder Heben des Schwellenpegels durch das Steuersignal DWN bzw. UP mit einer gegebenen Zeitkonstante. Ersatzweise kann durch das Signal DWN oder UP auch ein vorbereiteter und jeweils unterschiedlicher Schwellenpegel ausgewählt werden. Ferner kann in dem Schiebe­ register 4 von Fig. 1 oder 4 auch ein Zähler zur Messung der EINS- oder NULL-Perioden des digitalen PCM-Signals b in Ver­ bindung mit gegebenen Taktimpulsen vorhanden sein; dann werden die Steuersignale DWN und UP auf der Basis dieser Messung erzeugt.

Claims (13)

1. Signalformerschaltung für Digitalsignale mit einer Begrenzerschaltung, durch die digitale Eingangssignale auf einen Schwellenpegel begrenzt werden, der jeweils so einge­ stellt wird, daß die unterschiedlichen Signalzustände der geformten Digitalsignale gleich lang sind, gekennzeichnet durch

• a) eine Prüfschaltung (4, 5) zum Abfragen der Pulsbreiten von Signalabschnitten mit hohem und mit niedrigem Signalpegel des pegelbegrenzten Signals (b) jeweils daraufhin, ob sie kürzer als beim normalisierten Signal sind, bei dem beide Signalabschnitte gleiche Breite aufweisen,
• b) eine Ausbildung der Prüfschaltung als Schieberegister (4), in das das Ausgangssignal der Begrenzerschaltung (3) in Abhängigkeit von einem Schiebetaktsignal (CP) schritt­ weise eingeschoben wird und dem ein Parallelausgänge decodierender Decodierer (5) nachgeschaltet ist, und
• c) eine Steuerschaltung (6, . . . 13) welche in Abhängigkeit davon, ob eine solche Abwei­ chung der Pulsbreite bei den Signalabschnitten mit höherem Pegel oder bei den Signalab­ schnitten mit niedrigerem Pegel vorliegt, den Schwellenpegel der Begrenzerschaltung (3) dementsprechend absenkt oder anhebt.

2. Signalformerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß für die Prüfschaltung ein 8-Bit-Schieberegister verwendet ist.

3. Signalformerschaltung nach Anspruch 2, dadurch gekennzeichnet, daß das Schiebetaktsignal (CP) für das Schieberegister eine Periodendauer von ¹/ _n der Perioden­ dauer (T) des Eingangs-Digitalsignals hat.

4.Signalformerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Dekodierer (5) Inverter (I₁ . . .I₄) und Torschaltungen (G₁, G₂) enthält, damit kodierte Signale, bei denen sämtliche Parallelbitausgänge des Schiebe­ registers (4) EINS oder NULL sind, ermittelt und abhängig davon, ob die Bits höchster oder geringster Signifikanz in den Parallelbitausgängen des Schieberegisters NULL und min­ destens zwei mittlere Bits darin EINS sind, oder ob entweder das Bit höchster oder geringster Signifikanz in den Parallel­ bitausgängen des Schieberegisters EINS sowie mind. zwei mittlere Bits darin NULL sind, entweder ein erstes Prüfsignal (g₁) oder ein zweites Prüfsignal (g₂) erzeugt.

5. Signalformerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Steuerschaltung eine den Ausgang der Prüfschaltung (4, 5) speichernde Speicher­ schaltung (6) enthält.

6. Signalformerschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Speicherschaltung zwei Flip- Flops (F₁, F₂) enthält, von denen das erste (F₁) durch das erste Prüfsignal (g₁) gesetzt wird, um durch Abgabe eines ersten Steuersignals (DWN) den Schwellenpegel der Begrenzerschaltung zu senken, und das zweite (F₂) durch das zweite Prüfsignal (g₂) gesetzt wird um durch Abgabe eines zweiten Steuersignals (UP) den Schwellenpegel der Begrenzerschaltung anzuheben.

7. Signalformerschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Steuerschaltung eine Stufe (G₃) zum Löschen der beiden Flip-Flops (F₁, F₂), wenn diese beide gesetzt sind, enthält.

8. Signalformerschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Steuerschaltung ferner eine Stufe (G₄) zum Löschen der beiden Flip-Flops (F₁, F₂) mit dem Synchronsignal (SYNC) des Eingangs-Digitalsignals (a) enthält.

9. Signalformerschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Komparator (2) in der Begrenzer­ schaltung (3), der an einem ersten Eingang (+) das Eingangs- Digitalsignal (a) und an einem zweiten Eingang (-) das Schwellenpegelsignal aufnimmt.

10. Signalformerschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Steuerschaltung jeweils an eine negative bzw. eine positive Stromquelle (-V; +V), erste und zweite Schaltstufen (9, 10) zur Änderung des Schwellenpegels und eine zwischen den Ausgangsanschlüssen dieser beiden Schaltstufen und dem zweiten Eingang (-) des Komparators (2) angeschlossene Stufe (11, 12, 13) mit einer einstellbaren Zeitkonstante enthält.

11. Signalformerschaltung nach Anspruch 10, dadurch gekennzeichnet, daß die erste Schaltstufe (9) durch das erste Steuersignal (DWN) zur Absenkung des Schwellenpe­ gels mit der Zeitkonstante des Gliedes (11, 13) in Richtung auf die negative Stromquelle (-V) geschlossen, und die zweite Schaltstufe (10) durch das zweite Steuersignal (UP) zur Anhebung des Schwellenpegels mit der Zeitkonstante des anderen Gliedes (12, 13) in Richtung auf das Potential der positiven Stromquelle (+V) geschlossen wird.

12. Signalformerschaltung nach Anspruch 11, dadurch gekennzeichnet, daß mit dem ersten Eingang (+) des Komparators (2) eine Klemmstufe (1) verbunden ist, welche den Fußpegel des Eingangs-Digitalsignals (a) auf ein vor­ gebbares Potential klemmt.

13. Signalformerschaltung nach Anspruch 5, gekennzeichnet durch eine Datenprüfschaltung (17) zur Ermitt­ lung von im Ausgang der Begrenzerschaltung enthaltenen Code­ fehlern und eine Löschstufe (G₄) zum Löschen der Speicher­ schaltung mit einem Prüfausgang (c) der Datenprüfschaltung.