DE3117950A1 - Planare duennfilmtransistoren, transistoranordnungen und verfahren zu ihrer herstellung - Google Patents

Planare duennfilmtransistoren, transistoranordnungen und verfahren zu ihrer herstellung

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    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Description

XEROX CORPORATION,
Rochester, N.Y./U.S.A.
Planare Dünnfilmtransistoren, Transistoranordnungen und Verfahren zu ihrer Herstellung
Die Erfindung betrifft Dünnfilmtransistoren, Dünnfilmtransistoranordnungen und Verfahren zu ihrer Herstellung.
Es ist bekannt, Dünnfilmtransistoren und speziell Dünnfilmtransistoranordnungen zur Steuerung und zum Betrieb von Anzeigeflächen zu verwenden, z. B. für Flüssigkristallanzeigen, Elektrolumineszenz-Einrichtungen und dergleichen. Dünnfilmtransistoren gemäß der vorliegenden Erfindung bieten einen interessanten Ersatz für die Verwendung von Siliciumtechnologie, da mit dieser Technologie ein Problem der Abmessungsbegrenzung verbunden ist. Eine .große Anzahl von Dünnfilmtransistoren kann innerhalb einer Fläche gegebener Größe und in einer Dichte hergestellt werden, die für Bildanzeigen ausreichend ist. Beispiele von Dünnfilmtransistoren und entsprechenden Anzeigetafeln sind in der U.S.-PS 4 040 073 und 4 042 854 beschrieben.
Bei der Herstellung von Dünnfilmtransistor-Anordnungen müssen genau definierte geometrische Muster von Metallen, Halbleitern und Isolatoren erzeugt werden. Diese werden in Schichten niedergeschlagen oder abgelagert, um die Transistorgestaltung und die Schaltkreisverbindungen herzustellen. Diese Muster lassen sich durch Schattenmaskierung oder Photodruckverfahren erzeugen. Bei einer ersten und üblichen klassischen Methode wird "eine Reihe mechanischer Masken verwendet, um geometrische Muster zu bilden, während der übrige Teil des Substrats gegenüber der Niederschlagsquelle abgeschirmt wird. Die Photodruckmethode
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ist besonders im Hinblick auf kostengünstige Fabrikation großflächiger Schaltungen, die Komponenten in hoher Dichte aufweisen, günstig.
Es gibt zwei Photodruck-Fabrikationsvorgänge, der subtraktive und der additive. Im subtraktiven Verfahren maskieren Photolackschichten in musterförmiger Gestaltung die gewünschten Bereiche niedergeschlagener Substanzen, während die nicht gewünschten Zonen auf irgendeine beliebige Weise beseitigt werden, etwa durch chemisches Ätzen, Plasmaätzen, Ionenfräsen oder dergleichen.· Im additiven Verfahren werden die unerwünschten Bereiche durch Photolackschichten maskiert, bevor die Substanz niedergeschlagen wird. Beim Eintauchen des Substrats in eine geeignete Lösung für den Photolack wird dieser·weggelöst, wodurch dann auch die unerwünschte Substanz abschwemmt und ein Substrat übrig bleibt, auf dem sich ein genaue definiertes Schaltungsmuster befindet. Wahlweise kann auch Plasmaeniplattierung eingesetzt werden, um den Photolack und das unerwünschte Material zu entfernen.
Bei der Fabrikation von Mehrschichten-Dünnfilmtransistor-Anordnungen ergeben sich zwei technologisch kritische Vorgänge, nämlich die Bildung von elektrischem Kontakt zwischen Schaltungselementen, die sich in verschiedenen Ebenen befinden, und die Isolation von Leiterbahnen, welche Muster von Metall und Halbleitern überkreuzen. Bei einem Aufbau von Dünnfilmtransistoren erstrecken sich Halbleiterfilme vom Niveau des Substrats zu Source-, Drain-Anschlüssen im nächsten Niveau. Das Gateoxid und die Elektrode müssen dieser Kontur folgen. Der Gate-Aufbau und die Überkreuzungen bilden die dritte und vierte Schicht. Die Gestaltung der gesamten Vorrichtung ist die von mehrschichtigen Mesatransistoren mit unterschiedlichem räumlichem Aufbau und individuellen Höhen, die im Bereich zwischen etwa 100 S bis zu mehreren 1000 A reichen. Das Überdecken der Mesastufen durch kon-
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tinuierliche Filme von gleichmäBiger Stärke bereitet Schwierigkeiten wegen der scharf ausgebildeten Vertikalkanten von Mustern, welche sich durch die Verfahrensschritte ergeben, wie etwa das oben kurz angedeutete Photodruckverfahren. Wegen der scharfen Ränder sind die anschließend aufgetragenen Schichten an der Stelle, wo sie sich über die scharfen Ränder legen, dünner als auf den ebenen Flächen der Muster, die vorher hergestellt worden sind. Folglich besteht die Gefahr, daß an den Rändern Unterbrechungen oder Kurzschlüsse auftreten. Es ist leicht verständlich, daß bei einer Anzeigevorrichtung für bildliche Darstellungen praktisch alle Dünnfilmtransistoren funktionsfähig sein müssen, um Unvollständigkeiten in der gesamten Anzeigevorrichtung zu vermeiden.
Somit liegt der Erfindung die Aufgabe zugrunde, einen planaren Dünnfilmtransistor zu schaffen. Ferner soll mit der Erfindung eine Dünnfilmtransistoranordnung geschaffen werden, in der mehrere Dünnfilmtransistoren, die einen Teil der Anordnung bilden, von Natur planar sind. Zur Erfindung gehört es weiter, ein Verfahren zur Herstellung derartiger planarer Dünnfilmtransistoren z-u schaffen.
Zum Stand der Technik werden folgende Vorveröffentlichungen genannt: Die U.S.-Patentschriften 3 669 661, 4 035'276, 4 040 073, 3 042 854, 4 055 885, 4 090 006 sowie die Literaturstelle "IEEE Transactions of Electron Devices", Bd. ED-20, Nr. 11, November 1973, "A 6 X 6 Inch 20 Linesper-Inch Liquid-Crystal Display Panel", T.P. Brody, Juris A. Asars und Douglas Dixon.
In der U.S.-PS 3 669 661 wird ein Verfahren zur Herstellung eines Dünnfilmtransistors auf einem Substrat durch Aufdampfen von Schichten verschiedener Substanzen von Quellen her beschrieben, die unter verschiedenen Winkeln zum Substrat angeordnet sind. In der U.S.-PS 4 035 276 und der
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U.S.-PS 4 090 006 ist ein Verfahren beschrieben zur Herstellung koplanarer Dünnfilme auf einem Substrat durch Bildung eines Musters aus einem ersten Dünnfilm und einem Verbrauchsmaterial. Ein zweiter Dünnfilm wird dann durch HF-Sputtern unter Vorspannung aufgebracht, und das Verbrauchsmaterial wird danach weggeätzt. In der U.S.-PS 4 040 073 ist ein Dünnfilm-Feldeffekttransistor mit zwei Gates beschrieben, bei welchem Cadmiumselenit als Halbleitermaterial dient, Indium auf beiden Seiten des leitenden Kanals angeordnet ist, um die Durchleitfähigkeit zu verbessern, und die Source- und Drain-Kontakte eine Kombination aus einer Indiumschicht und einer Kupferschicht sind. In der U.S.-PS 3 042 854 ist eine großflächige, ebene Festkörperanzeigetafel beschrieben, bei der in das Anzeigemedium eine Dünnfilmtransistoradressierung und -steuerschaltung integriert ist. Die U.S.-PS 4 055 885 legt ein Verfahren dar, mit welchem eine·ladungsgekoppelte Halbleitervorrichtung hergestellt wird, wobei Oxidbereiche auf den Seiten einer ersten Reihe von Elektroden gebildet werden, die einander gegenüberstehen, während eine zweite Reihe von Elektroden zwischen den Oxidbereichen angeordnet wird. In dem IEEE-Artikel wird eine mit 14 000 Bildelementen ausgestattete, 36-Quadratzoll große, ebene integrierte Bildschirmanzeigetafel beschrieben, die durch Kombination von Dünnfilmtransistoren und nematischer Flüssigkristalltechnologie hergestellt ist.
Gemäß der Erfindung werden planare Dünnfilmtransistoren und eine Anordnung aus zahlreichen Dünnfilmtransistoren geschaffen, von denen jeder mehrere Schichten enthält, einschließlich einer Halbleiterschicht, wenigstens eine Gate-Elektrodenschicht, eine Isolierschicht zwischen der Gate-Elektrodenschicht und der Halbleiterschicht und eine Source- und eine Drain-Elektrodenschicht, wobei einige dieser Schichten eine planare Oberfläche mit der nächst benachbarten Schicht bilden, wobei die Gate- und
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Source- und Drain-Elektrodenschichten wohldefinierte Muster von leitenden Bereichen mit den zwischen den leitenden Bereichen liegenden Zonen bilden, welche durch ein Isoliermaterial von im wesentlichen derselben Stärke ausgefüllt sind/ wobei die Halbleiterschicht, zu der die wohldefinierten Muster der Halbleitermaterialbereiche und die dazwischenliegenden, mit Isoliermaterial ausgefüllten Zonen praktisch dieselbe Dicke wie der Halbleiter haben.
Somit wird mit der Erfindung ein Dünnfilmtransistor oder eine Anordnung von Dünnfilmtransistoren geschaffen, wobei die Transistoren auf einem Substrat ausgebildet werden, indem nacheinander eine Folge von Schichten niedergeschlagen oder abgelagert wird und jede Schicht eine planare Oberfläche für die Ablagerung der nächst folgenden Schicht bildet. Bei der Herstellung oder Vorbereitung kann die erste, unmittelbar auf einem geeigneten Substrat abgelagerte Schicht entweder die Gate- oder Source- und Drain-Schicht sein. Wenn die erste Schicht die Gate-Schicht ist, werden die wohldefinierten Gate-Muster aus leitendem Material direkt auf dem Substrat abgelagert. Die nicht durch das leitende Material besetzten Bereiche werden alsdann mit derselben Stärke mit einem Isoliermaterial angefüllt, so daß für das Ablagern der nächsten Schicht wiederum eine praktisch planare Oberfläche bereitsteht, welche in diesem Fall dann eine Isolierschicht wäre. Das Isoliermaterial wird dann gleichmäßig über die planare Oberfläche der Gate-Schicht bis zur gewünschten Dicke abgelagert. Die wohldefinierten Halbleitermaterial-Muster werden als nächstes auf dieser planaren Oberfläche abgelagert, und die Zonen zwischen den wohldefinierten Halbleitermaterial-Mustern werden in derselben Dicke durch ein Isoliermaterial ausgefüllt, so daß abermals eine im wesentlichen planare Oberfläche entsteht. Schließlich werden diskrete Source- und Drain-Musterbereiche in bestimmter Beziehung zu den einzelnen Halbleiter-
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material-Zonen abgelagert und die dazwischen befindlichen Bereiche durch Isoliermaterial ausgefüllt, so daß nun ein planarer Dünnfilmtransistor-Aufbau mit einfachem Gate entstanden ist. Die so gebildeten einzelnen Schichten und Leiterelektroden-Muster, die Verbindungsleiter, ζ. Β. Sammelleitungen, können gleichzeitig mit der Ablagerung der diskreten Musterbereiche gebildet werden. Das Verfahren läßt sich fortsetzen, wenn ein Transistoraufbau mit doppeltem Gate geschaffen werden soll.
Die nachfolgende Beschreibung bezieht sich auf die Darstellungen der Zeichnung und betrifft einzelne Ausführungsbeispiele der Erfindung. Sämtliche Figuren mit Ausnahme der Figur 6 sind stark vergrößerte Schnitte. Im einzelnen zeigen:
Fig. 1 einen Schnitt durch die Mitte eines Dünnfilmtransistors mit einfachem Gate;
Fig. 2 eine zweite Ausführungsform der Erfindung; Fig. 3 einen Dünnfilmtransistor mit Doppel-Gate; Fig. 4A bis G Einzelschritte des Herstellungsvorganges der ersten Schicht unmittelbar auf dem Substrat;
Fig. 5A bis F den Verfahrensablauf bis zur vollständigen Herstellung des Dünnfilmtransistors und
Fig. 6 eine schematische Darstellung einer Dünnfilmtransistor-Anordnung mit zwei Transistoren und den Verbindungsleitern.
Die Figuren 1 bis 3 zeigen verschiedene Ausführungsformen einer Dünnfilmtransistor-Vorrichtung 10. In Fig. 1 ist ein Transistor gezeigt, bei dem Source und Drain unmittelbar an das Substrat angrenzen, während in den Figuren 2 und 3 zwei Ausführungsformen gezeigt sind, bei denen die Gate-Elektrode unmittelbar an das Substrat angrenzt. Gleiche Bezugszeichen in den Figuren bezeichnen jeweils gleiche Teile.
Auf einem Substrat 12 in Form einer ebenen Glasplatte sind in der Darstellung der Fig. 1 eine Source-Elektrode 14 und
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eine Drain-Elektrode 16 aufgebaut. Die Bereiche zwischen Source- und Drain-Elektrode sind mit derselben Stärke durch ein Isoliermaterial 18 ausgefüllt. Dadurch ergibt sich für die Ablagerung der nächsten Schicht, welche eine Halbleitermaterial-Schicht mit einem bestimmten Flächenmuster gemäß der mit 20 bezeichneten Zone ist, eine ebene Fläche. Nach dem Ablagern der Halbleitermuster 20 werden die Bereiche dazwischen mit einer Isoliermaterialschicht 18' ausgefüllt, um wiederum für die Ablagerung der nächsten Schicht, die in diesem Fall die Isolierschicht 18' ist, eine planare Oberfläche zu schaffen. Die zwischen dem Halbleiter und der Gate-Schicht abgelagerte Isolierschicht 18' ist der Gate-Isolator. Die nächste Schicht enthält die Gate-Elektroden 22 der Dünnfilmtransistor-Anordnung. Eine Isoliermaterial-Schicht 18"' wird anschließend in einer Stärke abgelagert, die praktisch der Stärke der Gate-Elektrode entspricht, so daß ein vollkommen planarer Dünnfilm-Transistor entstanden ist.
Die Anordnung nach Fig. 2 ist derjenigen nach Fig. 1 im Wesen ähnlich; nur die Gate-Elektrode 22 liegt in diesem Fall unmittelbar auf dem Substrat 12, und die übrigen Schichten des Dünnfilmtransistors sind gegenüber der Anordnung nach Fig. 1 in umgekehrter Reihenfolge aufgebracht. Die so erzeugte Dünnfilmtransistor-Anordnung mit Source- und Drain-Elektroden 14, 16 auf der Oberfläche und zwischen diesen ausgefüllten Bereichen aus Isoliermaterial 18 ist vollständig planar und eignet sich besonders zum Betreiben einer Anzeigevorrichtung, etwa einer Flüssigkristallanzeige oder einer Elektrolumincszen«- anzeige.
Die Fig. 3 zeigt ein weiteres Ausführungsbeispiel, bei welchem auf der planaren Oberfläche von Source- und Drain-Elektrode 14, 16 und dem dazwischenliegenden Isoliermaterial 18 gemäß Ausführungsform der Fig. 2 eine zweite Gate-Elektrode 22' abgelagert ist, wodurch ein Dünnfilm-
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Transistor mit Doppel-Gate gebildet wird. Es versteht sich, daß die Bereiche um die zweite Gate-Elektrode 22' herum mit gleicher Stärke durch Isoliermaterial 18"' aufgefüllt sind. Bei dieser Ausführungsform ist es auch möglich, die Position der Source-Drain-Isolierschicht 14, 16, 18 mit der der Halbleiter-Isolierschicht 20, 18' zu vertauschen und eine zusätzliche Isolierschicht zwischen Halbleiter und Gate 22' anzubringen.
Bei den in den Figuren 1 bis 3 und in der gesamten übrigen Beschreibung dargestellten Dünnfilmtransistoren können als Werkstoffe sämtliche für den vorgesehenen Zweck brauchbaren Substanzen eingesetzt werden. So kann z. B. das Substrat jedes planare Isolierstoffmaterial sein, wie Glas, Keramik, Plastikmaterialien einschließlich Polymethylmethacrylat, Mylar, Polyvinylpolymere und dgl. Man bevorzugt als Substrat ein transparentes oder halbtransparentes Material, jedoch sind auch lichtundurchlässige Werkstoffe brauchbar.
Die Source- und Drain-Elektroden und auch die Leiter oder Sammelleiter zur Source-Elektrode können durch jedes als geeignet bekannte Material hergestellt sein, z. B. Chrom, Gold, Indium, Silber, Aluminium, Nickel und dgl. Auch sind Kombinationen dieser Materialien gelegentlich zweckmäßig, z. B. eine Chrom-Gold-Indium-Zusammensetzung für bestimmte· Anwendungsfälle. Die Gate-Elektrode kann aus einem der für die Source- und Drain-Elektroden aufgeführten Materialien bestehen und zusätzlich aus Aluminium, Zinn, Kupfer, Platin und dgl. Auch die Zuleitung zur Gate-Elektrode kann aus diesen Materialien bestehen, doch wird dazu im allgemeinen Aluminium verwendet.
Die Halbleiterbereiche können aus jedem geeigneten Material bestehen, das für Dünnfilmtransistoren bekannt ist, z.B. aus Cadmiumselenid, Tellur, Cadmiumsulfid, Silicium, Indiumarsenid, Galliumarsenid, Zinnoxid, Bleitellurid und dgl.
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Weiter versteht es sich, daß die Halbleiterbereiche selbst in Schichtausbildung abgelagert sein können, wie dies in der U.S.-PS 4 040 073 für eine indium-überzogene Cadmiumselenid-Halbleiterzone beschrieben ist.
Die Isolierschicht kann aus jedem geeigneten Isoliermaterial, wie Aluminiumoxid, Siliciummonoxid, Siliciumdioxid, Calciumfluorid, Magnesiumfluorid, organischen Polymeren einschließlich Polymeren von. Hexachlorbutadien, Divinylbenzol, Arylsulfonen, fluorinierten Alkenylen, wie Polytetrafluoräthylenpolymeren, Paraxylol und dgl. bestehen.
Bei der Herstellung von derartigen Gebilden, wie sie in den Figuren 1 bis 3 dargestellt sind, soll die Stärke oder Dicke der einzelnen Schichten derart gewählt werden, wie in dieser Beschreibung ausgeführt. So hängt die Stärke der Halbleiter-Schicht ganz allgemein von der Art des verwendeten Materials ab und kann zwischen 40 S für eine Tellurschicht und 100 bis 2000 S für das übrige Material betragen, insbesondere für Cadmiumselenid. Die Isolierschicht sollte dick genug sein, daß keine noch so kleinen Löcher darin auftreten. Deshalb sollte die Gate-Isolierschicht stärker als 100 S und vorzugsweise 1000 bis etwa 3000 S sein. Die Source- und Drain-Elektroden und die Gate-Elektrode sollten eine Stärke von etwa 300 bis etwa 1000 S und vorzugsweise zwischen 500 und 1000 8 haben.
Bei der Herstellung eines Dünnfilmtransistors oder einer Anordnung aus Dünnfilmtransistoren wird ein Substrat als Trägerkörper verwendet, auf dem die einzelnen Elemente aufgebaut werden. Die Source- und Drain-Elektroden können z. B. an dem für sie vorgesehenen Platz auf dem Substrat durch eine geeignete Metallmaske im Vakuum aufgedampft werden. Anschließend können die zuerst aufgebrachten Bereiche, die die Source- und Drain-Elektroden und gegebenenfalls den Verbindungsleiter zur Source bilden, maskiert
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werden, und das Isoliermaterial wird dann mit einer Schichtstärke aufgedampft, die praktisch derjenigen der Source und Drain gleich ist. Diese Technik läßt sich für jede einzelne Schicht, die in Folge auf dem Substrat aufgebaut wird, wiederholen, bis der Dünnfilmtransistor fertig ist. Wie jedoch in den Figuren 4A bis G gezeigt ist, wendet man bevorzugt ein additives Photodruckverfahren für das Erzeugen der ersten Schicht und aller sich anschließenden Schichten an. Wie in Fig. 4A gezeigt, ist auf das Substrat 12, eine Glasplatte, ein geeignetes Photolackmaterial aufgebracht, das sich bei Belichtung chemisch verändert und in den belichteten Bereichen leicht durch wässrige Lösungen entfernt werden kann. Ein dazu geeignetes Photolackmaterial ist Shipley AZ 1360 J der Firma Shipley Co., Inc., Newton, Massachusetts. Das Photolackmaterial wird anfangs gleichmäßig über das Glassubstrat 12 ausgebreitet und dann durch eine geeignete Maskierungsanordnung belichtet, welche ein photographisches Diapositiv mit der gewünschten Mustergestaltung sein kann, damit die Bereiche 24 des Photolacks belichtet werden. Der Photolack wird dann in ein Lösungsbad, das das belichtete Material löst, eingetaucht, so daß nur noch die erhalten gebliebenen Bereiche 26 des Photolacks zurückbleiben. Der mit den Photolackbereichen 26 versehene Substratkörper kann dann in eine geeignete Vakuumvorrichtung eingesetzt werden, wo Source- und Drain-Material gleichmäßig über die Fläche aufgedampft werden, bis die vorher vom Photolack befreiten Zonen mit der gewünschten Stärke von Source 14 und Drain 16 angefüllt sind. Anschließend werden die verbliebenen Bereiche des Photolacks, die in Fig. 4B mit 26 bezeichnet sind, mittels einer geeigneten Lösungssubstanz, wie Aceton, weggelöst, so daß ein Aufbau nach Fig. 4C zurückbleibt. Anschließend wird eine zweite Photolackschicht über die Anordnung nach Fig. 4C ausgebreitet, so daß eine Anordnung gemäß Fig.4D entsteht, bei der Photolackmaterial auf dem Substrat und außerdem auch auf den Source- und Drain-Flecken abgelagert ist, die zuvor auf dem Substrat 12 aufgebaut worden sind.
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Diese Anordnung wird dann erneut belichtet, was sich vorteilhaft durch das Substrat hindurch ausführen läßt, da Source- und Drain-Elektrode 14, 16 sehr gut als Maske wirken. Der Photolack wird dann erneut durch Ablösen mit einem nur für die belichteten Bereiche wirksamen Lösungsmittel in diesen belichteten Bereichen weggelöst, so daß dann Photolack nur in den Bereichen 26 über Source- und Drain-Elektrode stehenbleibt. Erneut wird diese Anordnung in eine Vakuumvorrichtung eingesetzt, und es wird eine Isoliermaterialschicht aus beispielsweise Al3O3 gleichmäßig auf die freiliegenden Flächen aufgedampft, wodurch eine Anordnung gemäß Fig. 4F entsteht. Nach Weglösen des Photolackmaterials 26 in Fig. 4F bleibt eine ebene Anordnung nach Fig. 4G, in der auf einem Substrat 12 Source- und Drain-Elektrode 14 bzw. 16 und dazwischen Isolierbereiche 18 vorhanden sind. Es versteht sich natürlich, daß, wenn eine Gestaltung entweder nach Fig. 2 oder nach Fig. 3 gewünscht ist, anfangs auf dem Substrat 12 statt der Source- und Drain-Elektroden eine Gate-Elektrode gebildet wird.
Die noch verbleibenden Schritte des Herstellungsvorgangs werden anhand der Figuren 5A bis F beschrieben. Der in Fig.4G gezeigte Aufbau wird als nächstes gleichmäßig mit einem Photolackmaterial beschichtet, und dieses wird belichtet, damit in gewissen Bereichen, die in Fig. 5A mit 28 bezeichnet sind, der Photolack photochemisch zersetzt wird. Der Bereich ist derjenige, in dem anschließend ein Halbleitermaterial aufgedampft werden soll. In einer Weise, wie es bereits in Verbindung mit den Figuren 4A bis G beschrieben wurde, wird in den Bereichen 28, in denen zuvor der Photolack entfernt worden ist, das Halbleitermaterial 20 aufgedampft. Natürlich breitet sich das Halbleitermaterial auch über die in Fig. 5A mit 30 bezeichneten Photolackbereiche aus, nach dem Weglösen des Photolacks mit einem Lösungsmittel bleibt jedoch ein Aufbau gemäß Fig. 5B zurück. Erneut wird Photolack gleichmäßig über den Aufbau nach Fig. 5B gebreitet und dieser dann so belichtet, daß nur die unmittelbar
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über der Halbleiterschicht 20 liegenden Bereiche durch Photolackmaterial 26 geschützt sind. Isoliermaterial 18' wi.rd ann in einer Stärke, die der Dicke der Halbleiter-Schicht 20 praktisch gleich ist, aufgetragen. Bei jedem Auftragsvorgang des Isoliermaterials, wie er bereits früher erwähnt ist oder auch noch folgt, kann die Stärke des Isoliermaterials exakt durch einen Schwingquarzkristall-Dickenmeßkopf und einen Sloan MDC 9000 Digital Deposition Controller der Sloan Technology Corporation, Santa Barbara, Californien, überwacht und gesteuert werden. Nach dem Aufbringen des Isoliermaterials 18' wird der Photolack 26 weggelöst, wobei auch die Isoliermaterial-Schicht, die auf die Photolack-Schicht aufgebracht ist, weggelöst wird.
Der nächste Schritt bei der Herstellung des Dünnfilmtransistors ist das gleichmäßige Niederschlagen der Isolierschicht 18" über die gesamte planare Oberfläche, die durch die Halbleiterschicht 20 und die Isoliermaterialschicht 18", welche zwischen den Halbleiterschichten beispielsweise in einer Dünnfilmtransistor-Anordnung abgelagert ist, gebildet wird. Hierdurch erhält man den in der Fig.5D dargestellten Aufbau. Erneut wird dann eine gleichmäßige Photolackschicht auf die Gate-Isolierschicht 18" aufgetragen, und die Bereiche, in denen die Gate-Elektrode niedergeschlagen werden soll, werden durch eine entsprechende Maske belichtet und weggelöst. Anschließend wird Gate-Elektrodenmaterial 22 über die gesamte Oberfläche aufgebracht, wie dies die Fig. 5E zeigt. Nach dem Beseitigen des Photolacks 26, wobei auch die über dem Photolack liegende metallische Ablagerung weggelöst wird, erhält man einen Aufbau gemäß Fig. 5F. An dieser Stelle kann, wenn es erwünscht oder nötig ist, das Photolackierungsverfahren ein weiteres Mal angewendet werden, wobei dann die Bereiche über der Gate-Elektrode 22 der Fig. 5F abermals maskiert werden, so daß schließlich der endgültige Zustand gemäß Fig. 1 gewonnen wird.
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Es versteht sich/ daß unterschiedliche Techniken und Kombinationen davon bei dem Herstellungsvorgang nach der Erfindung eingesetzt werden können. So läßt sich z. B. eine Kombination von Photodrucktechnik und. Maskierungstechnik verwenden, um den Vorgang zu vereinfachen. Beim Schritt des Zustands nach Fig. 5B ist es z. B., anders als beschrieben, vorteilhaft, die Halbleiter-Flecken durch eine Maskierungsvorrichtung aufzudampfen. In gleicher Weise kann jeder Schritt abgewandelt werden, indem statt der beschriebenen Photodrucktechnik Maskierungstechniken eingesetzt werden. Ein anderes Ausführungsbeispiel, das ausgeführt werden kann, betrifft den Schritt, bei dem der Körper gemäß Fig. 5D hergestellt wird. Wenn z.B. die Isolierschicht. 18' zwischen den Halbleiter-Flecken ausgebildet worden ist, könnte eine zusätzliche Menge von Isoliermaterial verwendet werden, um den Halbleiter-Bereich direkt abzudecken, so daß dann nicht zuerst zwischen die Halbleiter-Schicht und die Isolierschicht ein Photolackmaterial eingefügt wird. Anschließend könnte abermals mit Photodruckmaskierung das Isoliermaterial über die Halbleitervorrichtung 20 gebreitet werden, und die im Isoliermaterial verbliebenen Vertiefungen können dann durch einen weiteren AufdampfVorgang ausgefüllt werden. Dem Fachmann werden weitere Abwandlungen der Herstellungsschritte nach der Erfindung auffallen, um so planare Dünnfilmtransistoren in erfindungsgemäßer Ausbildung herzustellen.
Fig. 6 zeigt ein Schemabild zweier Dünnfilmtransistoren, die einen Teil einer größeren Dünnfilmtransistor-Anordnung zusammen mit den zugehörigen Sammelschienen oder Leitern bilden. Zu dem Zweck sind in der Figur senkrecht verlaufende Sammelleiter 30, 30', 30" gezeigt. Der Leiter 30 ist mit der Source-Elektrode des Transistors T1 verbunden. Die Gate-Sammelleiter 32, 32', 32" zeigen, daß Gate-Leiter mit dem Gate des Transistors T1, Gate-Leiter 32' mit der Gate-Elektrode des Dünnfilmtransistors T2 verbunden sind.
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Jeder Dünnfilmtransistor steuert ein Bildelement einer Anzeigevorrichtung, beispielsweise einer Flüssigkristallanzeigevorrichtung. In jedem Fall bildet in dem vereinfachten Schaltbild die Drain-Elektrode jedes Dünnfilmtransistors eine der leitenden Schichten eines Flüssigkristallelementes. Die andere leitende Schicht des Flüssigkristallelementes ist mit Masse verbunden. Beim Steuern des Dünnfilmtransistors wird der Flüssigkristall mit Bezug auf die Wiedergabe einer Bildinformation gesteuert. Die Steuerung der gesamten Dünnfilmtransistor-Anordnung erlaubt die Wiedergabe bildlicher oder alphanumerischer Informationen. Diese Anordnung ist lediglich als Beispiel zu verstehen, und des versteht sich, daß der Fachmann wesentlich komplexere Schaltverbindungen herzustellen in der Lage ist, z. B. mit Hilfe zusätzlicher Speicherkondensatoren in der gezeigten Schaltung für jeden Dünnfilmtransistor gemäß Fig. 6. Es sind auch andere Anzeigevorrichtungen, z. B. Elektrolumineszenzvorrichtungen oder dgl. mit Hilfe planarer Dünnfilmtransistoren oder Transistor-Anordnungen gemäß der Erfindung steuerbar.
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Claims (4)

  1. XEROX CORPORATION,
    Rochester, N.Y./U.S.A.
    Planare Dünnfilmtransistoren, Transistoranordnungen und Verfahren zu ihrer Herstellung
    PATENTANSPRÜCHE
    Λ1 Planarer Dünnfilmtransistor, insbesondere in Anordnung mehrerer planaerer Dünnfilmtransistoren auf einem Substrat in Zeilen und Spalten, gekennzeichnet durch mehrere Schichten einschließlich einer halbleitenden Schicht (20), wenigstens einer Gate-Elektrodenschicht (22), einer zwischen die Gate-Elektrodenschicht und die halbleitende Schicht eingelagerten Isolierschicht (18") und einer Source- und einer Drain-Elektrodenschicht (14,16), wobei wenigstens die an das Substrat angrenzende Schicht für die nächst angrenzende Schicht eine planare Oberfläche bildet, die Gate-, Source- und Drain-Elektrodenschichten wohldefinierte Muster von leitenden Bereichen einer gegebenen Dicke aufweisen, die Bereiche zwischen den leitenden Bereichen mit Isoliermaterial von praktisch derselben Dicke angefüllt sind, und die halbleitende Schicht wohldefinierte Muster von Halbleitermaterialbereichen einer gegebenen Dicke aufweisen, während die Bereiche zwischen den Halbleitermaterialbereichen mit einem Isoliermaterial von praktisch derselben Dicke angefüllt sind.
  2. 2. Planarer Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschicht (18") zwischen Gate-Elektrode (22) und der Halbleiterschicht (20)
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    liegt, die Gate-Elektrodenschicht (22) auf dem Substrat (12) aufliegt und die Source- und Drain-Elektrodenschicht (14,16) auf der der Isolierschicht (18") gegenüberliegenden Oberfläche der Halbleiterschicht (20) abgelagert ist.
  3. 3. Planarer Dünnfilmtransistor nach Anspruch 2, dadurch gekennzeichnet, daß der Transistor als Doppel-Gate-Transistor eine zweite, an diejenige Oberfläche der Source- und Drain-Elektrodenschicht angrenzende zweite Gate-Elektrodenschicht (22') aufweist, welche der die Halbleiterschicht (18") berührenden Oberflächenseite gegenüberliegt.
  4. 4. Planarer Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet, daß Source- und Drain-Elektrodenschicht (14,16) auf dem Substrat (12) liegt, die halbleitende Schicht (20) dem Substrat (12) gegenüber auf der Oberfläche der Source- und Drain-Elektrodenschicht abgelagert ist, die Isolierschicht (18") der Source- und Drain-Elektrode (14,16)·gegenüber auf der Oberfläche der Halbleiterschicht (20) abgelagert ist und, der Halbleiterelektrode. (20) gegenüber auf der Isolierschicht (18") die Gate-Elektrodenschicht (22) aufgebracht ist.
    5. Planarer Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet, daß in einer Anordnung der planaren Dünnfilmtransistoren die Source- und Drain-Elektrodenschicht elektrische Verbindungsleiter zu den Elektroden enthält.
    6. Planarer Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet, daß jede Schicht eine planare Oberfläche für die nächst angrenzende Schicht darstellt.
    7. Planarer Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet, daß zwischen Gate-Elektrodenschicht und Source- und Drain-Elektrodenschicht eine Isolierschicht
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    eingelagert ist, die Gate-Elektrodenschicht auf dem Substrat und die Halbleiterschicht auf der Oberfläche der Source- und Drain-Elektrodenschicht gegenüber der Isolierschicht angeordnet sind.
    8. Planarer Dünnfilmtransistor nach Anspruch 7, dadurch gekennzeichnet, daß über die halbleitende Schicht eine zusätzliche Isolierschicht und darüber eine zweite Gate-Elektrodenschicht gebreitet ist.
    .9. Verfahren zur Herstellung eines planaren Dünnfilmtransistors auf einem Substrat durch aufeinanderfolgende Bildung von Schichten (1,2,3 und 4) in der nachfolgenden oder umgekehrten Reihenfolge, dadurch gekennzeichnet, daß die Schicht (1) durch Ablagern einer Gate-Elektrode von bestimmter Dicke und Ablagern von Isoliermaterial in den von der Gate-Elektrode nicht eingenommenen Bereichen in derselben Dicke, so daß eine planare Oberfläche entsteht, erzeugt wird, die Schicht (2) durch Ablagern einer gleichmäßig dicken Isolierschicht auf der planaren Oberfläche der Schicht (1) gebildet wird, die Schicht
    (3) durch Ablagern einer Halbleitermaterialschicht auf der Isoliermaterialschicht in diskreten Bereichen gebildet wird, so daß die Halbleitermaterialschicht mit der Gate-Elektrode in Feldeffekttransistor-Beziehung steht, während in den vom Halbleitermaterial nicht eingenommenen Bereichen ein Isoliermaterial von derselben Dicke abgelagert wird, so daß eine gleichmäßige planare Oberfläche entsteht, die Schicht
    (4) durch Aufbringen einer Source- und einer Drain-Elektrode auf der planaren Oberfläche der Schicht (3) derart, daß die Source- und Drain-Elektrode in Feldeffekttransistor-Beziehung zum Halbleitermaterial stehen, gebildet wird und in den von der Source- und Drain-Elektrode nicht eingenommenen Bereichen eine Schicht aus Isoliermaterial von der Dicke der Source- und Drain-Elektrode auf die planare Oberfläche der Schicht (3) aufgebracht wird.
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    10. Verfahren zum Herstellen einer Anordnung von planaren Dünnfilmtransistoren mit gegenseitigem Abstand zueinander auf einem Substrat durch Bildung von Schichten (1,2,3 und 4) in nachfolgender oder umgekehrter Reihenfolge, dadurch gekennzeichnet, daß die Schicht (1) durch Ablagern mehrerer Gate-Elektroden und ihrer elektrischen Verbindungen von bestimmter Dicke auf dem Substrat gebildet wird, daß in den von den Gate-Elektroden und den elektrischen Verbindungen nicht eingenommenen Bereichen in derselben Dicke ein Isoliermaterial aufgebracht wird, wodurch eine planare Oberfläche entsteht, daß die Schicht (2) durch Ausbildung einer gleichmäßig dicken Isoliermaterialschicht auf der planaren Oberfläche der Schicht (1) gebildet wird, daß auf der Isoliermaterialschicht zur Bildung der Schicht (3) mehrere diskrete Bereiche von Halbleitermaterial in derartiger Anordnung aufgebracht werden, daß die Halbleitermaterialbereiche mit den Gate-Elektroden in Feldeffekttransistor-Beziehung stehen, während in den durch das Halbleitermaterial nicht eingenommenen Bereichen ein Isoliermaterial von derselben Dicke aufgebracht wird, so daß eine planare Oberfläche entsteht, daß auf der planaren Oberfläche der Schicht (3) in diskreten Bereichen mehrere Source- und Drain-Elektroden-Paare und ihre elektrischen Verbindungsleiter derart aufgebracht werden, daß die Source- und Drain-Elektroden-Paare mit den diskreten Bereichen des Halbleitermaterials der Schicht (3) in Feldeffekttransistor-Beziehung stehen, und auf den von den Source- und Drain-Elektroden-Paaren und den elektrischen Verbindungsleitern nicht eingenommenen Bereichen ein Isoliermaterial auf der planaren Oberfläche der Schicht (3) von der Dicke der Source- und Drain-Elektroden-Paare und ihrer elektrischen Verbindungsleiter aufgebaut wird.
    11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß auf dem Substrat zunächst Schicht (1) und anschließend die Schichten (2,3 und 4) der Reihe nach aufgebaut werden.
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    12./ Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß auf dem Substrat zunächst die Schicht (4) und anschließend der Reihe nach die Schichten (3, 2 und 1) aufgebaut werden.
    13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Schicht (4) auf dem Substrat in folgenden Schritten aufgebaut wird:
    a) Ein Source- und Drain-Elektroden-Muster mit elektrischen Verbindungen wird auf dem Substrat abgelagert,
    b) ein Photolackmaterial wird über das Muster der Source- und Drain-Elektroden und der Verbindungen gebreitet,
    c) das Photolackmaterial wird durch das Substrat belichtet,
    d) in den belichteten Bereichen wird das Photolackmaterial entfernt,
    e) über die gesamte Oberfläche wird bis zur Stärke der Source- und Drain-Elektroden und der Verbindungen ein Isoliermaterial gebreitet,
    f) der Photolack und das darüber befindliche Isoliermaterial über der Source- und Drain-Elektrode und den Verbindungen wird beseitigt.
    14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die auf dem Substrat abgelagerte erste Schicht durch folgende Schritte gebildet wird:
    a) Eine Vielzahl von Elektroden und ihren elektrischen Verbindungen wird auf dem Substrat abgelagert,
    b) über das Substrat mit seinen Elektroden und elektrischen Verbindungen wird ein Photolackmaterial ausgebreitet,
    c) das Photolackmaterial wird durch das Substrat hindurch belichtet,
    d) in den belichteten Bereichen wird das Photolackmaterial entfernt,
    e) über die gesamte Oberfläche wird ein Isoliermaterial bis zur Stärke der Elektroden- und elektrischen Verbindungen aufgebracht,
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    f) das Photolackmaterial und mit ihm die über den Elektroden-und elektrischen Verbindungen liegende Isoliermaterialschicht werden beseitigt.
    15. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Elektrodenschicht auf dem Substrat durch folgende Schritte abgelagert wird:
    1) Auf dem Substrat wird eine gleichmäßige Leitermaterialschicht niedergeschlagen,
    2) über die Leitermaterialschicht wird eine Photolackschicht gebreitet,
    3) von unerwünschten Bereichen werden der Photolack und das Leitermaterial zur Bildung eines Elektrodenmusters entfernt/
    4) der Photolack über dem Elektrodenmuster wird entfernt.
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